JP2002033481A - 薄膜半導体装置 - Google Patents
薄膜半導体装置Info
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- JP2002033481A JP2002033481A JP2000213560A JP2000213560A JP2002033481A JP 2002033481 A JP2002033481 A JP 2002033481A JP 2000213560 A JP2000213560 A JP 2000213560A JP 2000213560 A JP2000213560 A JP 2000213560A JP 2002033481 A JP2002033481 A JP 2002033481A
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- thin film
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- semiconductor
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- Liquid Crystal (AREA)
- Recrystallisation Techniques (AREA)
- Electrodes Of Semiconductors (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 デュアルゲート構造の薄膜トランジスタの製
造プロセスを合理化する。 【解決手段】 薄膜半導体装置は、基板１上に形成され
た薄膜トランジスタを少くとも含む。薄膜トランジスタ
は、半導体薄膜４と、それぞれ絶縁膜を介して半導体薄
膜４の上方及び下方に配された一対のゲート電極２Ｆ，
２Ｒとからなるデュアルゲート構造を有する。一方のゲ
ート電極２Ｒは透過率が１％未満の材料からなり、他方
のゲート電極２Ｆは透過率が１％以上の材料からなる。
一方のゲート電極２Ｒは半導体薄膜４の下方に配され、
他方のゲート電極２Ｆは半導体薄膜４の上方に配される
とともに、一方のゲート電極２Ｒをマスクとするフォト
リソグラフィによりパタニングされている。
造プロセスを合理化する。 【解決手段】 薄膜半導体装置は、基板１上に形成され
た薄膜トランジスタを少くとも含む。薄膜トランジスタ
は、半導体薄膜４と、それぞれ絶縁膜を介して半導体薄
膜４の上方及び下方に配された一対のゲート電極２Ｆ，
２Ｒとからなるデュアルゲート構造を有する。一方のゲ
ート電極２Ｒは透過率が１％未満の材料からなり、他方
のゲート電極２Ｆは透過率が１％以上の材料からなる。
一方のゲート電極２Ｒは半導体薄膜４の下方に配され、
他方のゲート電極２Ｆは半導体薄膜４の上方に配される
とともに、一方のゲート電極２Ｒをマスクとするフォト
リソグラフィによりパタニングされている。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶ディスプレイ
や有機エレクトロルミネッセンスディスプレイなどの駆
動基板に用いられる薄膜半導体装置及びその製造方法に
関する。より詳しくは、薄膜半導体装置に集積形成され
るデュアルゲート構造の薄膜トランジスタの改良技術に
関する。
や有機エレクトロルミネッセンスディスプレイなどの駆
動基板に用いられる薄膜半導体装置及びその製造方法に
関する。より詳しくは、薄膜半導体装置に集積形成され
るデュアルゲート構造の薄膜トランジスタの改良技術に
関する。
【０００２】
【従来の技術】薄膜半導体装置に集積形成される薄膜ト
ランジスタは、非晶質シリコン又は多結晶シリコンを活
性層に用いる。非晶質シリコン薄膜トランジスタは、従
来から安価なガラス基板に大面積で形成するプロセス技
術が確立されている。多結晶シリコンも、レーザアニー
ル結晶化法の発展及び非晶質シリコン薄膜トランジスタ
で確立されていたプロセス技術との融合により、やはり
安価なガラス基板上に大面積に亘って形成可能となって
きている。大面積の薄膜半導体装置は特にアクティブマ
トリクス型の液晶ディスプレイ等に応用可能である。多
結晶シリコン薄膜トランジスタを用いた場合、電流駆動
能力の高さにより、アクティブマトリクス型の液晶ディ
スプレイにおいては、薄膜トランジスタを用いて画素の
スイッチング素子のみならず同一基板上に周辺の駆動回
路を一体的に形成できるようになった。
ランジスタは、非晶質シリコン又は多結晶シリコンを活
性層に用いる。非晶質シリコン薄膜トランジスタは、従
来から安価なガラス基板に大面積で形成するプロセス技
術が確立されている。多結晶シリコンも、レーザアニー
ル結晶化法の発展及び非晶質シリコン薄膜トランジスタ
で確立されていたプロセス技術との融合により、やはり
安価なガラス基板上に大面積に亘って形成可能となって
きている。大面積の薄膜半導体装置は特にアクティブマ
トリクス型の液晶ディスプレイ等に応用可能である。多
結晶シリコン薄膜トランジスタを用いた場合、電流駆動
能力の高さにより、アクティブマトリクス型の液晶ディ
スプレイにおいては、薄膜トランジスタを用いて画素の
スイッチング素子のみならず同一基板上に周辺の駆動回
路を一体的に形成できるようになった。
【０００３】ところで、薄膜トランジスタの構造には大
きく二種類ある。一つは、基板上で半導体薄膜からなる
活性層より上部にゲート電極が形成されたトップゲート
構造である。もう一つは、活性層より下部にゲート電極
が形成されたボトムゲート構造である。近年、両者を組
み合わせたデュアルゲート構造の薄膜トランジスタが開
発されており、特開平１−５３４５９号公報や特開平１
０−２０９４５２号公報に開示されている。デュアルゲ
ート構造は、薄膜トランジスタの活性層となる半導体薄
膜の上下にゲート電極をそれぞれ設けたもので、上下か
ら同一のゲート電圧を同時に印加することにより、薄膜
トランジスタの動作特性を改善している。
きく二種類ある。一つは、基板上で半導体薄膜からなる
活性層より上部にゲート電極が形成されたトップゲート
構造である。もう一つは、活性層より下部にゲート電極
が形成されたボトムゲート構造である。近年、両者を組
み合わせたデュアルゲート構造の薄膜トランジスタが開
発されており、特開平１−５３４５９号公報や特開平１
０−２０９４５２号公報に開示されている。デュアルゲ
ート構造は、薄膜トランジスタの活性層となる半導体薄
膜の上下にゲート電極をそれぞれ設けたもので、上下か
ら同一のゲート電圧を同時に印加することにより、薄膜
トランジスタの動作特性を改善している。
【０００４】
【発明が解決しようとする課題】しかしながら、デュア
ルゲート構造は、半導体薄膜の上下にそれぞれゲート電
極を設ける為、トップゲート構造又はボトムゲート構造
に比べ、製造プロセスが複雑化するという課題がある。
ルゲート構造は、半導体薄膜の上下にそれぞれゲート電
極を設ける為、トップゲート構造又はボトムゲート構造
に比べ、製造プロセスが複雑化するという課題がある。
【０００５】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明はデュアルゲート構造を有する薄膜ト
ランジスタの製造プロセスを合理化することを目的とす
る。係る目的を達成する為に以下の手段を講じた。即
ち、本発明に係る薄膜半導体装置は、基板上に形成され
た薄膜トランジスタを少くとも含み、該薄膜トランジス
タは、半導体薄膜と、それぞれ絶縁膜を介して該半導体
薄膜の上方及び下方に配された一対のゲート電極とから
なるデュアルゲート構造を有する。特徴事項として、一
方のゲート電極は透過率が１％未満の材料からなり、他
方のゲート電極は透過率が１％以上の材料からなる。一
実施態様では、薄膜半導体装置は、該薄膜トランジスタ
によって駆動される画素電極を含んでおり、該画素電極
は該他方のゲート電極と同一層で透過率が１％以上の材
料からなる。好ましくは、前記一方のゲート電極は該半
導体薄膜の下方に配され、前記他方のゲート電極は該半
導体薄膜の上方に配されるとともに、該一方のゲート電
極をマスクとするフォトリソグラフィによりパタニング
されている。又、一方のゲート電極は金属材料からな
り、他方のゲート電極は透明導電材料からなる。好まし
くは、前記半導体薄膜は、レーザ光の照射により結晶化
した多結晶シリコンからなる。
題に鑑み、本発明はデュアルゲート構造を有する薄膜ト
ランジスタの製造プロセスを合理化することを目的とす
る。係る目的を達成する為に以下の手段を講じた。即
ち、本発明に係る薄膜半導体装置は、基板上に形成され
た薄膜トランジスタを少くとも含み、該薄膜トランジス
タは、半導体薄膜と、それぞれ絶縁膜を介して該半導体
薄膜の上方及び下方に配された一対のゲート電極とから
なるデュアルゲート構造を有する。特徴事項として、一
方のゲート電極は透過率が１％未満の材料からなり、他
方のゲート電極は透過率が１％以上の材料からなる。一
実施態様では、薄膜半導体装置は、該薄膜トランジスタ
によって駆動される画素電極を含んでおり、該画素電極
は該他方のゲート電極と同一層で透過率が１％以上の材
料からなる。好ましくは、前記一方のゲート電極は該半
導体薄膜の下方に配され、前記他方のゲート電極は該半
導体薄膜の上方に配されるとともに、該一方のゲート電
極をマスクとするフォトリソグラフィによりパタニング
されている。又、一方のゲート電極は金属材料からな
り、他方のゲート電極は透明導電材料からなる。好まし
くは、前記半導体薄膜は、レーザ光の照射により結晶化
した多結晶シリコンからなる。
【０００６】本発明によれば、薄膜トランジスタがデュ
アルゲート構造を有し、例えば下側のゲート電極は透過
率が１％未満の金属材料からなる一方、上側のゲート電
極は透過率が１％以上の透明導電材料からなる。下側の
ゲート電極は光学的に不透明であるので、遮光膜として
利用することが可能である。上側のゲート電極は透明で
あるので、透過型表示装置の画素電極と同一材料で構成
可能である。又、下側の不透明なゲート電極をマスクと
して、セルフアライメントで上側の透明なゲート電極を
パタニング可能である。従って、デュアルゲート構造を
有する薄膜トランジスタにおいて、一方のゲート電極を
透過率が１％未満の材料で構成し、他方のゲート電極を
透過率が１％以上の材料で構成することにより、種々の
工程合理化を図ることが可能である。
アルゲート構造を有し、例えば下側のゲート電極は透過
率が１％未満の金属材料からなる一方、上側のゲート電
極は透過率が１％以上の透明導電材料からなる。下側の
ゲート電極は光学的に不透明であるので、遮光膜として
利用することが可能である。上側のゲート電極は透明で
あるので、透過型表示装置の画素電極と同一材料で構成
可能である。又、下側の不透明なゲート電極をマスクと
して、セルフアライメントで上側の透明なゲート電極を
パタニング可能である。従って、デュアルゲート構造を
有する薄膜トランジスタにおいて、一方のゲート電極を
透過率が１％未満の材料で構成し、他方のゲート電極を
透過率が１％以上の材料で構成することにより、種々の
工程合理化を図ることが可能である。
【０００７】
【発明の実施の形態】以下図面を参照して、本発明の実
施の形態を詳細に説明する。図１は、本発明に係る薄膜
半導体装置の第一実施形態の一例を示す模式的な部分断
面図である。図示する様に、本薄膜半導体装置は、ガラ
スなどからなる基板１に形成された薄膜トランジスタを
少くとも含む。この薄膜トランジスタは、半導体薄膜４
と、それぞれ絶縁膜を介して半導体薄膜４の上方及び下
方に配された一対のゲート電極２Ｆ，２Ｒとからなるデ
ュアルゲート構造を有する。本実施形態では、基板１の
表面に裏側ゲート電極２Ｒが形成されており、その上を
例えば厚みが５００ｎｍのＳｉＯ2 からなる絶縁膜３で
被覆している。絶縁膜３の上には例えば多結晶シリコン
からなる半導体薄膜４が配されている。その膜厚は例え
ば４０ｎｍである。表側ゲート電極２Ｆは同じくＳｉＯ
2 からなる絶縁膜７の上に形成されている。表側ゲート
電極２Ｆと裏側ゲート電極２Ｒで挟まれた半導体薄膜４
の部分がチャネル領域Ｃｈとなり、その両側に不純物が
高濃度で注入されたソース領域Ｓ及びドレイン領域Ｄが
形成される。係る構成を有するデュアルゲート型の薄膜
トランジスタは、ＳｉＯ2 などからなる層間絶縁膜９に
より被覆されている。この層間絶縁膜９にはコンタクト
ホールが開口しており、その上に金属アルミニウムなど
からなる配線５Ｓ，５Ｄが形成されている。
施の形態を詳細に説明する。図１は、本発明に係る薄膜
半導体装置の第一実施形態の一例を示す模式的な部分断
面図である。図示する様に、本薄膜半導体装置は、ガラ
スなどからなる基板１に形成された薄膜トランジスタを
少くとも含む。この薄膜トランジスタは、半導体薄膜４
と、それぞれ絶縁膜を介して半導体薄膜４の上方及び下
方に配された一対のゲート電極２Ｆ，２Ｒとからなるデ
ュアルゲート構造を有する。本実施形態では、基板１の
表面に裏側ゲート電極２Ｒが形成されており、その上を
例えば厚みが５００ｎｍのＳｉＯ2 からなる絶縁膜３で
被覆している。絶縁膜３の上には例えば多結晶シリコン
からなる半導体薄膜４が配されている。その膜厚は例え
ば４０ｎｍである。表側ゲート電極２Ｆは同じくＳｉＯ
2 からなる絶縁膜７の上に形成されている。表側ゲート
電極２Ｆと裏側ゲート電極２Ｒで挟まれた半導体薄膜４
の部分がチャネル領域Ｃｈとなり、その両側に不純物が
高濃度で注入されたソース領域Ｓ及びドレイン領域Ｄが
形成される。係る構成を有するデュアルゲート型の薄膜
トランジスタは、ＳｉＯ2 などからなる層間絶縁膜９に
より被覆されている。この層間絶縁膜９にはコンタクト
ホールが開口しており、その上に金属アルミニウムなど
からなる配線５Ｓ，５Ｄが形成されている。
【０００８】本発明の特徴事項として、一方のゲート電
極は透過率が１％未満の材料からなり、他方のゲート電
極は透過率が１％以上の材料からなる。本実施形態で
は、裏側ゲート電極２Ｒが透過率１％未満の材料からな
り、表側ゲート電極２Ｆは、透過率が１％以上の材料か
らなる。裏側ゲート電極２Ｒは例えば金属材料からな
り、光学的に不透明である。表側ゲート電極２Ｆは例え
ばＩＴＯなどの透明導電材料からなり、光学的に透明で
ある。光学的に不透明な裏側ゲート電極２Ｒをマスクと
して、セルフアライメントにより光学的に透明なゲート
電極２Ｆをパタニングすることが可能である。尚、半導
体薄膜４は、レーザ光の照射により結晶化した多結晶シ
リコンからなる。このレーザ結晶化方式は、６００℃以
下の低温プロセスで薄膜トランジスタを形成する上で、
重要な技術となっている。
極は透過率が１％未満の材料からなり、他方のゲート電
極は透過率が１％以上の材料からなる。本実施形態で
は、裏側ゲート電極２Ｒが透過率１％未満の材料からな
り、表側ゲート電極２Ｆは、透過率が１％以上の材料か
らなる。裏側ゲート電極２Ｒは例えば金属材料からな
り、光学的に不透明である。表側ゲート電極２Ｆは例え
ばＩＴＯなどの透明導電材料からなり、光学的に透明で
ある。光学的に不透明な裏側ゲート電極２Ｒをマスクと
して、セルフアライメントにより光学的に透明なゲート
電極２Ｆをパタニングすることが可能である。尚、半導
体薄膜４は、レーザ光の照射により結晶化した多結晶シ
リコンからなる。このレーザ結晶化方式は、６００℃以
下の低温プロセスで薄膜トランジスタを形成する上で、
重要な技術となっている。
【０００９】引き続き、図１を参照して本発明に係る薄
膜半導体装置の製造方法を詳細に説明する。まず、ガラ
スなどからなる絶縁性の基板１の上に、裏側ゲート電極
２Ｒとなる金属配線を形成する。この金属は配線として
使われるので、Ａｌ，Ｍｏ，Ｃｒなど比較的低抵抗の金
属材料が使われる。又、裏側ゲート電極２Ｒは薄膜トラ
ンジスタのチャネル領域Ｃｈに対する光遮光層としても
利用可能であり、その為透過率は１％以下に設定する。
従って、裏側ゲート電極２Ｒは光学的に不透明である。
この配線層の上に、例えばＣＶＤ法によりＳｉＯ2 から
なる絶縁膜３と、非晶質シリコンからなる半導体薄膜４
を形成する。絶縁膜３及び半導体薄膜４は同一のＣＶＤ
装置を用いて連続的に成膜可能である。但し、本発明は
これに限られるものではなく、絶縁膜３と半導体薄膜４
を別々の装置で不連続的に成膜してもよい。本実施形態
では、絶縁膜３の厚みは５００ｎｍ程度であり、半導体
薄膜４の厚みは４０ｎｍ程度である。この後半導体薄膜
４に表側からレーザ光を照射して、非晶質シリコンを多
結晶シリコンに転換する。これにより、薄膜トランジス
タの移動度が大幅に向上する。この後、半導体薄膜４を
薄膜トランジスタの素子領域の形状に合わせて島状にパ
タニングした後、表側のゲート絶縁膜７を成膜する。例
えば、ＣＶＤによりＳｉＯ2 を１００ｎｍ程度堆積す
る。その上に、表側ゲート電極２Ｆをパタニング形成す
る。例えば、ＩＴＯなどの透明導電膜を絶縁膜７の上に
成膜した後、その上に更にフォトレジストを塗工する。
この後金属ゲート電極２Ｒをマスクとして基板１の裏側
から露光処理を行ない、フォトレジストをセルフアライ
メントでパタニングする。フォトレジストを現像した
後、これをマスクとして透明導電膜をエッチングし、ゲ
ート電極２Ｆを形成する。以上の様に、本実施形態では
裏面露光法を用いて、裏側ゲート電極２Ｒのパタンを表
側ゲート電極２Ｆに転写することができ、工程合理化に
つながる。尚、表側ゲート電極２ＦはＩＴＯなどの透明
導電材料に代え、膜厚の薄い金属材料でもよい。膜厚を
薄くすることにより、透過率を１％以上確保することが
できる。又、可能な限り、表側ゲート電極２Ｆの厚みを
薄くした方が、薄膜トランジスタの段差を少くする上で
好ましい。
膜半導体装置の製造方法を詳細に説明する。まず、ガラ
スなどからなる絶縁性の基板１の上に、裏側ゲート電極
２Ｒとなる金属配線を形成する。この金属は配線として
使われるので、Ａｌ，Ｍｏ，Ｃｒなど比較的低抵抗の金
属材料が使われる。又、裏側ゲート電極２Ｒは薄膜トラ
ンジスタのチャネル領域Ｃｈに対する光遮光層としても
利用可能であり、その為透過率は１％以下に設定する。
従って、裏側ゲート電極２Ｒは光学的に不透明である。
この配線層の上に、例えばＣＶＤ法によりＳｉＯ2 から
なる絶縁膜３と、非晶質シリコンからなる半導体薄膜４
を形成する。絶縁膜３及び半導体薄膜４は同一のＣＶＤ
装置を用いて連続的に成膜可能である。但し、本発明は
これに限られるものではなく、絶縁膜３と半導体薄膜４
を別々の装置で不連続的に成膜してもよい。本実施形態
では、絶縁膜３の厚みは５００ｎｍ程度であり、半導体
薄膜４の厚みは４０ｎｍ程度である。この後半導体薄膜
４に表側からレーザ光を照射して、非晶質シリコンを多
結晶シリコンに転換する。これにより、薄膜トランジス
タの移動度が大幅に向上する。この後、半導体薄膜４を
薄膜トランジスタの素子領域の形状に合わせて島状にパ
タニングした後、表側のゲート絶縁膜７を成膜する。例
えば、ＣＶＤによりＳｉＯ2 を１００ｎｍ程度堆積す
る。その上に、表側ゲート電極２Ｆをパタニング形成す
る。例えば、ＩＴＯなどの透明導電膜を絶縁膜７の上に
成膜した後、その上に更にフォトレジストを塗工する。
この後金属ゲート電極２Ｒをマスクとして基板１の裏側
から露光処理を行ない、フォトレジストをセルフアライ
メントでパタニングする。フォトレジストを現像した
後、これをマスクとして透明導電膜をエッチングし、ゲ
ート電極２Ｆを形成する。以上の様に、本実施形態では
裏面露光法を用いて、裏側ゲート電極２Ｒのパタンを表
側ゲート電極２Ｆに転写することができ、工程合理化に
つながる。尚、表側ゲート電極２ＦはＩＴＯなどの透明
導電材料に代え、膜厚の薄い金属材料でもよい。膜厚を
薄くすることにより、透過率を１％以上確保することが
できる。又、可能な限り、表側ゲート電極２Ｆの厚みを
薄くした方が、薄膜トランジスタの段差を少くする上で
好ましい。
【００１０】続いて表側ゲート電極２Ｆをマスクとして
イオンインプランテーション又はイオンドーピングによ
り、不純物を半導体薄膜４に注入し、低抵抗化されたソ
ース領域Ｓ及びドレイン領域Ｄを形成する。この様にし
て作成されたデュアルゲート構造の薄膜トランジスタの
上に、ＳｉＯ2 などからなる層間絶縁膜９を被覆する。
この層間絶縁膜９に対してソース領域Ｓ及びドレイン領
域Ｄに連通するコンタクトホールを開け、配線５Ｓ，５
Ｄとなる金属を形成する。尚、デュアルゲート構造の薄
膜トランジスタでは、基本的に裏側ゲート電極２Ｒと表
側ゲート電極２Ｆに対して同電位のゲート電圧が印加さ
れる。この為、表側ゲート電極２Ｆを裏側ゲート電極２
Ｒに電気接続する工程が必要となる。例えば、表側ゲー
ト電極２Ｆを形成する前に、コンタクトホールを開け、
これを利用して裏側ゲート電極２Ｒと同電位に接続すれ
ばよい。あるいは、ソース領域Ｓ及びドレイン領域Ｄに
対するコンタクトホールの開口と同時に、裏側ゲート電
極２Ｒに対するコンタクトホールも開け、最後の金属配
線で表側ゲート電極２Ｆと裏側ゲート電極２Ｒを連結す
る方法でもよい。
イオンインプランテーション又はイオンドーピングによ
り、不純物を半導体薄膜４に注入し、低抵抗化されたソ
ース領域Ｓ及びドレイン領域Ｄを形成する。この様にし
て作成されたデュアルゲート構造の薄膜トランジスタの
上に、ＳｉＯ2 などからなる層間絶縁膜９を被覆する。
この層間絶縁膜９に対してソース領域Ｓ及びドレイン領
域Ｄに連通するコンタクトホールを開け、配線５Ｓ，５
Ｄとなる金属を形成する。尚、デュアルゲート構造の薄
膜トランジスタでは、基本的に裏側ゲート電極２Ｒと表
側ゲート電極２Ｆに対して同電位のゲート電圧が印加さ
れる。この為、表側ゲート電極２Ｆを裏側ゲート電極２
Ｒに電気接続する工程が必要となる。例えば、表側ゲー
ト電極２Ｆを形成する前に、コンタクトホールを開け、
これを利用して裏側ゲート電極２Ｒと同電位に接続すれ
ばよい。あるいは、ソース領域Ｓ及びドレイン領域Ｄに
対するコンタクトホールの開口と同時に、裏側ゲート電
極２Ｒに対するコンタクトホールも開け、最後の金属配
線で表側ゲート電極２Ｆと裏側ゲート電極２Ｒを連結す
る方法でもよい。
【００１１】図２は、本発明に係る薄膜半導体装置の第
二実施形態の一例を示す模式的な部分断面図である。図
１に示した第一実施形態と対応する部分には対応する参
照番号を付して理解を容易にしている。本実施形態は、
デュアルゲート構造を有する薄膜トランジスタによって
駆動される画素電極１０を含んでいる。この画素電極１
０は表側ゲート電極２Ｆと同一層で透過率が１％以上の
材料からなる。例えば、画素電極１０と表側ゲート電極
２Ｆは共にＩＴＯなどの透明導電材料からなる。画素電
極１０と表側ゲート電極２Ｆを同時にパタニングできる
ので工程合理化につながる。尚、この場合には裏側ゲー
ト電極２Ｒをマスクとしたセルフアライメントで表側ゲ
ート電極２Ｆをパタニングすることはできない。この点
に着目し、本実施形態ではあらかじめ裏側ゲート電極２
Ｒをチャネル領域Ｃｈよりも大きくパタニングしてお
り、遮光性を確保している。裏側ゲート電極２Ｒの遮光
面積を大きくすることで、光の回り込みを防ぐことがで
きる。
二実施形態の一例を示す模式的な部分断面図である。図
１に示した第一実施形態と対応する部分には対応する参
照番号を付して理解を容易にしている。本実施形態は、
デュアルゲート構造を有する薄膜トランジスタによって
駆動される画素電極１０を含んでいる。この画素電極１
０は表側ゲート電極２Ｆと同一層で透過率が１％以上の
材料からなる。例えば、画素電極１０と表側ゲート電極
２Ｆは共にＩＴＯなどの透明導電材料からなる。画素電
極１０と表側ゲート電極２Ｆを同時にパタニングできる
ので工程合理化につながる。尚、この場合には裏側ゲー
ト電極２Ｒをマスクとしたセルフアライメントで表側ゲ
ート電極２Ｆをパタニングすることはできない。この点
に着目し、本実施形態ではあらかじめ裏側ゲート電極２
Ｒをチャネル領域Ｃｈよりも大きくパタニングしてお
り、遮光性を確保している。裏側ゲート電極２Ｒの遮光
面積を大きくすることで、光の回り込みを防ぐことがで
きる。
【００１２】図３は、本発明に係るアクティブマトリク
ス型の液晶表示装置の一例を示す模式的な斜視図であ
る。本液晶表示装置は、図２に示した薄膜半導体装置を
駆動基板に用いて形成されている。この液晶表示装置は
駆動基板１と対向基板２０との間に液晶１７を保持した
構造となっている。駆動基板１には画素アレイ部と周辺
回路部とが集積形成されている。周辺回路部は垂直走査
回路４１と水平走査回路４２とに分かれている。又、駆
動基板１の上端側には外部接続用の端子電極４７も形成
されている。各端子電極４７は配線４８を介して垂直走
査回路４１及び水平走査回路４２に接続している。画素
アレイ部には互いに交差するゲート配線４３と信号配線
４４が形成されている。ゲート配線４３は垂直走査回路
４１に接続し、信号配線４４は水平走査回路４２に接続
している。両配線４３，４４の交差部には画素電極１０
とこれを駆動する薄膜トランジスタＦＴＦとが形成され
ている。一方、対向基板２０の内表面には図示しないが
対向電極が形成されている。本例では、画素アレイ部に
形成された薄膜トランジスタＴＦＴは通常のシングルゲ
ート型であるのに対し、周辺の垂直走査回路４１と水平
走査回路４２に形成されたシフトレジスタなどは本発明
に従ってデュアルゲート構造の薄膜トランジスタで構成
している。
ス型の液晶表示装置の一例を示す模式的な斜視図であ
る。本液晶表示装置は、図２に示した薄膜半導体装置を
駆動基板に用いて形成されている。この液晶表示装置は
駆動基板１と対向基板２０との間に液晶１７を保持した
構造となっている。駆動基板１には画素アレイ部と周辺
回路部とが集積形成されている。周辺回路部は垂直走査
回路４１と水平走査回路４２とに分かれている。又、駆
動基板１の上端側には外部接続用の端子電極４７も形成
されている。各端子電極４７は配線４８を介して垂直走
査回路４１及び水平走査回路４２に接続している。画素
アレイ部には互いに交差するゲート配線４３と信号配線
４４が形成されている。ゲート配線４３は垂直走査回路
４１に接続し、信号配線４４は水平走査回路４２に接続
している。両配線４３，４４の交差部には画素電極１０
とこれを駆動する薄膜トランジスタＦＴＦとが形成され
ている。一方、対向基板２０の内表面には図示しないが
対向電極が形成されている。本例では、画素アレイ部に
形成された薄膜トランジスタＴＦＴは通常のシングルゲ
ート型であるのに対し、周辺の垂直走査回路４１と水平
走査回路４２に形成されたシフトレジスタなどは本発明
に従ってデュアルゲート構造の薄膜トランジスタで構成
している。
【００１３】図４は、本発明に係るエレクトロルミネッ
センス表示装置の一例を示す模式的な部分断面図であ
り、一画素のみを表わしている。本実施形態は、電気光
学素子として液晶セルに代えて有機エレクトロルミネッ
センス素子ＯＬＥＤを用いている。ＯＬＥＤはＩＴＯな
どの透明導電膜などからなる陽極Ａ、有機層１１０及び
金属の陰極Ｋを順に重ねたものである。陽極Ａは画素毎
に分離しており、基本的に透明である。陰極Ｋは画素間
で共通接続されており、基本的に光反射性である。係る
構成を有するＯＬＥＤの陽極Ａ／陰極Ｋ間に順方向の電
圧（１０Ｖ程度）を印加すると、電子や正孔などのキャ
リアの注入が起こり、発光が観測される。ＯＬＥＤの動
作は、陽極Ａから注入さた正孔と陰極Ｋから注入された
電子により形成された励起子による発光と考えられる。
ＯＬＥＤは自ら発した光をガラスなどからなる基板１の
表面側から裏面側に出射する。図示の薄膜トランジスタ
は本発明に従って表側のゲート電極２Ｆと裏側のゲート
電極２Ｒを備えたデュアルゲート構造となっている。
センス表示装置の一例を示す模式的な部分断面図であ
り、一画素のみを表わしている。本実施形態は、電気光
学素子として液晶セルに代えて有機エレクトロルミネッ
センス素子ＯＬＥＤを用いている。ＯＬＥＤはＩＴＯな
どの透明導電膜などからなる陽極Ａ、有機層１１０及び
金属の陰極Ｋを順に重ねたものである。陽極Ａは画素毎
に分離しており、基本的に透明である。陰極Ｋは画素間
で共通接続されており、基本的に光反射性である。係る
構成を有するＯＬＥＤの陽極Ａ／陰極Ｋ間に順方向の電
圧（１０Ｖ程度）を印加すると、電子や正孔などのキャ
リアの注入が起こり、発光が観測される。ＯＬＥＤの動
作は、陽極Ａから注入さた正孔と陰極Ｋから注入された
電子により形成された励起子による発光と考えられる。
ＯＬＥＤは自ら発した光をガラスなどからなる基板１の
表面側から裏面側に出射する。図示の薄膜トランジスタ
は本発明に従って表側のゲート電極２Ｆと裏側のゲート
電極２Ｒを備えたデュアルゲート構造となっている。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
デュアルゲート構造を有する薄膜トランジスタの裏側ゲ
ート電極を不透明とし、表側ゲート電極を透明にしてい
る。これにより、薄膜トランジスタの構成並びにプロセ
スを合理化できる。例えば、下側のゲート電極を遮光膜
として利用することにより、薄膜トランジスタの光リー
ク電流を抑制可能である。又、表側ゲート電極と画素電
極を共通の透明導電層で形成できるので、プロセスが簡
略化可能である。更に、不透明な裏側ゲート電極をマス
クとして透明な表側ゲート電極をセルフアライメントで
パタニング処理できる。加えて、デュアルゲート構造を
採用することにより、薄膜トランジスタの性能が向上す
る。具体的には、ショートチャネル効果を抑制でき、ド
レイン端の耐圧が上がる。これにより、ＬＤＤ領域を不
要にすることが可能である。デュアルゲート構造は、ド
レイン端における電界集中を緩和可能なので、耐圧向上
につながるとともにショートチャネル効果を抑制でき
る。
デュアルゲート構造を有する薄膜トランジスタの裏側ゲ
ート電極を不透明とし、表側ゲート電極を透明にしてい
る。これにより、薄膜トランジスタの構成並びにプロセ
スを合理化できる。例えば、下側のゲート電極を遮光膜
として利用することにより、薄膜トランジスタの光リー
ク電流を抑制可能である。又、表側ゲート電極と画素電
極を共通の透明導電層で形成できるので、プロセスが簡
略化可能である。更に、不透明な裏側ゲート電極をマス
クとして透明な表側ゲート電極をセルフアライメントで
パタニング処理できる。加えて、デュアルゲート構造を
採用することにより、薄膜トランジスタの性能が向上す
る。具体的には、ショートチャネル効果を抑制でき、ド
レイン端の耐圧が上がる。これにより、ＬＤＤ領域を不
要にすることが可能である。デュアルゲート構造は、ド
レイン端における電界集中を緩和可能なので、耐圧向上
につながるとともにショートチャネル効果を抑制でき
る。
【図１】本発明に係る薄膜トランジスタの第一実施形態
を示す模式的な部分断面図である。
を示す模式的な部分断面図である。
【図２】本発明に係る薄膜半導体装置の第二実施形態を
示す模式的な部分断面図である。
示す模式的な部分断面図である。
【図３】本発明に係るアクティブマトリクス型の液晶表
示装置の一例を示す斜視図である。
示装置の一例を示す斜視図である。
【図４】本発明に係る有機エレクトロルミネッセンス表
示装置の一例を示す模式的な部分断面図である。
示装置の一例を示す模式的な部分断面図である。
１・・・基板、２Ｆ・・・表側ゲート電極、２Ｒ・・・
裏側ゲート電極、３・・・ゲート絶縁膜、４・・・半導
体薄膜、７・・・ゲート絶縁膜、９・・・層間絶縁膜、
１０・・・画素電極
裏側ゲート電極、３・・・ゲート絶縁膜、４・・・半導
体薄膜、７・・・ゲート絶縁膜、９・・・層間絶縁膜、
１０・・・画素電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１７Ｎ Ｆターム(参考） 2H092 HA02 HA04 JA24 JA33 JA35 JA40 JA46 JB54 KA04 KA12 KA18 KB25 MA07 MA13 MA30 MA42 NA21 NA27 4M104 AA01 AA08 AA09 BB36 CC05 GG14 5C094 AA42 AA43 BA03 BA27 DA15 EA04 EA05 EA07 EB05 GB10 5F052 AA02 DA02 DB01 EA11 JA03 5F110 AA16 BB02 DD02 EE03 EE04 EE07 EE30 FF02 FF29 GG02 GG13 GG25 GG44 HJ12 HJ13 HL03 NN02 NN23 NN44 NN46 NN47 NN72 PP03 PP10 QQ09 QQ12
Claims (20)
- 【請求項１】 基板上に形成された薄膜トランジスタを
少なくとも含み、該薄膜トランジスタは、半導体薄膜
と、それぞれ絶縁膜を介して該半導体薄膜の上方及び下
方に配された一対のゲート電極とからなるデュアルゲー
ト構造を有する薄膜半導体装置において、 一方のゲート電極は透過率が１％未満の材料からなり、
他方のゲート電極は透過率が１％以上の材料からなるこ
とを特徴とする薄膜半導体装置。 - 【請求項２】 該薄膜トランジスタによって駆動される
画素電極を含んでおり、該画素電極は該他方のゲート電
極と同一層で透過率が１％以上の材料からなることを特
徴とする請求項１記載の薄膜半導体装置。 - 【請求項３】 前記一方のゲート電極は該半導体薄膜の
下方に配され、前記他方のゲート電極は該半導体薄膜の
上方に配されるとともに、該一方のゲート電極をマスク
とするフォトリソグラフィによりパタニングされている
ことを特徴とする請求項１記載の薄膜半導体装置。 - 【請求項４】 前記一方のゲート電極は金属材料からな
り、前記他方のゲート電極は透明導電材料からなること
を特徴とする請求項１記載の薄膜半導体装置。 - 【請求項５】 前記半導体薄膜は、レーザ光の照射によ
り結晶化した多結晶シリコンからなることを特徴とする
請求項１記載の薄膜半導体装置。 - 【請求項６】 基板上に形成された薄膜トランジスタを
少なくとも含み、該薄膜トランジスタは、半導体薄膜
と、それぞれ絶縁膜を介して該半導体薄膜の上方及び下
方に配された一対のゲート電極とからなるデュアルゲー
ト構造を有する薄膜半導体装置の製造方法において、 一方のゲート電極を透過率が１％未満の材料で形成し、
他方のゲート電極を透過率が１％以上の材料で形成する
ことを特徴とする薄膜半導体装置の製造方法。 - 【請求項７】 該薄膜トランジスタによって駆動される
画素電極を形成する工程を含んでおり、該画素電極は該
他方のゲート電極と同一層で透過率が１％以上の材料を
用いることを特徴とする請求項６記載の薄膜半導体装置
の製造方法。 - 【請求項８】 前記一方のゲート電極を該半導体薄膜の
下方に配し、前記他方のゲート電極を該半導体薄膜の上
方に配するとともに、該他方のゲート電極は該一方のゲ
ート電極をマスクとするフォトリソグラフィによりパタ
ニングすることを特徴とする請求項６記載の薄膜半導体
装置の製造方法。 - 【請求項９】 前記一方のゲート電極は金属材料で形成
し、前記他方のゲート電極は透明導電材料で形成するこ
とを特徴とする請求項６記載の薄膜半導体装置の製造方
法。 - 【請求項１０】 前記半導体薄膜は、レーザ光の照射に
より結晶化した多結晶シリコンを用いることを特徴とす
る請求項６記載の薄膜半導体装置の製造方法。 - 【請求項１１】 所定の間隙を介して接合した一対の基
板と、該間隙に保持された液晶とからなり、一方の基板
には薄膜トランジスタとこれにより駆動される画素電極
が形成され、他方の基板には画素電極に対向する電極が
形成され、該薄膜トランジスタは、半導体薄膜と、それ
ぞれ絶縁膜を介して該半導体薄膜の上方及び下方に配さ
れた一対のゲート電極とからなるデュアルゲート構造を
有する液晶表示装置において、 一方のゲート電極は透過率が１％未満の材料からなり、
他方のゲート電極は透過率が１％以上の材料からなるこ
とを特徴とする液晶表示装置。 - 【請求項１２】 該画素電極は該他方のゲート電極と同
一層で透過率が１％以上の材料からなることを特徴とす
る請求項１１記載の液晶表示装置。 - 【請求項１３】 前記一方のゲート電極は該半導体薄膜
の下方に配され、前記他方のゲート電極は該半導体薄膜
の上方に配されるとともに、該一方のゲート電極をマス
クとするフォトリソグラフィによりパタニングされてい
ることを特徴とする請求項１１記載の液晶表示装置。 - 【請求項１４】 前記一方のゲート電極は金属材料から
なり、前記他方のゲート電極は透明導電材料からなるこ
とを特徴とする請求項１１記載の液晶表示装置。 - 【請求項１５】 前記半導体薄膜は、レーザ光の照射に
より結晶化した多結晶シリコンからなることを特徴とす
る請求項１１記載の液晶表示装置。 - 【請求項１６】 基板上に、薄膜トランジスタとこれに
より駆動されるエレクトロルミネッセンス素子が形成さ
れ、該薄膜トランジスタは、半導体薄膜と、それぞれ絶
縁膜を介して該半導体薄膜の上方及び下方に配された一
対のゲート電極とからなるデュアルゲート構造を有する
エレクトロルミネッセンス表示装置において、 一方のゲート電極は透過率が１％未満の材料からなり、
他方のゲート電極は透過率が１％以上の材料からなるこ
とを特徴とするエレクトロルミネッセンス表示装置。 - 【請求項１７】 該エレクトロルミネッセンス素子は、
一対の電極とこれらの間に保持された発光材料からな
り。該薄膜トランジスタに接続された方の電極は該他方
のゲート電極と同一層で透過率が１％以上の材料からな
ることを特徴とする請求項１６記載のエレクトロルミネ
ッセンス表示装置。 - 【請求項１８】 前記一方のゲート電極は該半導体薄膜
の下方に配され、前記他方のゲート電極は該半導体薄膜
の上方に配されるとともに、該一方のゲート電極をマス
クとするフォトリソグラフィによりパタニングされてい
ることを特徴とする請求項１６記載のエレクトロルミネ
ッセンス表示装置。 - 【請求項１９】 前記一方のゲート電極は金属材料から
なり、前記他方のゲート電極は透明導電材料からなるこ
とを特徴とする請求項１６記載のエレクトロルミネッセ
ンス表示装置。 - 【請求項２０】 前記半導体薄膜は、レーザ光の照射に
より結晶化した多結晶シリコンからなることを特徴とす
る請求項１６記載のエレクトロルミネッセンス表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000213560A JP2002033481A (ja) | 2000-07-14 | 2000-07-14 | 薄膜半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000213560A JP2002033481A (ja) | 2000-07-14 | 2000-07-14 | 薄膜半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002033481A true JP2002033481A (ja) | 2002-01-31 |
Family
ID=18709293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000213560A Pending JP2002033481A (ja) | 2000-07-14 | 2000-07-14 | 薄膜半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002033481A (ja) |
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