JP2007188936A - 表示装置 - Google Patents

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Abstract

【課題】バックライトや外光による画素のＴＦＴのリーク電流を低減し、液晶表示装置の表示画質を向上させること。
【解決手段】第１の基板１００上に複数の画素を備え、各画素は、ゲート絶縁膜１１を介して半導体層１０と交差したゲートライン２０と、ドレイン領域１０ｄに第１のコンタクトホールＣ１を介して接続され、交差部から延びた半導体層１０の上方を覆うドレインライン１７と、ソース領域１０ｓに第２のコンタクトホールＣ２を介して接続され、交差部から延びた半導体層１０の上方を覆って形成されたソース電極１０ｓとを備える。さらに、半導体層１０の下方にバッファ膜１３を介して形成され、半導体層１０への光の入射を遮る遮光層１２を備える。
【選択図】 図１

Description

本発明は、薄膜トランジスタを備えた表示装置に関する。
従来の液晶表示装置（以下、ＬＣＤという）は、図１４に示すように、ｎ行ｍ列マトリクスに配置された複数の画素を備え、各画素は、画素選択用薄膜トランジスタ１０（以下、ＴＦＴ１１０という。）、液晶ＬＣ及び保持容量Ｃｓｃから成っている。なお、図１４は図示の簡単のために、２行２列の画素だけを示している。
ＴＦＴ１１０のゲートには、行方向に延びたゲートライン１２０が接続され、そのドレインには、列方向に延びたドレインライン１２１が接続されている。各行のゲートライン１２０には垂直ドライブ回路（Ｖドライブ回路）１３０からゲート走査信号が順次供給され、これに応じてＴＦＴ１１０が選択される。また、ドレインライン１２１には水平ドライブ回路（Ｈドライブ回路）１４０からの水平走査信号に応じて、ビデオ信号が供給され、ＴＦＴ１１０を通して液晶ＬＣに印加される。これによって液晶分子の配列状態が変化することで表示が行われる。保持容量ＣｓｃはＴＦＴ１１０を通して供給されるビデオ信号を保持するために用いられる。
また、ＴＦＴ１１０、ゲートライン１２０、ドレインライン１２１、垂直ドライブ回路（Ｖドライブ回路）１３０、水平ドライブ回路（Ｈドライブ回路）１４０はＴＦＴ基板上に形成され、このＴＦＴ基板と対向基板との間に液晶ＬＣが封入されている。
そして、ＴＦＴ基板側からＬＣＤにバックライト光が入射される。
特開２００４−１６５２４１号公報
近年、ＬＣＤの高画質化、高演色化に伴い、使用するバックライトの輝度が上昇している。直視型のＬＣＤでは一般にＴＦＴ基板側からバックライト光が入射されるため、バックライト光が照射されるＴＦＴ１１０のリーク電流が増加することから、保持容量Ｃｓｃに保持されている電荷がリークして、コントラストの劣化、フリッカー、クロストークの発生などを招き、表示画質が劣化するという問題があった。また、液晶プロジェクタ、車載のヘッドマウントディスプレイのように入射光の強度が極端に高い場合や、液晶パネルの両面からの光入射を想定する必要がある場合には、入射光だけでなく、ＴＦＴ基板（ガラス基板）の表面での反射光がＴＦＴ１１０に入射されることから、ＴＦＴ１１０のリーク電流が増加し、同様に表示画質が劣化するという問題があった。
そこで、本願の請求項１の液晶表示装置は、第１の基板上に画素を備え、前記画素は、Ｕ字形に屈曲した半導体層と、ゲート絶縁膜を介して前記半導体層と第１及び第２の交差部で交差したゲートラインと、前記半導体層のドレイン領域に第１のコンタクトホールを介して接続され、前記第１の交差部から延びた半導体層の上方を覆って形成されたドレインラインと、前記半導体層のソース領域に第２のコンタクトホールを介して接続され、前記第２の交差部から延びた半導体層の上方を覆って形成されたソース電極と、前記第１及び第２の交差部の半導体層の下方にバッファ膜を介して形成され、前記半導体層への光の入射を遮る遮光層と、前記半導体層上に前記ゲート絶縁膜を介して形成された容量ラインと、前記ソース電極に接続された画素電極とを備えることを特徴とするものである。
本願の請求項２の液晶表示装置は、第１の基板上に画素を備え、前記画素は、半導体層と、ゲート絶縁膜を介して前記半導体層と第１及び第２の交差部で交差したゲートラインと、前記半導体層のドレイン領域に第１のコンタクトホールを介して接続され、前記第１及び第２の交差部から延びた半導体層の上方を覆って形成されたドレインラインと、前記半導体層のソース領域に第２のコンタクトホールを介して接続されたソース電極と、前記半導体層の下方にバッファ膜を介して形成され、前記第１及び第２の交差部の半導体層への光の入射を遮る遮光層と、前記半導体層上に前記ゲート絶縁膜を介して形成された容量ラインと、前記ソース電極に接続された画素電極とを備えることを特徴とするものである。
本願の請求項３の液晶表示装置は、第１の基板上に画素を備え、前記画素は、半導体層と、ゲート絶縁膜を介して前記半導体層と１つの交差部で交差したゲートラインと、前記半導体層のドレイン領域に第１のコンタクトホールを介して接続され、前記交差部から延びた半導体層の上方を覆って形成されたドレインラインと、前記半導体層のソース領域に第２のコンタクトホールを介して接続されたソース電極と、前記半導体層の下方にバッファ膜を介して形成され、前記半導体層への光の入射を遮る遮光層と、前記半導体層上に前記ゲート絶縁膜を介して形成された容量ラインと、前記ソース電極に接続された画素電極とを備えることを特徴とするものである。
本発明の液晶表示装置によれば、半導体層とゲートラインの交差部から延びた半導体層の上方をドレインラインもしくはソース電極で覆い、かつ交差部の半導体層の下方に、半導体層への光の入射を遮る遮光層を設けているので、液晶表示装置の上方及び下方からの入射光や、それらの反射光がリーク電流の発生源となる半導体層部分に入射することが抑止される。これにより、半導体層、ゲート絶縁膜、ゲートライン等から構成される画素のＴＦＴのリーク電流が低減され、液晶表示装置の表示画質を向上することが可能になる。
（第１の実施の形態）
次に、本発明の第１の実施の形態に係る液晶表示装置について図面を参照しながら説明する。この液晶表示装置は、図１４に示したものと同様に、ｎ行ｍ列マトリクスに配置された複数の画素を備える。そして、各画素のＴＦＴの上方をドレインライン及びソース電極で遮光するとともに、その下方に遮光層を設けて遮光することにより、液晶表示装置の上方及び下方からの入射光や、それらの反射光がリーク電流の発生源となるＴＦＴの半導体層の空乏層に入射するのを抑止したものである。
図１はこの液晶表示装置の一画素の平面図、図２は図１のＡ−Ａ線に沿った断面図である。ＴＦＴ５０（図１４のＴＦＴ１１０に対応する）の半導体層１０（例えば、ポリシリコン層からなる）は、第１の基板１００（例えば、ガラス基板）上に、Ｕ字形に屈曲したパターンを有して形成されており、行方向に直線的に延びるゲートライン２０と２箇所で交差している。半導体層１０は、第１の基板１００上にＣＶＤ法で堆積されたアモルファスシリコン層にレーザーアニールを施して、これを結晶化させてポリシリコン層とし、その後このポリシリコン層をパターニングすることにより形成される。
これら２つの交差部の半導体層１０内に、２つのチャネル領域１０ｃ，１０ｃが形成される。チャネル領域１０ｃ、１０ｃは通常はイントリンシック半導体層で形成されているが、閾値制御によりｐ型半導体層としてもよい。
ゲートライン２０とチャネル領域１０ｃ，１０ｃとの間にはゲート絶縁膜１１が形成されている。すなわち、ＴＦＴ５０は、ゲートを共通とした、２つのＴＦＴが直列接続された構造を有している。このようなＴＦＴ構造を以下、ダブルゲート構造と呼ぶ。
１つの交差部から延びた半導体層１０内には、ゲートライン２０に近い側に形成されたｎ−型領域（低濃度領域）と、これに隣接して形成されたｎ＋領域（高濃度領域）とからなるドレイン領域１０ｄが形成され、同様に、ドレイン領域１０ｄの反対側には、もう１つの交差部から半導体層１０が延びており、この半導体層１０内に、ゲートライン２０に近い側に形成されたｎ−領域とこれに隣接して形成されたｎ＋領域からなるソース領域１０ｓが形成されている。２つのチャネル領域１０ｃ、１０ｃの間にもｎ−領域／ｎ＋領域／ｎ−領域が形成される。
また、上記２つの交差部の半導体層１０の下方には、クロム又はモリブデンから成る遮光層１２が形成され、遮光層１２と半導体層１０との間にはＳｉＯ２等から成るバッファ膜１３が形成されている。バッファ膜１３の膜厚は、３００ｎｍ以上であることが好ましい。その理由は、バッファ膜１３の膜厚が薄くなると、前記レーザーアニール時に発生した熱がバッファ膜１３を通して遮光層１２に逃げることで、アモルファスシリコン層に所望の熱量が供給されず、その結果、ポリシリコン層の結晶粒径が小さくなり、キャリア移動度の低下により、電流駆動能力が低下するためである。バッファ膜１３の膜厚が、３００ｎｍ以上であれば、アモルファスシリコン層に所望の熱量が供給され、ポリシリコン層の結晶粒径は大きく確保される。
また、遮光層１２は、チャネル領域１０ｃ及びｎ−領域の全体を覆い、さらに、ｎ−領域の端からｎ＋領域を２μｍ以上、さらに好ましくは３．５μｍ以上、覆って形成されていることが好ましい。ＴＦＴ５０のリーク電流は、ｎ−領域とチャネル領域１０ｃの接合部分が逆バイアスされることで空乏化し、それによる空乏層に光が入射すると、正孔・電子対が生成することにより発生することから、チャネル領域１０ｃ及びｎ−領域の全体を遮光層１２で覆うことにより、そのようなリーク電流の発生を抑止できるからである。遮光層１２がｎ−領域の端からｎ＋領域を２μｍ以上覆うようにすることで、図２の紙面上で見て、斜め下方から前記空乏層に入射する光を遮ることが可能になる。すなわち、図２において、Ｌ１，Ｌ２＞２μｍである。
また、遮光層１２は、半導体層１０の端から２μｍ以上、さらに好ましくは３．５μｍ以上、ＴＦＴ５０のチャネル幅の外側に拡張されていることが好ましい。すなわち、図１において、Ｌ３、Ｌ４＞２μｍである。こうすることで、ＴＦＴ５０のチャネル幅方向（図１の紙面の左右方向）の下方から前記空乏層に入射する光を遮ることが可能になる。
図１及び図２に示すように、ＴＦＴ５０に隣接する領域には保持容量Ｃｓｃが形成されている。この保持容量Ｃｓｃは、ソース領域１０ｃと連続した下部電極層１４と、ゲート絶縁膜１１と、このゲート絶縁膜１１を介して、その上方に形成された保持容量ライン１５で形成されている。また、ゲートライン２０及び保持容量ライン１５を覆って、層間絶縁膜１６が形成されている。なお、保持容量Ｃｓｃの下部電極層１４の下層にバッファ膜１３を介して、遮光層１２の形成と同一の工程で、遮光層１２と同一材料で配線層を形成し、この配線層に保持容量ライン１５と同じ信号を印加することにより、保持容量Ｃｓｃの値を増加させることができる。
ドレイン領域１０ｄのｎ＋領域上には第１のコンタクトホールＣ１が開口され、この第１のコンタクトホールＣ１を通して、アルミニウムやアルミニウム合金からなるドレインライン１７がドレイン領域１０ｄに接続されている。このドレインライン１７は、マトリクスの列方向に、直線状に延びており、ゲートライン２０と半導体層１０の交差部から上下方向に延びた半導体層１０の部分を覆うように形成されている。また、ソース領域１０ｓのｎ＋領域上には第２のコンタクトホールＣ２が開口され、この第２のコンタクトホールＣ２を通して、アルミニウムやアルミニウム合金からなるソース電極１８がソース領域１０ｓに接続されている。
このドレインライン１７は、第１のコンタクトホールＣ１から層間絶縁膜１６上に延在して、ＴＦＴ５０のドレイン領域１０ｄを覆い、さらにゲートライン２０上を通り横断して、反対側のｎ−領域の端からｎ＋領域を２μｍ以上覆うことが好ましい。すなわち、図２において、Ｌ５＞２μｍである。こうすることで、ｎ−領域の空乏層への上方からの光の入射を抑止することができるからである。ドレインライン１７でｎ−領域の端からｎ＋領域を２μｍ以上覆うのは、斜め上方からの光の入射を抑止するためである。同様の理由から、ソース電極１８は、第２のコンタクトホールＣ２から層間絶縁膜１６上に延在して、ＴＦＴ５０のソース領域１０ｓを覆い、さらにゲートライン２０上を通り横断して、反対側のｎ−領域の端からｎ＋領域を２μｍ以上覆うことが好ましい。図２において、Ｌ６＞２μｍである。
さらに、また、ドレインライン１７及びソース電極１８は、半導体層１０の端から２μｍ以上、ＴＦＴ５０のチャネル幅の外側に拡張されていることが好ましい。すなわち、図１において、Ｌ７、Ｌ８＞２μｍである。こうすることで、ＴＦＴ５０のチャネル幅方向（図１の紙面の左右方向）の上方から空乏層に入射する光を遮ることが可能になる。
また、遮光層１２は、第１及び第２のコンタクトホールＣ１，Ｃ２の下方を除いた領域に形成されていること好ましい。遮光層１２が、第１及び第２のコンタクトホールＣ１，Ｃ２の下方に形成された場合には、コンタクトホール形成時のオーバーエッチングにより、第１及び第２のコンタクトホールＣ１，Ｃ２が半導体層１０及びバッファ膜１３を突き抜けて、ドレインライン１７及びソース電極１８と遮光層１２がショートするおそれがあるからである。
また、ドレインライン１７及びソース電極１８を覆って、例えばシリコン窒化膜からなるパッシベーション膜１９、感光性有機材料からなる平坦化膜２１が形成されている。ソース電極１８上のパッシベーション膜１９及び平坦化膜２１には第３のコンタクトホールＣ３が開口され、この第３のコンタクトホールＣ３を通して、ＩＴＯ等からなる画素電極２２がソース電極１８に接続されている。そして、ＴＦＴ５０と保持容量Ｃｓｃが形成された第１の基板１００と対向して対向面にＩＴＯ等からなる対向電極２１０が形成された第２の基板２００が配置される。そして、第１の基板１００と第２の基板２００の間に液晶２５０が封入されている。なお、画素電極２２、対向電極２１０をそれぞれ覆う配向膜が形成されるが、図においては省略されている。
次に、ドレインライン１７、ソース電極１８、遮光層１２のパターンの相互関係について説明する。図１に示すように、半導体層１０とゲートライン１２の２つの交差部において、ドレインライン１７の端と遮光層１２の端とは一致しており（図１中のＰ１で示した箇所）、ソース電極１８の端と遮光層１２の端とは一致している（図１中のＰ２で示した箇所）。しかし、第１の基板１００側からＬＣＤへの光の入射が支配的である場合（例えば、強いバックライト光の入射がある場合）には、図３（ａ）に示すように、遮光層１２の端部がソース電極１８及びドレインライン１７の端より外側に拡張されていることが好ましい。これは、第１の基板１００側からＬＣＤへ入射された光がソース電極１８及びドレインライン１７よって反射されて半導体層１０へ入射されるのを防止するためである。
逆に、第２の基板２００側からＬＣＤへの光の入射が支配的である場合には、図３（ｂ）に示すように、ソース電極１８及びドレインライン１７の端が遮光層１２の端部より外側に拡張されていることが好ましい。これは、第２の基板２００側からＬＣＤへ入射された光が遮光層１２等によって反射されて半導体層１０へ入射されるのを防止するためである。
また、遮光層１２は浮遊状態ではなく、所定の電位に設定されることがＴＦＴ５０の特性変動（例えば、しきい値電圧の変動）を防止する上で好ましい。所定の電位としては、ゲートライン２０の電位、保持容量ライン１５の電位を用いるのが適当である。そのために、遮光層１２とゲートライン２０とはコンタクトで接続することが必要であるが、そのようなコンタクトは画素の形成領域を除いた第１の基板１００上に配置されることが好ましい。それは、画素の開口率の低下を防止するためである。同様の理由から、遮光層１２と保持容量ライン１５とをコンタクトを介して接続する場合にも、そのようなコンタクトは画素の形成領域を除いた第１の基板１００上に配置されることが好ましい。
（第２の実施の形態）
次に、本発明の第２の実施の形態に係る液晶表示装置について図面を参照しながら説明する。この液晶表示装置は、図１４に示したものと同様に、ｎ行ｍ列マトリクスに配置された複数の画素を備え、各画素のＴＦＴはダブルゲート構造を有する。第１の実施の形態と異なる点は、ＴＦＴの能動層がＵ字形ではなくＬ字形のパターンで形成されている点と、ＴＦＴの上方をドレインラインだけで遮光している点である。その他の特徴は第１の実施形態と全く同じである。
図４はこの液晶表示装置の一画素の平面図、図５は図４のＢ−Ｂ線に沿った断面図である。ＴＦＴ５０Ａ（図１４のＴＦＴ１１０に対応する）の半導体層１０Ａ（例えば、ポリシリコン層からなる）は、第１の基板１００（例えば、ガラス基板）上に、Ｌ字形のパターンを有して形成されている。行方向に直線的に延びるゲートライン２０Ａは途中で分岐しており、半導体層１０Ａの直線部分と２箇所でゲート絶縁膜１１を介して交差している。
これら２つの交差部の半導体層１０内に、２つのチャネル領域１０Ａｃ，１０Ａｃが形成される。ゲートライン２０Ａとチャネル領域１０Ａｃ，１０Ａｃとの間にはゲート絶縁膜１１が形成されている。すなわち、ＴＦＴ５０Ａは、パターン形状は第１の実施形態のＴＦＴ５０と異なるが、同様にダブルゲート構造を有している。
１つの交差部から延びた半導体層１０Ａ内には、ゲートライン２０Ａに近い側に形成されたｎ−型領域（低濃度領域）と、これに隣接して形成されたｎ＋領域（高濃度領域）とからなるドレイン領域１０Ａｄが形成され、同様に、ドレイン領域１０Ａｄの反対側には、もう１つの交差部から半導体層１０が延びており、この半導体層１０Ａ内に、ゲートライン２０Ａに近い側に形成されたｎ−領域とこれに隣接して形成されたｎ＋領域からなるソース領域１０Ａｓが形成されている。
また、上記２つの交差部の半導体層１０Ａの下方には、クロム又はモリブデンから成る遮光層１２Ａが形成され、遮光層１２Ａと半導体層１０Ａとの間にはＳｉＯ２やＳｉＮＸから成るバッファ膜１３が形成されている。遮光層１２Ａは、チャネル領域１０Ａｃ及びｎ−領域の全体を覆い、さらに、ｎ−領域の端からｎ＋領域を２μｍ以上、さらに好ましくは３．５μｍ以上、覆って形成されていることが好ましい。遮光層１２Ａがｎ−領域の端からｎ＋領域を２μｍ以上覆うようにすることで、図５の紙面上で見て、斜め下方から前記空乏層に入射する光を遮ることが可能になる。また、遮光層１２Ａは、半導体層１０Ａの端から２μｍ以上、さらに好ましくは３．５μｍ以上、ＴＦＴ５０Ａのチャネル幅の外側に拡張されていることが好ましい。
図４及び図５に示すように、ＴＦＴ５０Ａに隣接する領域には保持容量Ｃｓｃが形成されている。この保持容量Ｃｓｃは、ソース領域１０Ａｃと連続した下部電極層１４Ａと、ゲート絶縁膜１１を介して、その上方に形成された保持容量ライン１５Ａが形成されている。また、ゲートライン２０Ａ及び保持容量ライン１５Ａを覆って、層間絶縁膜１６が形成されている。
ドレイン領域１０Ａｄのｎ＋領域上には第１のコンタクトホールＣ１Ａが開口され、この第１のコンタクトホールＣ１Ａを通して、アルミニウムやアルミニウム合金からなるドレインライン１７Ａがドレイン領域１０Ａｄに接続されている。
このドレインライン１７Ａは、マトリクスの列方向に直線状に延びており、ゲートライン２０Ａと半導体層１０Ａを覆うように形成されている。また、ソース領域１０Ａｓのｎ＋領域上には第２のコンタクトホールＣ２Ａが開口され、この第２のコンタクトホールＣ２Ａを通して、アルミニウムやアルミニウム合金からなるソース電極１８Ａがソース領域１０Ａｓに接続されている。また、第３のコンタクトホールＣ３Ａを通して、ＩＴＯ等からなる画素電極２２がソース電極１８Ａに接続されている。他の構造については、第１の実施形態と同じなので、説明を省略する。
（第３の実施の形態）
次に、本発明の第３の実施の形態に係る液晶表示装置について図面を参照しながら説明する。この液晶表示装置は、図１４に示したものと同様に、ｎ行ｍ列マトリクスに配置された複数の画素を備え、各画素のＴＦＴはシングルゲート構造を有する。第１の実施の形態と異なる点は、ＴＦＴが単一のゲートを有したシングルゲート構造である点と、ＴＦＴの上方をドレインラインだけで遮光している点である。その他の特徴は第１の実施形態と全く同じである。
図６はこの液晶表示装置の一画素の平面図、図７は図６のＣ−Ｃ線に沿った断面図である。ＴＦＴ５０Ｂ（図１４のＴＦＴ１１０に対応する）の半導体層１０Ｂ（例えば、ポリシリコン層からなる）は、第１の基板１００（例えば、ガラス基板）上に、Ｌ字形のパターンを有して形成されている。行方向に直線的に延びるゲートライン２０Ａ半導体層１０Ｂと１箇所でゲート絶縁膜１１を介して交差している。
この交差部の半導体層１０Ｂ内に、チャネル領域１０Ｂｃが形成される。ゲートライン２０Ｂとチャネル領域１０Ｂとの間にはゲート絶縁膜１１が形成されている。すなわち、ＴＦＴ５０Ｂは、パターン形状は第１の実施形態のＴＦＴ５０と異なり、シングルゲート構造を有している。
そして、この交差部から延びた半導体層１０Ｂ内には、ゲートライン２０Ｂに近い側に形成されたｎ−型領域（低濃度領域）と、これに隣接して形成されたｎ＋領域（高濃度領域）とからなるドレイン領域１０Ｂｄが形成され、同様に、ドレイン領域１０Ｂｄの反対側には、半導体層１０Ｂが延びており、この半導体層１０Ｂ内に、ゲートライン２０Ｂに近い側に形成されたｎ−領域とこれに隣接して形成されたｎ＋領域からなるソース領域１０Ｂｓが形成されている。
また、交差部の半導体層１０Ｂの下方には、クロム又はモリブデンから成る遮光層１２Ｂが形成され、遮光層１２Ｂと半導体層１０Ｂとの間にはＳｉＯ２やＳｉＮＸから成るバッファ膜１３が形成されている。遮光層１２Ｂは、チャネル領域１０Ｂｃ及びｎ−領域の全体を覆い、さらに、ｎ−領域の端からｎ＋領域を２μｍ以上、さらに好ましくは３．５μｍ以上、覆って形成されていることが好ましい。遮光層１２Ｂがｎ−領域の端からｎ＋領域を２μｍ以上覆うようにすることで、図７の紙面上で見て、斜め下方から前記空乏層に入射する光を遮ることが可能になる。また、遮光層１２Ｂは、半導体層１０Ｂの端から２μｍ以上、さらに好ましくは３．５μｍ以上、ＴＦＴ５０Ｂのチャネル幅の外側に拡張されていることが好ましい。
図６及び図７に示すように、ＴＦＴ５０Ｂに隣接する領域には保持容量Ｃｓｃが形成されている。この保持容量Ｃｓｃは、ソース領域１０Ｂｃと連続した下部電極層１４Ｂと、ゲート絶縁膜１１を介して、その上方に形成された保持容量ライン１５Ｂが形成されている。また、ゲートライン２０Ｂ及び保持容量ライン１５Ｂを覆って、層間絶縁膜１６が形成されている。
ドレイン領域１０Ｂｄのｎ＋領域上には第１のコンタクトホールＣ１Ｂが開口され、この第１のコンタクトホールＣ１Ｂを通して、アルミニウムやアルミニウム合金からなるドレインライン１７Ｂがドレイン領域１０Ｂｄに接続されている。
このドレインライン１７Ｂは、マトリクスの列方向に直線状に延びており、ゲートライン２０Ｂ半導体層１０Ｂを覆うように形成されている。また、ソース領域１０Ｂｓのｎ＋領域上には第２のコンタクトホールＣ２Ｂが開口され、この第２のコンタクトホールＣ２Ｂを通して、アルミニウムやアルミニウム合金からなるソース電極１８Ｂがソース領域１０Ｂｓに接続されている。また、第３のコンタクトホールＣ３Ｂを通して、ＩＴＯ等からなる画素電極２２がソース電極１８Ｂに接続されている。他の構造については、第１の実施形態と同じなので、説明を省略する。
（第４の実施の形態）
第１、第２、第３の実施の形態では、画素のＴＦＴを遮光する構造について説明したが、本実施形態では、水平ドライブ回路の水平スイッチを構成するＴＦＴの遮光構造について説明する。まず、画素と水平ドライブ回路の関係について図８を参照して説明する。
この液晶表示装置は、マトリクスに配置された複数の画素ＧＳ１，ＧＳ２，ＧＳ３，・・・を備えている。各画素は、第１、第２、第３の実施の形態で示された構造を有している。各画素には行方向に延びたゲートライン２０、列方向に延びたドレインライン１７が接続されている。各行のゲートライン２０には垂直ドライブ回路１３０Ａからゲート走査信号が順次供給され、これに応じて、画素のＴＦＴがオンする。また、ドレインライン１７には水平ドライブ回路１４０Ａから、ビデオ信号Ｖsigが供給され、画素のＴＦＴを通して液晶ＬＣに印加される。
水平ドライブ回路１４０Ａは、各ドレインライン１７にドレインが接続され、ソースにビデオ信号Ｖsigが供給された水平スイッチＨＳＷ１，ＨＳＷ２，ＨＳＷ３，・・・と、水平スイッチＨＳＷ１，ＨＳＷ２，ＨＳＷ３，・・・のゲートにそれぞれ水平走査信号ＳＰ１，ＳＰ２，ＳＰ３，・・・を供給するシフトレジスタ１４１を備えている。水平スイッチＨＳＷ１，ＨＳＷ２，ＨＳＷ３，・・・はＴＦＴからなり、水平走査信号ＳＰ１，ＳＰ２，ＳＰ３がハイレベルになるとオンして、ビデオ信号Ｖsigを対応するドレインライン１７に出力する。
この水平スイッチＨＳＷ１，ＨＳＷ２，ＨＳＷ３，・・・を構成しているＴＦＴについても、バックライト等の外光が入射するとリーク電流が発生して、クロストーク等により表示画質が劣化してしまう。このクロストークの問題について図９を参照して説明する。
いま、画素ＧＳ１にグレーの表示、これに隣接するＧＳ２に黒の表示を行う場合について考える。水平走査信号ＳＰ１がハイレベルになると、水平スイッチＨＳＷ１がオンし、グレーレベルのビデオ信号Ｖsigが画素ＧＳ１に書き込まれ、次に、水平走査信号ＳＰ２がハイレベルになると、水平スイッチＨＳＷ２がオンし、黒レベルのビデオ信号Ｖsigが画素ＧＳ２に書き込まれる。ところが、水平スイッチＨＳＷ２がオンしているときに水平スイッチＨＳＷ１にリーク電流が生じると、画素ＧＳ１に黒レベルがリークするため、画素ＧＳ１の表示が黒っぽくなってしまう。このようなクロストークを防止するためには水平スイッチＨＳＷ１，ＨＳＷ２，ＨＳＷ３，・・・について遮光構造を採用することが必要である。
図１０は水平スイッチを構成するＴＦＴの平面図、図１１は図１０のＤ−Ｄ線に沿った断面図である。第１の基板１００（例えば、ガラス基板）上に半導体層６０（例えば、ポリシリコン層からなる）が形成され、半導体層６０上にゲート絶縁膜１１を介してゲート電極６１が形成されている。ゲート電極６１の下方の半導体層６０には、ｐ型のチャネル領域６０ｃが形成される。半導体層６０にはチャネル領域６０ｃと隣接して、ｎ−型領域（低濃度領域）と、これに隣接して形成されたｎ＋領域（高濃度領域）とからなるドレイン領域６０ｄが形成され、同様に、ドレイン領域６０ｄと対向して、半導体層６０内に、ｎ−領域とこれに隣接して形成されたｎ＋領域からなるソース領域６０ｓが形成されている。
また、半導体層６０の下方には、クロム又はモリブデンから成る遮光層６２が形成され、遮光層６２と半導体層６０との間にはＳｉＯ２やＳｉＮＸから成るバッファ膜１３が形成されている。バッファ膜１３の膜厚は、前述した理由により、３００ｎｍ以上であることが好ましい。また、遮光層６２は、チャネル領域６０ｃ及びｎ−領域の全体を覆い、さらに、ｎ−領域の端からｎ＋領域を２μｍ以上、さらに好ましくは３．５μｍ以上、覆って形成されていることが好ましい。すなわち、図１０において、Ｌ１０，Ｌ１１＞２μｍである。遮光層６２がｎ−領域の端からｎ＋領域を２μｍ以上、覆うようにすることで、図１０の紙面上で見て、斜め下方から前記空乏層に入射する光を遮ることが可能になる。また、遮光層６２は、半導体層６０の端から２μｍ以上、さらに好ましくは３．５μｍ以上、ＴＦＴのチャネル幅の外側に拡張されていることが好ましい。また、遮光層６２は浮遊状態ではなく、所定の電位に設定されることがＴＦＴの特性変動（例えば、しきい値電圧の変動）を防止する上で好ましい。そのため、本実施形態では、遮光層６２はゲート電極６１とコンタクトホールＣ６によって接続されている。
ドレイン領域６０ｄのｎ＋領域上のゲート絶縁膜１１及び層間絶縁膜１６にはコンタクトホールＣ４が開口され、このコンタクトホールＣ４を通して、アルミニウムやアルミニウム合金からなるドレイン電極６３がドレイン領域６０ｄに接続されている。
このドレイン電極６３は、層間絶縁膜１６上に延びて、ゲート電極６１とオーバーラップしている。これにより、ドレイン領域６０ｄのｎ−層の上方がドレイン電極６３によって覆われるので、この部分に上方からの外光が入射されることが防止される。
同様に、ソース領域６０ｓのｎ＋領域上のゲート絶縁膜１１及び層間絶縁膜１６にはコンタクトホールＣ５が開口され、このコンタクトホールＣ５を通して、アルミニウムやアルミニウム合金からなるソース電極６４がソース領域６０ｓに接続されている。このソース電極６４は、層間絶縁膜１６上に延びて、ゲート電極６１とオーバーラップしている。これにより、ソース領域６０ｓのｎ−層の上方がソース電極６４によって覆われるので、この部分に上方からの外光が入射されることが防止される。ドレイン電極６３及びソース電極６４を覆って、例えばシリコン窒化膜からなるパッシベーション膜１９、感光性有機材料からなる平坦化膜２１が形成されている。
（第５の実施の形態）
第４の実施の形態では、水平ドライブ回路の水平スイッチに用いられるＴＦＴの遮光構造について説明したが、本実施形態では水平ドライブ回路１４０Ａ、垂直ドライブ回路１３０Ａのインバータに用いられるＴＦＴの遮光構造について説明する。そのようなＴＦＴについても、バックライト等の外光が入射するとリーク電流が発生し、インバータの誤動作や消費電流の増加を招くため、同様な遮光構造を採用する意義がある。
図１２はインバータを構成するＴＦＴの平面図、図１３は図１２のＥ−Ｅ線に沿った断面図である。インバータは一般にＰチャネル型ＴＦＴとＮチャネル型ＴＦＴを電源電圧ＶＤＤと接地電圧ＶＳＳの間に直列接続し、ゲートを互いに共通接続して成る回路であるが、図１２、図１３では１つのＴＦＴだけを図示している。
第１の基板１００（例えば、ガラス基板）上に半導体層７０（例えば、ポリシリコン層からなる）が形成され、半導体層７０上にゲート絶縁膜１１を介してゲート電極７１が形成されている。ゲート電極７１の下方の半導体層７０には、チャネル領域７０ｃが形成される。半導体層７０にはチャネル領域７０ｃと隣接して、ｎ−型領域（低濃度領域）と、これに隣接して形成されたｎ＋領域（高濃度領域）とからなるドレイン領域７０ｄが形成され、同様に、ドレイン領域７０ｄと対向して、半導体層７０内に、ｎ−領域とこれに隣接して形成されたｎ＋領域からなるソース領域７０ｓが形成されている。
また、半導体層７０の下方には、クロム又はモリブデンから成る遮光層７２が形成され、遮光層７２と半導体層７０との間にはＳｉＯ２等から成るバッファ膜１３が形成されている。バッファ膜１３の膜厚は、前述した理由により、３００ｎｍ以上であることが好ましい。また、遮光層７２は、チャネル領域７０ｃ及びｎ−領域の全体を覆い、さらに、ｎ−領域の端からｎ＋領域を２μｍ以上、さらに好ましくは３．５μｍ以上、覆って形成されていることが好ましい。すなわち、図１３において、Ｌ１２＞２μｍである。遮光層７２がｎ−領域の端からｎ＋領域を２μｍ以上、覆うようにすることで、図１３の紙面上で見て、斜め下方から前記空乏層に入射する光を遮ることが可能になる。また、遮光層７２は、半導体層７０の端から２μｍ以上、さらに好ましくは３．５μｍ以上、ＴＦＴのチャネル幅の外側に拡張されていることが好ましい。
ドレイン領域７０ｄのｎ＋領域上のゲート絶縁膜１１及び層間絶縁膜１６にはコンタクトホールＣ７が開口され、このコンタクトホールＣ７を通して、アルミニウムやアルミニウム合金からなるドレイン電極７３がドレイン領域７０ｄに接続されている。
このドレイン電極７３は、層間絶縁膜１６上に延びて、ゲート電極６１とオーバーラップしている。これにより、ドレイン領域７０ｄのｎ−層の上方がドレイン電極７３によって覆われるので、この部分に上方からの外光が入射されることが防止される。
同様に、ソース領域７０ｓのｎ＋領域上のゲート絶縁膜１１及び層間絶縁膜１６にはコンタクトホールＣ８が開口され、このコンタクトホールＣ８を通して、アルミニウムやアルミニウム合金からなるソース電極７４がソース領域７０ｓに接続されている。このソース電極７４は、層間絶縁膜１６上に延びて、ゲート電極７１とオーバーラップしている。これにより、ソース領域７０ｓのｎ−層の上方がソース電極７４によって覆われるので、この部分に上方からの外光が入射されることが防止される。ドレイン電極７３及びソース電極７４を覆って、例えばシリコン窒化膜からなるパッシベーション膜１９、感光性有機材料からなる平坦化膜２１が形成されている。
遮光層７２は浮遊状態ではなく、所定の電位に設定されることがＴＦＴの特性変動（例えば、しきい値電圧の変動）を防止する上で好ましい。そのため、本実施形態では、遮光層７２は、電源電圧ＶＤＤ又は接地電圧ＶＳＳが印加されるソース電極７４とコンタクトホールＣ９によって接続されている。
第１，第２，第３の実施の形態では、液晶表示装置に適用できる画素のＴＦＴを遮光する構造について説明したが、これは液晶表示装置以外の表示装置にも適用することができる。例えば、自発光型の表示装置である、ＯＬＥＤ（Organic Light-Emitting Diode）表示装置の場合にも、自画素または隣の画素が発光する光がガラス基板の表面または裏面で反射して、画素選択用ＴＦＴに入射され、リーク電流の増加を生じ、画質が劣化する。この場合、画素内に画素選択用ＴＦＴ、発光素子であるＯＬＥＤに直接接続される駆動用ＴＦＴ等、複数のＴＦＴが配置されるが、それらの複数のＴＦＴのうち、少なくとも、画素選択用ＴＦＴを第１，第２，第３の実施の形態と同様の構造で遮光する。
本発明の第１の実施形態に係る液晶表示装置の画素の平面図である。 図１のＡ−Ａ線に沿った断面図である。 本発明の第１の実施形態に係る液晶表示装置の画素の他の平面図である。 本発明の第２の実施形態に係る液晶表示装置の画素の平面図である。 図４のＢ−Ｂ線に沿った断面図である。 本発明の第３の実施形態に係る液晶表示装置の画素の平面図である。 図６のＣ−Ｃ線に沿った断面図である。 本発明の第４の実施形態に係る液晶表示装置の回路図である。 液晶表示装置のクロストークを説明する動作タイミング図である。 本発明の第４の実施形態に係る液晶表示装置の画素の平面図である。 図１０のＤ−Ｄ線に沿った断面図である。 本発明の第５の実施形態に係る液晶表示装置の画素の平面図である。 図１２のＥ−Ｅ線に沿った断面図である。 従来例に係る液晶表示装置の回路図である。
符号の説明
１０，１０Ａ，１０Ｂ，６０，７０ 半導体層
１０ｃ，１０Ａｃ，１０Ｂｃ，６０ｃ，７０ｃ チャネル領域
１０ｄ，１０Ａｄ，１０Ｂｄ，６０ｄ，７０ｄ ドレイン領域
１０ｓ，１０Ａｓ，１０Ｂｓ，６０ｓ，７０ｓ ソース領域
１１ ゲート絶縁膜 １２，１２Ａ，１２Ｂ，６２，７２ 遮光層
１３ バッファ膜 １４，１４Ａ，１４Ｂ 下部電極層
１５，１５Ａ，１５Ｂ 保持容量ライン １６ 層間絶縁膜
１７，１７Ａ，１７Ｂ ドレインライン １８，１８Ａ，１８Ｂ ソース電極
１９ パッシベーション膜 ２０，２０Ａ，２０Ｂ ゲートライン
２１ 平坦化膜 ２２ 画素電極
５０，５０Ａ，５０Ｂ ＴＦＴ ６１，７１ ゲート電極
６３，７３ ドレイン電極 ６４，７４ ソース電極
１００ 第１の基板 １１０ 薄膜トランジスタ（ＴＦＴ）
１２０ ゲートライン １２１ ドレインライン
１３０，１３０Ａ 垂直ドライブ回路 １４０，１４０Ａ 水平ドライブ回路
１４１ シフトレジスタ ２００ 第２の基板 ２１０ 対向電極
２５０，ＬＣ 液晶 Ｃｓｃ 保持容量
Ｃ１，Ｃ１Ａ，Ｃ１Ｂ 第１のコンタクトホール
Ｃ２，Ｃ２Ａ，Ｃ２Ｂ 第２のコンタクトホール
Ｃ３，Ｃ３Ａ，Ｃ３Ｂ 第３のコンタクトホール
Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８ コンタクトホール
ＨＳＷ１，ＨＳＷ２，ＨＳＷ３ 水平スイッチ
ＳＰ１，ＳＰ２，ＳＰ３ 水平走査信号 Ｖｓｉｇ ビデオ信号

Claims (15)

  1. 第１の基板上に画素を備え、前記画素は、Ｕ字形に屈曲した半導体層と、ゲート絶縁膜を介して前記半導体層と第１及び第２の交差部で交差したゲートラインと、前記半導体層のドレイン領域に第１のコンタクトホールを介して接続され、前記第１の交差部から延びた半導体層の上方を覆って形成されたドレインラインと、前記半導体層のソース領域に第２のコンタクトホールを介して接続され、前記第２の交差部から延びた半導体層の上方を覆って形成されたソース電極と、前記第１及び第２の交差部の半導体層の下方にバッファ膜を介して形成され、前記半導体層への光の入射を遮る遮光層と、前記半導体層上に前記ゲート絶縁膜を介して形成された容量ラインと、前記ソース電極に接続された画素電極とを備えることを特徴とする表示装置。
  2. 第１の基板上に画素を備え、前記画素は、半導体層と、ゲート絶縁膜を介して前記半導体層と第１及び第２の交差部で交差したゲートラインと、前記半導体層のドレイン領域に第１のコンタクトホールを介して接続され、前記第１及び第２の交差部から延びた半導体層の上方を覆って形成されたドレインラインと、前記半導体層のソース領域に第２のコンタクトホールを介して接続されたソース電極と、前記第１及び第２の交差部の半導体層の下方にバッファ膜を介して形成され、前記半導体層への光の入射を遮る遮光層と、前記半導体層上に前記ゲート絶縁膜を介して形成された容量ラインと、前記ソース電極に接続された画素電極とを備えることを特徴とする表示装置。
  3. 第１の基板上に画素を備え、前記画素は、半導体層と、ゲート絶縁膜を介して前記半導体層と１つの交差部で交差したゲートラインと、前記半導体層のドレイン領域に第１のコンタクトホールを介して接続され、前記交差部から延びた半導体層の上方を覆って形成されたドレインラインと、前記半導体層のソース領域に第２のコンタクトホールを介して接続されたソース電極と、前記交差部の半導体層の下方にバッファ膜を介して形成され、前記半導体層への光の入射を遮る遮光層と、前記半導体層上に前記ゲート絶縁膜を介して形成された容量ラインと、前記ソース電極に接続された画素電極とを備えることを特徴とする表示装置。
  4. 前記第１の基板に対向して配置された第２の基板と、前記第１の基板と前記第２の基板の間に封入された液晶とを備えることを特徴とする請求項１、２、３に記載の表示装置。
  5. 前記遮光層の電位と前記ゲートラインの電位とが同一に設定されていることを特徴とする請求項１、２、３、４に記載の表示装置。
  6. 前記遮光層と前記ゲートラインとは前記画素の形成領域を除いた前記第１の基板上でコンタクトで接続されていることを特徴とする請求項１、２、３、４に記載の表示装置。
  7. 前記遮光層の電位と前記容量ラインの電位とが同一に設定されていることを特徴とする請求項１、２、３、４に記載の表示装置。
  8. 前記バッファ膜の膜厚は３００ｎｍ以上であることを特徴とする請求項１、２、３、４に記載の表示装置。
  9. 前記ソース電極及びドレインラインの端が前記遮光層の端部より外側に拡張されていることを特徴とする請求項１、２、３、４に記載の表示装置。
  10. 前記遮光層の端部が前記ソース電極及びドレインラインの端より外側に拡張されていることを特徴とする請求項１、２、３、４に記載の表示装置。
  11. 前記ソース領域及びドレイン領域はそれぞれ低濃度領域と高濃度領域とから構成され、前記遮光層は前記低濃度領域の全体を覆い、さらに前記低濃度領域の端から前記高濃度領域を２μｍ以上覆って形成されていることを特徴とする請求項１、２、３、４に記載の表示装置。
  12. 前記遮光層は前記半導体層の端から２μｍ以上外側に拡張されていることを特徴とする請求項１０に記載の表示装置。
  13. 前記ソース領域及び前記ドレイン領域はそれぞれ低濃度領域と高濃度領域とから構成され、前記ソース電極及び前記ドレインラインは前記低濃度領域の全体を覆い、さらに前記低濃度領域の端から前記高濃度領域を２μｍ以上覆って形成されていることを特徴とする請求項１に記載の表示装置。
  14. 前記ソース電極及び前記ドレインラインは、前記半導体層の端から２μｍ以上外側に拡張されていることを特徴とする請求項１２に記載の表示装置。
  15. 前記遮光層は、前記第１及び前記第２のコンタクトホールの下方を除いた領域に形成されていることを特徴とする請求項１、２、３、４に記載の表示装置。

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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012056663A1 (ja) * 2010-10-28 2012-05-03 シャープ株式会社 回路基板及びその製造方法並びに表示装置
WO2012144517A1 (ja) * 2011-04-22 2012-10-26 シャープ株式会社 液晶表示パネル
JP2015130453A (ja) * 2014-01-09 2015-07-16 株式会社Ｊｏｌｅｄ 薄膜トランジスタ、表示装置および電子機器
JP2016009791A (ja) * 2014-06-25 2016-01-18 株式会社ジャパンディスプレイ 半導体装置、及びその製造方法
JP2016009719A (ja) * 2014-06-23 2016-01-18 株式会社ジャパンディスプレイ 薄膜半導体装置
KR20170026009A (ko) * 2015-08-31 2017-03-08 엘지디스플레이 주식회사 유기발광표시장치
JP2018018082A (ja) * 2016-07-29 2018-02-01 エルジー ディスプレイ カンパニー リミテッド 狭ベゼル平板表示装置
JP2019117892A (ja) * 2017-12-27 2019-07-18 株式会社ジャパンディスプレイ アレイ基板、アレイ基板の製造方法、表示装置及びスイッチング素子
JP2019195064A (ja) * 2013-04-04 2019-11-07 株式会社半導体エネルギー研究所 半導体装置の作製方法

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007188936A (ja) * 2006-01-11 2007-07-26 Epson Imaging Devices Corp 表示装置
JP4179393B2 (ja) * 2006-09-14 2008-11-12 エプソンイメージングデバイス株式会社 表示装置及びその製造方法
KR100864886B1 (ko) * 2007-03-28 2008-10-22 삼성에스디아이 주식회사 평판 표시장치 및 그 제조방법
KR20090011261A (ko) * 2007-07-25 2009-02-02 삼성전자주식회사 표시장치용 어레이 기판 및 이의 제조 방법
KR101296657B1 (ko) * 2007-09-13 2013-08-14 엘지디스플레이 주식회사 유기전계발광소자 및 그 제조방법
US8927970B2 (en) * 2007-09-13 2015-01-06 Lg Display Co., Ltd. Organic electroluminescence device and method for manufacturing the same
JP2009076536A (ja) * 2007-09-19 2009-04-09 Mitsubishi Electric Corp Ａｌ合金膜、電子デバイス及び電気光学表示装置用アクティブマトリックス基板
KR101427581B1 (ko) 2007-11-09 2014-08-07 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
CN101493613B (zh) * 2008-01-24 2012-12-12 统宝光电股份有限公司 液晶显示面板及应用该液晶显示面板的影像显示系统
WO2011007596A1 (ja) * 2009-07-15 2011-01-20 シャープ株式会社 液晶表示装置
KR101084278B1 (ko) * 2009-11-05 2011-11-16 삼성모바일디스플레이주식회사 표시장치 및 표시장치의 제조방법
WO2011122352A1 (ja) * 2010-03-29 2011-10-06 シャープ株式会社 表示装置、圧力検出装置および表示装置の製造方法
JP6019329B2 (ja) * 2011-03-31 2016-11-02 株式会社Ｊｏｌｅｄ 表示装置および電子機器
JP2013196919A (ja) * 2012-03-21 2013-09-30 Sony Corp 有機ｅｌ表示装置、有機ｅｌ表示装置の製造方法およびカラーフィルタ基板
KR20130136063A (ko) * 2012-06-04 2013-12-12 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
KR101486038B1 (ko) * 2012-08-02 2015-01-26 삼성디스플레이 주식회사 유기 발광 표시 장치
KR20140042575A (ko) * 2012-09-28 2014-04-07 엘지디스플레이 주식회사 산화물 박막 트랜지스터, 제조방법 및 이를 구비한 어레이기판 및 제조방법
US8928829B2 (en) 2013-05-31 2015-01-06 Innolux Corporation Display device
CN103926726B (zh) * 2013-11-19 2017-05-24 厦门天马微电子有限公司 液晶显示面板
JP6350984B2 (ja) * 2014-04-24 2018-07-04 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 薄膜トランジスタ及び表示装置
KR102155051B1 (ko) 2014-04-29 2020-09-11 엘지디스플레이 주식회사 액정 디스플레이 장치와 이의 제조 방법
KR102278742B1 (ko) * 2014-06-30 2021-07-21 엘지디스플레이 주식회사 보상용 박막 트랜지스터를 구비한 초고 해상도 액정 표시장치
CN104103646A (zh) 2014-06-30 2014-10-15 京东方科技集团股份有限公司 一种低温多晶硅薄膜晶体管阵列基板及其制备方法、显示装置
KR102202453B1 (ko) * 2014-08-28 2021-01-14 엘지디스플레이 주식회사 보상용 박막 트랜지스터를 구비한 초고 해상도 액정 표시장치
CN104392999B (zh) 2014-09-30 2017-03-29 合肥京东方光电科技有限公司 一种阵列基板及其制作方法、显示装置
CN104393000B (zh) * 2014-10-20 2018-06-19 上海天马微电子有限公司 一种阵列基板及其制作方法、显示装置
JP2016085400A (ja) * 2014-10-28 2016-05-19 株式会社ジャパンディスプレイ 液晶表示装置
KR102308669B1 (ko) 2014-12-05 2021-10-05 엘지디스플레이 주식회사 유기전계발광 표시장치 및 그 제조방법
CN105824160B (zh) * 2015-01-08 2020-06-16 群创光电股份有限公司 显示面板
CN110571227B (zh) * 2015-04-15 2021-12-07 群创光电股份有限公司 显示面板
TWI553839B (zh) * 2015-04-15 2016-10-11 群創光電股份有限公司 顯示面板
KR102397799B1 (ko) * 2015-06-30 2022-05-16 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 포함하는 표시장치
TWI638206B (zh) * 2015-09-01 2018-10-11 友達光電股份有限公司 主動元件陣列基板
KR102558900B1 (ko) * 2015-10-23 2023-07-25 엘지디스플레이 주식회사 표시장치와 이의 제조방법
KR102631445B1 (ko) * 2015-10-27 2024-01-31 삼성디스플레이 주식회사 유기 발광 표시 장치
CN105470196B (zh) 2016-01-05 2018-10-19 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制造方法、和显示装置
CN105470267A (zh) * 2016-01-11 2016-04-06 武汉华星光电技术有限公司 一种阵列基板及其制备方法
CN105514126B (zh) * 2016-02-19 2019-01-22 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
CN105742364A (zh) * 2016-04-12 2016-07-06 中山大学 一种抑制有源沟道区光致漏电流产生的mos管及应用
CN105785676B (zh) * 2016-04-29 2018-12-11 武汉华星光电技术有限公司 阵列基板及液晶显示装置
TWI575732B (zh) * 2016-05-25 2017-03-21 友達光電股份有限公司 畫素結構及其顯示面板
KR102526611B1 (ko) * 2016-05-31 2023-04-28 엘지디스플레이 주식회사 표시장치
US9806197B1 (en) * 2016-07-13 2017-10-31 Innolux Corporation Display device having back gate electrodes
CN108346620A (zh) 2017-01-23 2018-07-31 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN107817636B (zh) * 2017-10-31 2020-09-29 武汉天马微电子有限公司 一种阵列基板、显示面板及显示装置
CN107968113B (zh) * 2017-12-15 2021-01-08 京东方科技集团股份有限公司 阵列基板及其制备方法
US10546881B2 (en) 2018-04-19 2020-01-28 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Thin film transistor array substrate and display panel
CN108493199A (zh) * 2018-04-19 2018-09-04 深圳市华星光电半导体显示技术有限公司 薄膜晶体管阵列基板及显示面板
CN108767016B (zh) * 2018-05-21 2021-09-21 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板、显示装置
CN109545798B (zh) * 2018-10-18 2020-08-11 武汉华星光电半导体显示技术有限公司 一种阵列基板及其制作方法
CN109884836B (zh) * 2019-03-29 2022-01-07 上海天马微电子有限公司 显示面板和显示装置
CN111916492B (zh) * 2020-08-31 2021-12-24 武汉华星光电技术有限公司 Tft器件及其制备方法、阵列基板
CN115373188A (zh) * 2021-05-20 2022-11-22 京东方科技集团股份有限公司 一种阵列基板、显示面板
CN114185214B (zh) * 2022-02-16 2022-05-03 北京京东方技术开发有限公司 阵列基板和显示器

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000315798A (ja) * 1999-03-04 2000-11-14 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000321601A (ja) * 1999-05-11 2000-11-24 Sony Corp 液晶表示装置の製造方法
JP2002033481A (ja) * 2000-07-14 2002-01-31 Sony Corp 薄膜半導体装置
JP2002057341A (ja) * 2000-08-10 2002-02-22 Sony Corp 薄膜半導体装置及び液晶表示装置とこれらの製造方法
JP2002297060A (ja) * 2001-03-30 2002-10-09 Sanyo Electric Co Ltd アクティブマトリクス型表示装置
JP2002297058A (ja) * 2001-03-30 2002-10-09 Sanyo Electric Co Ltd アクティブマトリクス型表示装置
JP2003008026A (ja) * 2001-06-26 2003-01-10 Sanyo Electric Co Ltd 半導体装置及びそれを用いたアクティブマトリクス型表示装置
JP2003207807A (ja) * 1996-10-16 2003-07-25 Seiko Epson Corp 液晶装置用基板、液晶装置および投写型表示装置
JP2004053630A (ja) * 2002-07-16 2004-02-19 Sharp Corp 液晶表示装置及びその製造方法
JP2004151546A (ja) * 2002-10-31 2004-05-27 Sharp Corp アクティブマトリクス基板および表示装置
JP2005062416A (ja) * 2003-08-11 2005-03-10 Seiko Epson Corp 画素構造、電気光学装置及び電子機器
JP2005091819A (ja) * 2003-09-18 2005-04-07 Sharp Corp 液晶表示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI236556B (en) * 1996-10-16 2005-07-21 Seiko Epson Corp Substrate for a liquid crystal equipment, liquid crystal equipment and projection type display equipment
JP3141860B2 (ja) * 1998-10-28 2001-03-07 ソニー株式会社 液晶表示装置の製造方法
US6590229B1 (en) * 1999-01-21 2003-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and process for production thereof
TW575777B (en) * 2001-03-30 2004-02-11 Sanyo Electric Co Active matrix type display device
JP2004109857A (ja) * 2002-09-20 2004-04-08 Seiko Epson Corp 液晶表示装置、及び電子機器
JP2004165241A (ja) 2002-11-11 2004-06-10 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2004342923A (ja) 2003-05-16 2004-12-02 Seiko Epson Corp 液晶装置、アクティブマトリクス基板、表示装置、及び電子機器
JP4180018B2 (ja) * 2003-11-07 2008-11-12 三洋電機株式会社 画素回路及び表示装置
JP4341570B2 (ja) * 2005-03-25 2009-10-07 セイコーエプソン株式会社 電気光学装置及び電子機器
JP2007188936A (ja) * 2006-01-11 2007-07-26 Epson Imaging Devices Corp 表示装置

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003207807A (ja) * 1996-10-16 2003-07-25 Seiko Epson Corp 液晶装置用基板、液晶装置および投写型表示装置
JP2000315798A (ja) * 1999-03-04 2000-11-14 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000321601A (ja) * 1999-05-11 2000-11-24 Sony Corp 液晶表示装置の製造方法
JP2002033481A (ja) * 2000-07-14 2002-01-31 Sony Corp 薄膜半導体装置
JP2002057341A (ja) * 2000-08-10 2002-02-22 Sony Corp 薄膜半導体装置及び液晶表示装置とこれらの製造方法
JP2002297060A (ja) * 2001-03-30 2002-10-09 Sanyo Electric Co Ltd アクティブマトリクス型表示装置
JP2002297058A (ja) * 2001-03-30 2002-10-09 Sanyo Electric Co Ltd アクティブマトリクス型表示装置
JP2003008026A (ja) * 2001-06-26 2003-01-10 Sanyo Electric Co Ltd 半導体装置及びそれを用いたアクティブマトリクス型表示装置
JP2004053630A (ja) * 2002-07-16 2004-02-19 Sharp Corp 液晶表示装置及びその製造方法
JP2004151546A (ja) * 2002-10-31 2004-05-27 Sharp Corp アクティブマトリクス基板および表示装置
JP2005062416A (ja) * 2003-08-11 2005-03-10 Seiko Epson Corp 画素構造、電気光学装置及び電子機器
JP2005091819A (ja) * 2003-09-18 2005-04-07 Sharp Corp 液晶表示装置

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012056663A1 (ja) * 2010-10-28 2012-05-03 シャープ株式会社 回路基板及びその製造方法並びに表示装置
WO2012144517A1 (ja) * 2011-04-22 2012-10-26 シャープ株式会社 液晶表示パネル
AU2012246546B2 (en) * 2011-04-22 2014-08-07 Sharp Kabushiki Kaisha Liquid crystal display panel
JP5657784B2 (ja) * 2011-04-22 2015-01-21 シャープ株式会社 液晶表示パネル
JP2019195064A (ja) * 2013-04-04 2019-11-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
US11495626B2 (en) 2013-04-04 2022-11-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2015130453A (ja) * 2014-01-09 2015-07-16 株式会社Ｊｏｌｅｄ 薄膜トランジスタ、表示装置および電子機器
JP2016009719A (ja) * 2014-06-23 2016-01-18 株式会社ジャパンディスプレイ 薄膜半導体装置
JP2016009791A (ja) * 2014-06-25 2016-01-18 株式会社ジャパンディスプレイ 半導体装置、及びその製造方法
KR20170026009A (ko) * 2015-08-31 2017-03-08 엘지디스플레이 주식회사 유기발광표시장치
KR102367215B1 (ko) 2015-08-31 2022-02-24 엘지디스플레이 주식회사 유기발광표시장치
JP2018018082A (ja) * 2016-07-29 2018-02-01 エルジー ディスプレイ カンパニー リミテッド 狭ベゼル平板表示装置
US10274796B2 (en) 2016-07-29 2019-04-30 Lg Display Co., Ltd. Display having narrow bezel
JP2019117892A (ja) * 2017-12-27 2019-07-18 株式会社ジャパンディスプレイ アレイ基板、アレイ基板の製造方法、表示装置及びスイッチング素子
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