JP7045185B2 - アレイ基板、アレイ基板の製造方法、表示装置及びスイッチング素子 - Google Patents

アレイ基板、アレイ基板の製造方法、表示装置及びスイッチング素子 Download PDF

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Description

本発明は、アレイ基板、アレイ基板の製造方法、表示装置及びスイッチング素子に関する。
下記特許文献１には、薄膜トランジスタを備えたアクティブマトリクス方式の表示装置が記載されている。特許文献１は、トップゲート構造の薄膜トランジスタについて記載されている。トップゲート構造は、絶縁基板とゲート電極との間に半導体層が設けられた構造である。特許文献１の薄膜トランジスタは、リーク電流を抑制するために、半導体層のチャネル領域と重なる位置に遮光層が設けられている。ところで、ボトムゲート構造の薄膜トランジスタでは、絶縁基板と半導体層の間にゲート電極が設けられる。このため、ボトムゲート構造の薄膜トランジスタでは、外光又はバックライト等の照明装置の光の照射による、リーク電流が抑制される。
特開２０１５－２０６８１９号公報
しかし、照明装置からの光量が増加すると、ボトムゲート構造の薄膜トランジスタにおいてもリーク電流発生の可能性を考慮しておく必要がある。特許文献１には、ボトムゲート構造の薄膜トランジスタについて記載されていない。
本発明は、リーク電流を抑制することが可能なアレイ基板、アレイ基板の製造方法、表示装置及びスイッチング素子を提供することを目的とする。
本発明の一態様のアレイ基板は、基板と、遮光層と、第１ゲート電極と、半導体層と、信号線と、電極とを有し、前記基板の一方の面に前記遮光層、前記第１ゲート電極、前記半導体層、前記信号線、前記電極の順に設けられており、前記半導体層は、前記電極に電気的に接続される第１不純物領域と、平面視で前記第１ゲート電極と重なる部分に設けられた第１チャネル領域と、前記第１チャネル領域に対して前記第１不純物領域の反対側に設けられる第２不純物領域と、前記第１不純物領域と前記第１チャネル領域の間に設けられた第１ＬＤＤ領域と、を有し、前記遮光層は、第１端と、前記第１端と反対側の第２端とを有し、前記第１端は前記第１チャネル領域と重なる位置に配置されて、前記遮光層は、前記第１チャネル領域と前記第１ＬＤＤ領域との境界に重なって設けられる。
本発明の一態様のアレイ基板の製造方法は、基板と、遮光層と、第１ゲート電極と、半導体層と、信号線と、電極とを有し、前記基板の一方の面に前記遮光層、前記第１ゲート電極、前記半導体層、前記信号線、前記電極の順に設けられたアレイ基板の製造方法であって、前記遮光層の第１端が、前記第１ゲート電極と平面視で重なり、前記第１端と反対側の第２端が前記第１ゲート電極と平面視で重ならないように、前記遮光層、前記第１ゲート電極及び前記半導体層が形成された前記基板を用意し、前記半導体層の上にレジスト層を形成し、前記遮光層、前記第１ゲート電極をマスクとして、前記基板の一方の面の反対側の他方の面側から前記レジスト層に露光する裏面露光ステップと、前記レジスト層に対向してマスクを設け、前記基板の一方の面側から前記レジスト層に露光するフロント露光ステップと、を含む。
本発明の一態様の表示装置は、基板と、遮光層と、第１ゲート電極と、半導体層と、信号線と、画素電極と、共通電極と、表示機能層と、を有し、前記基板の一方の面に前記遮光層、前記第１ゲート電極、前記半導体層、前記信号線、前記画素電極、前記表示機能層の順に設けられており、前記半導体層は、前記画素電極に電気的に接続される第１不純物領域と、平面視で前記第１ゲート電極と重なる部分に設けられた第１チャネル領域と、前記第１チャネル領域に対して前記第１不純物領域の反対側に設けられる第２不純物領域と、前記第１不純物領域と前記第１チャネル領域の間に設けられた第１ＬＤＤ領域と、を有し、前記遮光層は、第１端と、前記第１端と反対側の第２端とを有し、前記第１端は前記第１チャネル領域と重なる位置に配置されて、前記遮光層は、前記第１チャネル領域と前記第１ＬＤＤ領域との境界に重なって設けられる。
本発明の一態様のスイッチング素子は、基板と、遮光層と、第１ゲート電極と、半導体層と、信号線と、電極とを有し、前記基板の一方の面に前記遮光層、前記第１ゲート電極、前記半導体層、前記信号線、前記電極の順に設けられており、前記半導体層は、前記電極に電気的に接続される第１不純物領域と、平面視で前記第１ゲート電極と重なる領域に設けられた第１チャネル領域と、前記第１チャネル領域に対して前記第１不純物領域の反対側に設けられる第２不純物領域と、前記第１不純物領域と前記第１チャネル領域の間に設けられた第１ＬＤＤ領域と、を有し、前記遮光層は、第１端と、前記第１端と反対側の第２端とを有し、前記第１端が前記第１チャネル領域と重なる位置に配置されて、前記遮光層は、前記第１チャネル領域と前記第１ＬＤＤ領域との境界に重なって設けられる。
図１は、第１実施形態に係る表示装置の概略断面構造を示す断面図である。 図２は、本実施形態の表示装置に設けられている画素配列の一例を表す回路図である。 図３は、副画素の構成を模式的に示す平面図である。 図４は、本実施形態の表示装置に適用されるスイッチング素子の構成を模式的に示す平面図である。 図５は、図４のＶ－Ｖ’線に沿う断面図である。 図６は、エキシマレーザの照射エネルギーと、半導体層の結晶粒径との関係を模式的に示すグラフである。 図７は、第２実施形態に係る表示装置に適用されるスイッチング素子の構成を模式的に示す平面図である。 図８は、図７のＶＩＩＩ－ＶＩＩＩ’線に沿う断面図である。 図９は、第３実施形態に係る表示装置に適用されるスイッチング素子の構成を模式的に示す平面図である。 図１０は、図９のＸ－Ｘ’線に沿う断面図である。 図１１は、第４実施形態に係る表示装置に適用されるスイッチング素子の構成を模式的に示す平面図である。 図１２は、第５実施形態に係る表示装置に適用されるスイッチング素子の構成を模式的に示す平面図である。 図１３は、表示装置の製造方法に係るチャネルストッパ層の形成工程を説明するための説明図である。 図１４は、表示装置の製造方法に係るチャネル領域、ＬＤＤ領域及び不純物領域の形成工程を説明するための説明図である。 図１５は、本実施形態の表示装置の製造方法に係るスイッチング素子と、第１マスク及び第２マスクとの関係を模式的に示す平面図である。
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
（第１実施形態）
図１は、第１実施形態に係る表示装置の概略断面構造を示す断面図である。図２は、本実施形態の表示装置に設けられている画素配列の一例を表す回路図である。本実施形態の表示装置１は、透過型の液晶表示装置である。表示装置１が搭載される電子機器として、例えば、スマートフォン等の情報端末機器が挙げられる。或いは、表示装置１は、ヘッドアップディスプレイ（ＨＵＤ：Head-Up Display）等の車載用表示機器に適用することができる。
図１に示すように表示装置１は、アレイ基板２と、対向基板３と、表示機能層としての液晶層６とを備える。対向基板３は、アレイ基板２の表面に垂直な方向に対向して配置される。液晶層６はアレイ基板２と対向基板３との間に設けられる。
アレイ基板２は、第１基板２１と、画素電極２２と、共通電極２３と、絶縁層２４と、偏光板２５と、配向膜２８とを有する。第１基板２１には、各種回路や、ＴＦＴ（Thin Film Transistor）等のスイッチング素子Ｔｒや、ゲート線ＧＣＬ、信号線ＳＧＬ等の各種配線（図１では省略して示す）が設けられる。
共通電極２３は、第１基板２１の上側に設けられる。画素電極２２は、絶縁層２４を介して共通電極２３の上側に設けられる。画素電極２２は、共通電極２３とは異なる層に設けられ、平面視で、共通電極２３と重畳して配置される。画素電極２２は、平面視でマトリクス状に複数配置される。画素電極２２の上側に配向膜２８が設けられる。偏光板２５は、第１基板２１の下側に設けられる。画素電極２２及び共通電極２３は、例えば、ＩＴＯ（Indium Tin Oxide）等の透光性を有する導電性材料が用いられる。なお、本実施形態では、画素電極２２が共通電極２３の上側に設けられる例について説明したが、共通電極２３が画素電極２２の上側に設けられていてもよい。
なお、表示装置１の説明において、第１基板２１の表面に垂直な方向において、第１基板２１から第２基板３１に向かう方向を「上側」とする。第２基板３１から第１基板２１に向かう方向を「下側」とする。また、「平面視」とは、第１基板２１の表面に垂直な方向から見た場合を示す。
対向基板３は、第２基板３１と、カラーフィルタ３２と、配向膜３８と、偏光板３５とを有する。カラーフィルタ３２は、第２基板３１の一方の面に形成される。また、配向膜３８はカラーフィルタ３２の下側に設けられる。偏光板３５は第２基板３１の他方の面に設けられる。
第１基板２１と第２基板３１とは、シール部３３により所定の間隔を設けて対向して配置される。第１基板２１、第２基板３１及びシール部３３によって囲まれた空間に液晶層６が設けられる。液晶層６は、通過する光を電界の状態に応じて変調するものであり、例えば、ＦＦＳ（Fringe Field Switching：フリンジフィールドスイッチング）を含むＩＰＳ（In-Plane Switching：インプレーンスイッチング）等の横電界モードの液晶が用いられる。本実施形態では、画素電極２２と共通電極２３との間に発生する横電界により、液晶層６が駆動される。
アレイ基板２の下側に照明装置１００が設けられる。照明装置１００は、光源１０１と導光板１０２と、を有する。本実施形態の照明装置１００はエッジライト型バックライトである。すなわち、導光板１０２は第１基板２１と対向する。光源１０１は、例えばＬＥＤ（Light Emitting Diode）等であり、導光板１０２の端部に設けられる。光源１０１からの光は、導光板１０２を介して面状の光となり、照明装置１００は、面状の光を第１基板２１に向けて射出する。照明装置１００からの光は、アレイ基板２を通過して、その位置の液晶の状態により変調され、表示面への透過状態が場所によって変化する。これにより、表示面に表示画像が表示される。
照明装置１００は、エッジライト型バックライトに限定されず、直下型バックライトを適用可能である。直下型バックライトは、導光板１０２の直下に光源１０１が設けられる。また、表示装置１は、外部の光を反射させて表示を行う反射型表示装置であってもよい。この場合、照明装置１００が設けられない構成でもよく、或いは、フロントライトが設けられていてもよい。
図１に示す表示装置１は、横電界型の液晶表示装置を示しているが、この態様に限られず、縦電界型の液晶表示装置であってもよい。この場合、共通電極２３は、対向基板３に設けられる。縦電界型の液晶表示装置では、画素電極２２と共通電極２３との間に発生するいわゆる縦電界により液晶層６が駆動される。縦電界型の液晶層６として、ＴＮ（Twisted Nematic：ツイステッドネマティック）、ＶＡ（Vertical Alignment：垂直配向）及びＥＣＢ（Electrically Controlled Birefringence：電界制御複屈折）等がある。
図２に示すように、アレイ基板２（図１参照）には、スイッチング素子Ｔｒ、信号線ＳＧＬ及びゲート線ＧＣＬ等の配線が形成されている。スイッチング素子Ｔｒは、各副画素ＳＰｉｘに対応して設けられている。信号線ＳＧＬは、各画素電極２２に画素信号を供給する配線である。ゲート線ＧＣＬは、各スイッチング素子Ｔｒを駆動する駆動信号を供給する配線である。複数のゲート線ＧＣＬと、複数の信号線ＳＧＬとは交差して設けられる。ゲート線ＧＣＬと信号線ＳＧＬとで、行列状に区画されている。この１区画領域が、副画素ＳＰｉｘの形成されている領域である。
表示装置１は、マトリクス状に配列された複数の副画素ＳＰｉｘを有する。副画素ＳＰｉｘは、それぞれスイッチング素子Ｔｒ及び液晶素子５２を備えている。スイッチング素子Ｔｒは、薄膜トランジスタにより構成されるものであり、この例では、ｎチャネルのＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴで構成されている。図１に示すように、画素電極２２と共通電極２３との間に絶縁層２４が設けられ、これらによって図２に示す保持容量５３が形成される。
複数のゲート線ＧＣＬは、走査回路４２に接続される。走査回路４２は、ゲート線ＧＣＬを順次選択する。走査回路４２は、選択されたゲート線ＧＣＬを介して走査信号をスイッチング素子Ｔｒのゲートに印加する。これにより、副画素ＳＰｉｘのうちの１行（１水平ライン）が表示駆動の対象として選択される。また、複数の信号線ＳＧＬは、信号出力回路４１に接続される。信号出力回路４１は、選択された１水平ラインを構成する副画素ＳＰｉｘに、信号線ＳＧＬを介して画素信号を供給する。これにより、表示装置１は、１水平ラインずつ表示が行われる。
表示動作を行う際、共通電極２３には表示駆動信号Ｖｃｏｍｄｃが印加される。これにより、各共通電極２３は、複数の画素Ｐｉｘに対する共通の電位を与える電極として機能する。
図２に示す各副画素ＳＰｉｘに、例えば、Ｒ、Ｇ、Ｂの３色の色領域３２Ｒ、３２Ｇ、３２Ｂが１組として対応付けられている。本実施形態では、３色の色領域３２Ｒ、３２Ｇ、３２Ｂに対応する副画素ＳＰｉｘを１組として画素Ｐｉｘが構成される。１つの画素Ｐｉｘを構成する副画素ＳＰｉｘの数及び色の組み合わせはあくまで一例であってこれに限られるものでなく、適宜変更可能である。例えば、１つの画素Ｐｉｘを構成する副画素ＳＰｉｘとして、白色の副画素ＳＰｉｘを設けるようにしてもよい。
図３は、副画素の構成を模式的に示す平面図である。なお、図３では、１つの副画素ＳＰｉｘの構成について示している。また、図３では、図面を見やすくするために共通電極２３を省略して示している。
図３に示すように、表示装置１は、遮光層８１と、スイッチング素子Ｔｒと、ゲート線ＧＣＬと、信号線ＳＧＬと、画素電極２２と、を有する。複数のゲート線ＧＣＬは、Ｙ方向に配列され、それぞれＸ方向に沿って設けられている。複数の信号線ＳＧＬは、Ｘ方向に配列され、それぞれＹ方向に沿って設けられている。画素電極２２は、ゲート線ＧＣＬと信号線ＳＧＬとで囲まれた領域に設けられている。
なお、Ｘ方向は、第１基板２１と平行な面内の一方向であり、例えば、ゲート線ＧＣＬと平行な方向である。また、Ｙ方向は、第１基板２１と平行な面内の一方向であり、Ｘ方向と直交する方向である。また、Ｚ方向は、Ｘ方向及びＹ方向と直交する方向である。なお、Ｙ方向は、Ｘ方向と直交しないで交差してもよい。
画素電極２２は、複数の帯状電極２２ａと、第１連結部２２ｂと、第２連結部２２ｃと、を有する。複数の帯状電極２２ａは、スリットＳＬを介してＸ方向に配列され、それぞれ信号線ＳＧＬに沿って設けられる。第１連結部２２ｂは、複数の帯状電極２２ａの一端どうしを連結する。第２連結部２２ｃは、複数の帯状電極２２ａの他端どうしを連結する。第２連結部２２ｃは、第１連結部２２ｂよりも大きい幅（Ｙ方向の長さ）を有している。第２連結部２２ｃは、コンタクトホールＨ３を介してスイッチング素子Ｔｒのドレイン電極７３と電気的に接続されている。
なお、図３に示す画素電極２２は、あくまで一例であり、他の構成であってもよい。帯状電極２２ａの数は、４つ以下でもよく、６つ以上でもよい。例えば、画素電極２２は、スリットＳＬが形成されず平板状に形成されてもよい。帯状電極２２ａは、直線状に限定されず、１以上の屈曲部を有していてもよい。
スイッチング素子Ｔｒは、ゲート線ＧＣＬと、信号線ＳＧＬとの交差部付近に設けられる。スイッチング素子Ｔｒは、半導体層７１、ソース電極７２、ドレイン電極７３、第１ゲート電極７４Ａ及び第２ゲート電極７４Ｂを有する。半導体層７１に用いられる材料は、低温ポリシリコン（ＬＴＰＳ：Low Temperature Polycrystalline Silicon）である。
低温ポリシリコンを用いたスイッチング素子Ｔｒは、ガラス基板等の絶縁基板上にアモルファスシリコン（ａ－Ｓｉ）を成膜し、ａ－Ｓｉをエキシマレーザーアニール（ＥＬＡ）等により多結晶化して製造される。低温ポリシリコンを用いたスイッチング素子Ｔｒは、６００℃以下のプロセス温度で製造できる。このため、信号出力回路４１や走査回路４２（図２参照）等の液晶を駆動するための駆動回路を、スイッチング素子Ｔｒと同一基板上に同時に形成できる。また低温ポリシリコンはａ－Ｓｉよりもキャリア移動度が高いという性質を有する。このため、表示装置１は、スイッチング素子Ｔｒを小型化することで、画素（副画素ＳＰｉｘ）の開口率を向上できる。
半導体層７１は、第１部分半導体層７１ａと、第２部分半導体層７１ｂと、第３部分半導体層７１ｃとを有する。第１部分半導体層７１ａは、Ｙ方向に沿って設けられ、平面視でゲート線ＧＣＬと交差する。第１部分半導体層７１ａの一端は、コンタクトホールＨ２を介してドレイン電極７３と接続される。第１部分半導体層７１ａの、ゲート線ＧＣＬと重なる部分に第１チャネル領域ＣＮ１が形成される。
第３部分半導体層７１ｃは、信号線ＳＧＬに沿って設けられる。第３部分半導体層７１ｃは、平面視で信号線ＳＧＬと重なって設けられ、ゲート線ＧＣＬと交差する。第３部分半導体層７１ｃは、第１部分半導体層７１ａとＸ方向に隣り合って配置される。第３部分半導体層７１ｃの一端は、コンタクトホールＨ１を介してソース電極７２と接続される。ソース電極７２は、信号線ＳＧＬの一部分である。第３部分半導体層７１ｃの、ゲート線ＧＣＬと重なる部分に第２チャネル領域ＣＮ２が形成される。
第２部分半導体層７１ｂは、Ｘ方向に沿って設けられ、第１部分半導体層７１ａの他端と、第３部分半導体層７１ｃの他端とを接続する。このような構成により、半導体層７１の一端側は、ドレイン電極７３を介して画素電極２２と電気的に接続される。また、半導体層７１の他端側は、信号線ＳＧＬに電気的に接続される。
本実施形態のスイッチング素子Ｔｒは、第１ゲート電極７４Ａ及び第２ゲート電極７４Ｂを有する、いわゆるダブルゲート構造である。第１ゲート電極７４Ａ及び第２ゲート電極７４Ｂは、いずれも、ゲート線ＧＣＬの一部分である。第１ゲート電極７４Ａは、ゲート線ＧＣＬのうち、第１部分半導体層７１ａと重なる部分である。第２ゲート電極７４Ｂは、ゲート線ＧＣＬのうち、第３部分半導体層７１ｃと重なる部分である。
遮光層８１は、半導体層７１の一部と重なって設けられている。具体的には、遮光層８１は、第１部分半導体層７１ａの第１チャネル領域ＣＮ１のうち、画素電極２２側の部分と重なって設けられている。遮光層８１は、ドレイン電極７３、画素電極２２の一部分及びゲート線ＧＣＬの一部分にも重なって設けられる。遮光層８１は、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）等の金属材料が用いられる。
次に、図４及び図５を参照しつつ、スイッチング素子Ｔｒ及び遮光層８１の詳細な構成について説明する。図４は、本実施形態の表示装置に適用されるスイッチング素子の構成を模式的に示す平面図である。図５は、図４のＶ－Ｖ’線に沿う断面図である。
図４に示すように、半導体層７１は、第１不純物領域ＲＨ１と、第１低濃度不純物領域（ＬＤＤ：Lightly Doped Drain）ＬＤＤ１と、第１チャネル領域ＣＮ１と、第２低濃度不純物領域ＬＤＤ２と、第２不純物領域ＲＨ２と、第３低濃度不純物領域ＬＤＤ３と、第２チャネル領域ＣＮ２と、第４低濃度不純物領域ＬＤＤ４と、第３不純物領域ＲＨ３と、を有する。以下の説明において、第１不純物領域ＲＨ１、第２不純物領域ＲＨ２及び第３不純物領域ＲＨ３を区別して説明する必要がない場合には、不純物領域ＲＨと表す場合がある。また、第１低濃度不純物領域ＬＤＤ１、第２低濃度不純物領域ＬＤＤ２、第３低濃度不純物領域ＬＤＤ３及び第４低濃度不純物領域ＬＤＤ４を区別して説明する必要がない場合には、低濃度不純物領域ＬＤＤと表す場合がある。
各不純物領域ＲＨ及び各低濃度不純物領域ＬＤＤは、半導体層７１にリン（Ｐ＋）等の不純物が注入された領域である。低濃度不純物領域ＬＤＤは、不純物領域ＲＨよりも不純物濃度が低い領域である。
半導体層７１の一端側から他端側に沿って、第１不純物領域ＲＨ１、第１低濃度不純物領域ＬＤＤ１、第１チャネル領域ＣＮ１、第２低濃度不純物領域ＬＤＤ２、第２不純物領域ＲＨ２、第３低濃度不純物領域ＬＤＤ３、第２チャネル領域ＣＮ２、第４低濃度不純物領域ＬＤＤ４、第３不純物領域ＲＨ３の順に設けられている。
具体的には、第１チャネル領域ＣＮ１は、平面視で、半導体層７１のうち、第１ゲート電極７４Ａ（ゲート線ＧＣＬ）と重なる部分に設けられる。第２チャネル領域ＣＮ２は、平面視で、半導体層７１のうち、第２ゲート電極７４Ｂ（ゲート線ＧＣＬ）と重なる部分に設けられる。
第１不純物領域ＲＨ１は、画素電極２２と第１チャネル領域ＣＮ１との間に設けられる。第１不純物領域ＲＨ１は、コンタクトホールＨ２、ドレイン電極７３及びコンタクトホールＨ３を介して画素電極２２と電気的に接続される。第２不純物領域ＲＨ２は、第１チャネル領域ＣＮ１に対して第１不純物領域ＲＨ１の反対側に設けられる。第２不純物領域ＲＨ２は、第１チャネル領域ＣＮ１と第２チャネル領域ＣＮ２との間に設けられる。第３不純物領域ＲＨ３は、第２チャネル領域ＣＮ２に対して第２不純物領域ＲＨ２の反対側に設けられる。第３不純物領域ＲＨ３は、コンタクトホールＨ１を介してソース電極７２と電気的に接続される。
第１不純物領域ＲＨ１は、スイッチング素子Ｔｒの一端側（画素電極２２側）に位置している。第３不純物領域ＲＨ３は、スイッチング素子Ｔｒの他端側（信号線ＳＧＬ側）に位置している。第２不純物領域ＲＨ２は、第１不純物領域ＲＨ１と第３不純物領域ＲＨ３との間に位置している。ゲート線ＧＣＬは、平面視で、第２不純物領域ＲＨ２と第１不純物領域ＲＨ１との間、及び、第２不純物領域ＲＨ２と第３不純物領域ＲＨ３との間に設けられる。
第１低濃度不純物領域ＬＤＤ１は、第１不純物領域ＲＨ１と第１チャネル領域ＣＮ１との間に設けられる。第２低濃度不純物領域ＬＤＤ２は、第１チャネル領域ＣＮ１と第２不純物領域ＲＨ２との間に設けられる。第３低濃度不純物領域ＬＤＤ３は、第２不純物領域ＲＨ２と第２チャネル領域ＣＮ２との間に設けられる。第４低濃度不純物領域ＬＤＤ４は、第２チャネル領域ＣＮ２と第３不純物領域ＲＨ３との間に設けられる。低濃度不純物領域ＬＤＤのそれぞれは、少なくとも一部分がゲート線ＧＣＬと重なって設けられる。
遮光層８１は、第１端８１ａと、第１端８１ａと反対側の第２端８１ｂとを有する。第１端８１ａと第２端８１ｂとは、それぞれＸ方向に沿って設けられる。第１端８１ａは第１チャネル領域ＣＮ１と重なる位置に配置される。第２端８１ｂは、Ｙ方向において、第１不純物領域ＲＨ１の画素電極２２側の端部よりも第１チャネル領域ＣＮ１から離れた位置に設けられる。つまり第２端８１ｂは、第１不純物領域ＲＨ１と重ならない位置に設けられる。これにより、遮光層８１は、少なくとも第１チャネル領域ＣＮ１と第１低濃度不純物領域ＬＤＤ１との境界に重なって設けられる。具体的には、遮光層８１は、半導体層７１の第１チャネル領域ＣＮ１の画素電極２２側の一部分と、第１低濃度不純物領域ＬＤＤ１と、第１不純物領域ＲＨ１とに重なって設けられている。さらに、遮光層８１は、ゲート線ＧＣＬの一部分、画素電極２２の第２連結部２２ｃと重なって設けられる。
なお、遮光層８１は、平面視で矩形状であるが、これに限定されない。遮光層８１は、多角形状、円形状、或いは異形状等、他の形状であってもよい。
図５に示すように、遮光層８１、第１ゲート電極７４Ａ及び第２ゲート電極７４Ｂ、半導体層７１、ソース電極７２（信号線ＳＧＬ）、画素電極２２は、第１基板２１の一方の面２１ａに、この順に設けられている。具体的には、遮光層８１は、第１基板２１の一方の面２１ａに設けられる。第１絶縁層９１は、遮光層８１を覆って第１基板２１の一方の面２１ａに設けられる。第１ゲート電極７４Ａ及び第２ゲート電極７４Ｂは、第１絶縁層９１の上に設けられる。第１ゲート電極７４Ａ及び第２ゲート電極７４Ｂの上に、ゲート絶縁層である第２絶縁層９２が設けられる。なお、以下の説明において、第１基板２１の一方の面２１ａを上面と表す場合がある。また、第１基板２１の他方の面２１ｂを下面と表す場合がある。
半導体層７１は、第２絶縁層９２の上に設けられる。半導体層７１の上に第３絶縁層９３が設けられる。第３絶縁層９３の上にソース電極７２（信号線ＳＧＬ）及びドレイン電極７３が設けられる。ソース電極７２（信号線ＳＧＬ）は、第３絶縁層９３に設けられたコンタクトホールＨ１を介して、半導体層７１の第３不純物領域ＲＨ３と接続される。ドレイン電極７３は、第３絶縁層９３に設けられたコンタクトホールＨ２を介して、半導体層７１の第１不純物領域ＲＨ１と接続される。
ソース電極７２（信号線ＳＧＬ）を覆って第４絶縁層９４が設けられる。第４絶縁層９４の上に、共通電極２３、絶縁層２４及び画素電極２２が設けられる。画素電極２２は、第４絶縁層９４及び絶縁層２４に設けられたコンタクトホールＨ３を介して、ドレイン電極７３と接続される。これにより、画素電極２２は、コンタクトホールＨ３、ドレイン電極７３及びコンタクトホールＨ２を介して半導体層７１と電気的に接続される。ドレイン電極７３は、中継電極としての機能を有する。ドレイン電極７３は、ソース電極７２（信号線ＳＧＬ）と同じ層に設けられている。ただし、ドレイン電極７３は、ソース電極７２（信号線ＳＧＬ）と異なる層に設けられていてもよい。
第１絶縁層９１、第２絶縁層９２及び第３絶縁層９３は、酸化シリコン（ＳｉＯ２）等の酸化物や、窒化シリコン（ＳｉＮ）等の窒化物が用いられた無機絶縁層である。第１絶縁層９１、第２絶縁層９２及び第３絶縁層９３は、それぞれ単層に限定されず、複数の絶縁層が積層されていてもよい。また、第４絶縁層９４は、平坦化層である。
本実施形態のスイッチング素子Ｔｒは、いわゆるボトムゲート構造を有している。すなわち、第１ゲート電極７４Ａ及び第２ゲート電極７４Ｂ（ゲート線ＧＣＬ）は、第１基板２１と半導体層７１との間に設けられている。このため、第１ゲート電極７４Ａ及び第２ゲート電極７４Ｂは、第１基板２１の下面側から半導体層７１に入射する光を遮光する機能を有する。さらに、本実施形態では、遮光層８１は、第１基板２１と第１ゲート電極７４Ａとの間に設けられている。これにより、照明装置１００（図１参照）からの光量が増加した場合であっても、遮光層８１により半導体層７１に入射する光を抑制できる。したがって、表示装置１は、スイッチング素子Ｔｒのリーク電流を抑制できる。
ここで、ダブルゲート構造のスイッチング素子Ｔｒに光が照射された場合に、第１低濃度不純物領域ＬＤＤ１で発生するリーク電流は、他の領域のリーク電流よりも大きいことが知られている（例えば、特許文献１参照）。本実施形態では、遮光層８１は、少なくとも半導体層７１のうち、第１チャネル領域ＣＮ１の画素電極２２側の一部分と、第１低濃度不純物領域ＬＤＤ１とに重なって設けられている。これにより、遮光層８１は、半導体層７１のうちリーク電流が顕著に発生する部分を遮光することができる。これにより、表示装置１は、スイッチング素子Ｔｒのリーク電流を抑制できる。
また、遮光層８１は、第２低濃度不純物領域ＬＤＤ２、第２不純物領域ＲＨ２、第３低濃度不純物領域ＬＤＤ３、第２チャネル領域ＣＮ２、第４低濃度不純物領域ＬＤＤ４及び第３不純物領域ＲＨ３と重なる領域には設けられていない。遮光層８１を半導体層７１の全体と重なるように設けた場合に比べて、遮光層８１の面積が小さくなる。このため、表示装置１は、スイッチング素子Ｔｒのリーク電流を抑制しつつ、副画素ＳＰｉｘの開口率を向上させることができる。
また、図５に示すように、第２端８１ｂで、遮光層８１の上面と第１基板２１とで遮光層段差部８１Ｓが形成される。遮光層８１は、コンタクトホールＨ２と重なって設けられている。つまり、第１不純物領域ＲＨ１及び第１低濃度不純物領域ＬＤＤ１は、遮光層８１と重なって設けられており、遮光層段差部８１Ｓと重なる位置に第１不純物領域ＲＨ１は設けられていない。
図６は、エキシマレーザの照射エネルギーと、半導体層の結晶粒径との関係を模式的に示すグラフである。上述したように、半導体層７１は、エキシマレーザーアニール等により多結晶化される。図６に示すように、半導体層７１のうち、重畳領域７１ＧＡと、非重畳領域７１ＧＬとで、同一の照射エネルギーに対する半導体層７１の結晶粒径が異なる。ここで、図５に示すように、重畳領域７１ＧＡは、半導体層７１のうち第１ゲート電極７４Ａ及び第２ゲート電極７４Ｂ（ゲート線ＧＣＬ）と重なる部分である。非重畳領域７１ＧＬは、半導体層７１のうち第１ゲート電極７４Ａ及び第２ゲート電極７４Ｂ（ゲート線ＧＣＬ）と重ならない部分である。
第１ゲート電極７４Ａ及び第２ゲート電極７４Ｂは、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、モリブデン（Ｍｏ）又はこれらの合金が用いられる。重畳領域７１ＧＡでは、金属層が存在するため、所定の結晶粒径にするために要する照射エネルギーが、非重畳領域７１ＧＬよりも大きい。重畳領域７１ＧＡで所定の結晶粒径に結晶化を行うことができるように、重畳領域７１ＧＡに要する照射エネルギーでエキシマレーザーアニールが行われる。このため、第１不純物領域ＲＨ１等を含む非重畳領域７１ＧＬでは、過剰な照射エネルギーでエキシマレーザーアニールが行われる可能性がある。仮に、非重畳領域７１ＧＬである第１不純物領域ＲＨ１が、図５に示す遮光層段差部８１Ｓと重なる位置に設けられると、第１不純物領域ＲＨ１にも遮光層段差部８１Ｓに対応した段差部が形成される。この場合、第１不純物領域ＲＨ１の段差部にエキシマレーザが照射されると、断線が生じる可能性がある。
図５に示すように、第１不純物領域ＲＨ１は、遮光層段差部８１Ｓと重ならない位置に設けられる。これにより、スイッチング素子Ｔｒは、半導体層７１の断線を抑制することができる。一方、第１端８１ａで遮光層８１の上面と第１基板２１とで遮光層段差部８１Ｓａが形成される。遮光層段差部８１Ｓａと重なって第１ゲート電極７４Ａ及び第１チャネル領域ＣＮ１が設けられる。第１ゲート電極７４Ａ及び第１チャネル領域ＣＮ１には、遮光層段差部８１Ｓａに対応する段差部が形成される。第１チャネル領域ＣＮ１を含む重畳領域７１ＧＡでは、適切な照射エネルギーでエキシマレーザーアニールが行われる。このため、スイッチング素子Ｔｒは、遮光層段差部８１Ｓ、８１Ｓａによる半導体層７１の断線を抑制することができる。
図４に示すように、ゲート線ＧＣＬの遮光層８１と重なる一方の辺と、第１チャネル領域ＣＮ１との間の、Ｙ方向での距離を距離ｄ１とする。ゲート線ＧＣＬの遮光層８１と重ならない他方の辺と、第１チャネル領域ＣＮ１との間の、Ｙ方向での距離を距離ｄ２とする。距離ｄ２は、距離ｄ１よりも小さい。第１チャネル領域ＣＮ１と第２低濃度不純物領域ＬＤＤ２との境界の位置は、ゲート線ＧＣＬをマスクとして、いわゆるセルフアライメントにより規定される。具体的には、ゲート線ＧＣＬをマスクとして、フォトリソグラフィ技術により、第１基板２１の下面側から露光することでレジストをパターニングする。これにより、第１チャネル領域ＣＮ１と第２低濃度不純物領域ＬＤＤ２との境界の位置が決められる。
一方、第１チャネル領域ＣＮ１と第１低濃度不純物領域ＬＤＤ１との境界の位置は、第１基板２１の上面側に設けられた第１マスク２００（図１５参照）の位置により規定される。このため、フロントマスクの位置合わせのマージンを設ける必要があり、距離ｄ２は、距離ｄ１よりも小さい。これにより、表示装置１は、セルフアライメントを行わず、第１チャネル領域ＣＮ１をフロントマスクのみで形成する場合に比べて、ゲート線ＧＣＬの幅を小さくすることができる。このため、表示装置１は、副画素ＳＰｉｘの開口率を向上させることができる。
また、ゲート線ＧＣＬと信号線ＳＧＬとの交差部において、ゲート線ＧＣＬの一方の辺には、凹部ＧＣＬａが形成されている。第２ゲート電極７４Ｂが設けられた部分のゲート線ＧＣＬの幅は、第１ゲート電極７４Ａが設けられた部分のゲート線ＧＣＬの幅よりも小さい。また、凹部ＧＣＬａと、第２チャネル領域ＣＮ２との間の、Ｙ方向での距離を距離ｄ３とする。ゲート線ＧＣＬの他方の辺と、第２チャネル領域ＣＮ２との距離を距離ｄ４とする。距離ｄ３は、距離ｄ４と等しい。第２チャネル領域ＣＮ２と第３低濃度不純物領域ＬＤＤ３との境界の位置、及び第２チャネル領域ＣＮ２と第４低濃度不純物領域ＬＤＤ４との境界の位置は、いずれもゲート線ＧＣＬをマスクとして、いわゆるセルフアライメントにより規定される。凹部ＧＣＬａは、第２チャネル領域ＣＮ２と第４低濃度不純物領域ＬＤＤ４との境界の位置を規定するために設けられている。なお、スイッチング素子Ｔｒの製造方法は後述する。
なお、図５に示す例では、遮光層８１の厚さは、第１ゲート電極７４Ａ及び第２ゲート電極７４Ｂよりも大きい。ただし、これに限定されず、遮光層８１の厚さを第１ゲート電極７４Ａ及び第２ゲート電極７４Ｂと同程度の厚さとしてもよい。
（第２実施形態）
図７は、第２実施形態に係る表示装置に適用されるスイッチング素子の構成を模式的に示す平面図である。図８は、図７のＶＩＩＩ－ＶＩＩＩ’線に沿う断面図である。なお、上述した第１実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
図７に示すように、本実施形態の表示装置１Ａにおいて、遮光層８１Ａの第１端８１Ａａは、平面視で、第１チャネル領域ＣＮ１と重なる位置に配置される。第２端８１Ａｂは、コンタクトホールＨ２と第１低濃度不純物領域ＬＤＤ１との間に設けられる。つまり、第２端８１Ａｂは、第１不純物領域ＲＨ１と重なる位置に配置される。これにより、遮光層８１Ａは、少なくとも第１チャネル領域ＣＮ１と第１低濃度不純物領域ＬＤＤ１との境界に重なって設けられる。具体的には、遮光層８１Ａは、半導体層７１の第１チャネル領域ＣＮ１の画素電極２２側の一部分と、第１低濃度不純物領域ＬＤＤ１と、第１不純物領域ＲＨ１のゲート線ＧＣＬ側の一部分とに重なって設けられている。遮光層８１Ａは、コンタクトホールＨ２及びコンタクトホールＨ３と重ならない位置に設けられる。
図８に示すように、第１不純物領域ＲＨ１は、遮光層８１Ａの第２端８１Ａｂにより形成される遮光層段差部８１ＡＳと重なる位置に設けられる。第１不純物領域ＲＨ１には、遮光層段差部８１ＡＳに対応する段差部が形成される。コンタクトホールＨ２は、第１不純物領域ＲＨ１に形成された段差部と重ならない位置で、第１不純物領域ＲＨ１と接続される。
本実施形態では、第１実施形態に比べて遮光層８１Ａの面積が小さい。このため、表示装置１Ａは、副画素ＳＰｉｘの開口率を向上させることができる。また、本実施形態においても、遮光層８１Ａは、第１チャネル領域ＣＮ１の画素電極２２の一部分と、第１低濃度不純物領域ＬＤＤ１とに重なって設けられている。このため、表示装置１Ａは、スイッチング素子Ｔｒのリーク電流を抑制できる。
（第３実施形態）
図９は、第３実施形態に係る表示装置に適用されるスイッチング素子の構成を模式的に示す平面図である。図１０は、図９のＸ－Ｘ’線に沿う断面図である。図９に示すように、本実施形態の表示装置１Ｂにおいて、遮光層８１ＢのＸ方向の幅は、第１実施形態及び第２実施形態の遮光層８１、８１Ａの幅よりも大きい。
具体的には、遮光層８１Ｂの第１端８１Ｂａは第１チャネル領域ＣＮ１及び第２チャネル領域ＣＮ２と重なる位置に配置される。第２端８１Ｂｂは、Ｙ方向において、第１不純物領域ＲＨ１よりも第１チャネル領域ＣＮ１から離れた位置に設けられ、かつ、第３不純物領域ＲＨ３よりも第２チャネル領域ＣＮ２から離れた位置に設けられる。これにより、遮光層８１Ｂは、第１チャネル領域ＣＮ１と第１低濃度不純物領域ＬＤＤ１との境界に重なって設けられる。さらに、遮光層８１Ｂは、第２チャネル領域ＣＮ２と第４低濃度不純物領域ＬＤＤ４との境界に重なって設けられる。遮光層８１Ｂは、半導体層７１の第１チャネル領域ＣＮ１の画素電極２２側の一部分と、第１低濃度不純物領域ＬＤＤ１と、第１不純物領域ＲＨ１と、第２チャネル領域ＣＮ２のソース電極７２側の一部分と、第４低濃度不純物領域ＬＤＤ４と、第３不純物領域ＲＨ３とに重なって設けられている。
このような構成により、遮光層８１Ｂは、画素電極２２側の第１低濃度不純物領域ＬＤＤ１と、信号線ＳＧＬ側の第４低濃度不純物領域ＬＤＤ４と、に入射する外部の光を抑制できる。このため、表示装置１Ｂは、スイッチング素子Ｔｒのリーク電流を抑制することができる。
また、図１０に示すように、第１不純物領域ＲＨ１は、遮光層段差部８１ＢＳと重ならない位置に設けられる。同様に、第３不純物領域ＲＨ３は、遮光層段差部８１ＢＳと重ならない位置に設けられる。言い換えると、第１不純物領域ＲＨ１及び第３不純物領域ＲＨ３には、遮光層段差部８１ＢＳに対応する段差部が形成されない。これにより、スイッチング素子Ｔｒは、半導体層７１の断線を抑制することができる。
本実施形態では、遮光層８１Ｂは、第１不純物領域ＲＨ１の全体及び第３不純物領域ＲＨ３の全体に重なって設けられている。これに限定されず、第２実施形態と同様に、第２端８１Ｂｂは、第１不純物領域ＲＨ１と重なる位置に配置され、かつ、第３不純物領域ＲＨ３と重なる位置に配置されていてもよい。つまり、遮光層８１Ｂは、半導体層７１の第１チャネル領域ＣＮ１の画素電極２２側の一部分と、第１低濃度不純物領域ＬＤＤ１と、第１不純物領域ＲＨ１のゲート線ＧＣＬ側の一部分と、第２チャネル領域ＣＮ２のソース電極７２側の一部分と、第４低濃度不純物領域ＬＤＤ４と、第３不純物領域ＲＨ３のゲート線ＧＣＬ側の一部分と、重なって設けられていてもよい。この場合、表示装置１Ｂは、スイッチング素子Ｔｒのリーク電流を抑制しつつ、副画素ＳＰｉｘの開口率を向上させることができる。
（第４実施形態）
図１１は、第４実施形態に係る表示装置に適用されるスイッチング素子の構成を模式的に示す平面図である。図１１では、Ｘ方向に配列された複数の副画素ＳＰｉｘについて示している。なお、図１１では２つの副画素ＳＰｉｘを示しているが、多数の副画素ＳＰｉｘが、Ｘ方向及びＹ方向にマトリクス状に配列されている。
図１１に示すように、表示装置１Ｃにおいて、複数の画素電極２２はＸ方向に配列されている。画素電極２２のそれぞれに対応して、遮光層８１Ｃ、第１ゲート電極７４Ａ及び第２ゲート電極７４Ｂ、半導体層７１及びソース電極７２（信号線ＳＧＬ）が設けられている。複数の遮光層８１Ｃは、スリットＳＬＡを介して画素電極２２ごとに離隔して、Ｘ方向に配列されている。
各遮光層８１Ｃは、第３実施形態の遮光層８１Ｂ（図９、図１０参照）と同様である。すなわち、副画素ＳＰｉｘのそれぞれにおいて、遮光層８１Ｃの第１端８１Ｃａは第１チャネル領域ＣＮ１及び第２チャネル領域ＣＮ２と重なる位置に配置される。第２端８１Ｃｂは、Ｙ方向において、半導体層７１の画素電極側の端部と重ならない位置に設けられる。複数の遮光層８１Ｃは、各スイッチング素子Ｔｒの第１チャネル領域ＣＮ１と第１低濃度不純物領域ＬＤＤ１との境界に重なって設けられる。さらに、遮光層８１Ｃは、第２チャネル領域ＣＮ２と第４低濃度不純物領域ＬＤＤ４との境界に重なって設けられる。なお。遮光層８１Ｃは、これに限定されず、第１実施形態の遮光層８１或いは第２実施形態の遮光層８１Ａと同様の構成を採用することもできる。
このような構成により、遮光層８１Ｃを、複数の画素電極２２（副画素ＳＰｉｘ）に亘って連続して形成した場合に比べて、遮光層８１Ｃと各種配線（ゲート線ＧＣＬ及び信号線ＳＧＬ）との間に形成される容量を抑制することができる。このため、画素電極２２に保持される画素電位の乱れを抑制することが可能となる。したがって、表示装置１Ｃは、良好な表示品位を得ることが可能となる。
（第５実施形態）
図１２は、第５実施形態に係る表示装置に適用されるスイッチング素子の構成を模式的に示す平面図である。図１２に示すように、表示装置１Ｄにおいて、遮光層８１Ｄは、複数の画素電極２２（副画素ＳＰｉｘ）に亘ってＸ方向に沿って設けられている。言い換えると、遮光層８１Ｄは、ゲート線ＧＣＬに沿って設けられ、複数の信号線ＳＧＬと交差する。遮光層８１Ｄの第１端８１Ｄａは、複数の第１チャネル領域ＣＮ１及び複数の第２チャネル領域ＣＮ２と重なる位置に配置される。第２端８１Ｄｂは、Ｙ方向において、複数の半導体層７１の画素電極側の端部と重ならない位置に設けられる。遮光層８１Ｄは、複数のスイッチング素子Ｔｒの第１チャネル領域ＣＮ１と第１低濃度不純物領域ＬＤＤ１との境界と重なって設けられる。さらに、遮光層８１Ｄは、第２チャネル領域ＣＮ２と第４低濃度不純物領域ＬＤＤ４との境界と重なって設けられる。
このような構成により、表示装置１Ｄは、第４実施形態に比べて、遮光層８１Ｄと各種配線との間に形成される容量は大きくなるものの、遮光層８１Ｄの幅及びスリットＳＬＡ（図１１参照）の幅による制約が少なくなる。このため、表示装置１Ｄは、各副画素ＳＰｉｘのＸ方向の幅を小さくすることが可能であり、高精細化が可能である。
（表示装置の製造方法）
図１３は、表示装置の製造方法に係るチャネルストッパ層の形成工程を説明するための説明図である。図１４は、表示装置の製造方法に係るチャネル領域、ＬＤＤ領域及び不純物領域の形成工程を説明するための説明図である。図１５は、本実施形態の表示装置の製造方法に係るスイッチング素子と、第１マスク及び第２マスクとの関係を模式的に示す平面図である。なお、図１３及び図１４では、説明を分かりやすくするために、第１ゲート電極７４Ａの近傍での断面図を模式的に示す。
図１３に示すように、製造装置（図示せず）は、第１基板２１の上に遮光層８１、第１絶縁層９１、第１ゲート電極７４Ａ（ゲート線ＧＣＬ）、第２絶縁層９２、アモルファスシリコン層１７１及びレジスト層１２０をこの順で形成する（ステップＳＴ１１）。遮光層８１、第１絶縁層９１、第１ゲート電極７４Ａ（ゲート線ＧＣＬ）及び第２絶縁層９２は、スパッタリング法、蒸着法、プラズマＣＶＤ法等により成膜される。遮光層８１及び第１ゲート電極７４Ａ（ゲート線ＧＣＬ）は、フォトリソグラフィ及びエッチングによりパターニングされる。遮光層８１及び第１ゲート電極７４Ａは、遮光層８１の第１端８１ａが第１ゲート電極７４Ａと平面視で重なり、第２端８１ｂが第１ゲート電極７４Ａと平面視で重ならないようにパターニングされる。
アモルファスシリコン層１７１は、半導体層７１となる層である。アモルファスシリコン層１７１は、プラズマＣＶＤにより成膜され、エキシマレーザやランプアニール、半導体レーザアニールなどにより結晶化される。レジスト層１２０は、感光性の樹脂材料であり、第１基板２１の全面に塗布される。
次に、露光装置（図示せず）は、第１基板２１の他方の面２１ｂ側から光Ｌ１を照射する。これにより、露光装置は、遮光層８１及び第１ゲート電極７４Ａをマスクとして、第１基板２１の下面からレジスト層１２０を露光する（ステップＳＴ１２）。レジスト層１２０には、露光領域１２０ａと非露光領域１２０ｂとが形成される。露光領域１２０ａは、遮光層８１及び第１ゲート電極７４Ａと重ならず、光Ｌ１が照射された領域である。非露光領域１２０ｂは、遮光層８１及び第１ゲート電極７４Ａと重なっており、光Ｌ１が照射されていない領域である。
次に、レジスト層１２０の上側に第１マスク２００を設け、第１基板２１の一方の面２１ａ側から光Ｌ２を照射して、レジスト層１２０を露光する（ステップＳＴ１３）。第１マスク２００は、ステップＳＴ１２で形成された非露光領域１２０ｂのうち、第１ゲート電極７４Ａと重なる部分を遮光する。また、第１マスク２００は、ステップＳＴ１２で形成された非露光領域１２０ｂのうち、第１ゲート電極７４Ａの、遮光層８１と重なる端部（画素電極２２側の端部）に開口する。これにより、非露光領域１２０ｂは、第１ゲート電極７４Ａと重なる部分に形成される。
次に、レジスト層１２０を現像し、ベーク処理を行うことで、チャネルストッパ層１２１が形成される（ステップＳＴ１４）。レジスト層１２０を現像することで、ステップＳＴ１３で形成された露光領域１２０ａが除去され、非露光領域１２０ｂが残る。ベーク処理により非露光領域１２０ｂが硬化されてチャネルストッパ層１２１となる。チャネルストッパ層１２１は、第１ゲート電極７４Ａと重なる位置であり、且つ、遮光層８１の第１端８１ａと重なる位置に形成される。
以上のような工程により、チャネルストッパ層１２１の一方の端部１２１ａの位置は、第１ゲート電極７４Ａ（ゲート線ＧＣＬ）をマスクとして裏面露光（ステップＳＴ１２）を行うことで、いわゆるセルフアライメントにより決められる。また、チャネルストッパ層１２１の他方の端部１２１ｂの位置は、第１マスク２００を設けてフロント露光（ステップＳＴ１３）を行うことにより決められる。
なお、図１３では、第１ゲート電極７４Ａの近傍のみ示しているが、チャネルストッパ層１２１は、図１５に示す第２チャネル領域ＣＮ２が形成される部分にも同時に形成される。第２チャネル領域ＣＮ２が形成される部分では、チャネルストッパ層１２１（図１５では省略して示す）の一方の端部１２１ａ及び他方の端部１２１ｂは、いずれも、第２ゲート電極７４Ｂ（ゲート線ＧＣＬ）をマスクとして、いわゆるセルフアライメントにより決められる。
また、図１５では、第１マスク２００を二点鎖線で示している。第１マスク２００は、第２不純物領域ＲＨ２、第３低濃度不純物領域ＬＤＤ３、第２チャネル領域ＣＮ２、第４低濃度不純物領域ＬＤＤ４及び第３不純物領域ＲＨ３として形成される領域と重なって設けられる。このため、ステップＳＴ１３において、第２チャネル領域ＣＮ２側のチャネルストッパ層１２１として形成される領域は、露光されない。
次に、図１４に示すように、製造装置（図示せず）は、チャネルストッパ層１２１をマスクとして、アモルファスシリコン層１７１に不純物を注入する（ステップＳＴ２１）。不純物は、例えばリン（Ｐ＋）等である。不純物は、イオンドーピング又はイオンインプランテーションによりアモルファスシリコン層１７１に注入される。これにより、アモルファスシリコン層１７１のうち、チャネルストッパ層１２１と重ならない領域には、低濃度不純物領域ＬＤＤが形成される。なお、図１４では、アモルファスシリコン層１７１の不純物濃度をＮ－又はＮ＋で示している。Ｎ－が付された領域はＮ＋が付された領域よりも不純物濃度が低い。また、低濃度不純物領域ＬＤＤ及び不純物領域ＲＨは、Ｎ型であるが、Ｐ型であってもよい。
次に、製造装置は、チャネルストッパ層１２１を除去して、アモルファスシリコン層１７１の上にレジスト層１３０を形成する（ステップＳＴ２２）。そして、製造装置は、レジスト層１３０の上側に第２マスク２０１を設け、第１基板２１の上面側から光Ｌ３を照射して、レジスト層１３０を露光する（ステップＳＴ２３）。第２マスク２０１は、第１ゲート電極７４Ａと重なる領域に設けられる。これにより、レジスト層１３０には、露光領域１３０ａと非露光領域１３０ｂとが形成される。露光領域１３０ａは、第１ゲート電極７４Ａと重ならず、光Ｌ３が照射された領域である。非露光領域１３０ｂは、第１ゲート電極７４Ａと重なる領域であり、第２マスク２０１により光Ｌ３が遮光された領域である。
図１５では、第２マスク２０１を一点鎖線で示している。第２マスク２０１は、ゲート線ＧＣＬと重なる領域を遮光するように設けられる。また、第２マスク２０１には、ゲート線ＧＣＬの凹部ＧＣＬａに対応する凹部２０１ａが設けられている。これにより、第２マスク２０１は、第１チャネル領域ＣＮ１、第１低濃度不純物領域ＬＤＤ１及び第２低濃度不純物領域ＬＤＤ２が形成される予定の領域と、第２チャネル領域ＣＮ２、第３低濃度不純物領域ＬＤＤ３及び第４低濃度不純物領域ＬＤＤ４が形成される予定の領域とに亘って設けられる。
次に、図１４に示すように、製造装置は、レジスト層１３０を現像し、ベーク処理を行うことで、ＬＤＤストッパ層１３１が形成される（ステップＳＴ２４）。ＬＤＤストッパ層１３１は、第１ゲート電極７４Ａと重なる部分に形成される。ＬＤＤストッパ層１３１をマスクとして、アモルファスシリコン層１７１に不純物を注入する。不純物は、例えばリン（Ｐ＋）等である。これにより、ＬＤＤストッパ層１３１と重ならない領域に、第１不純物領域ＲＨ１及び第２不純物領域ＲＨ２が形成される。ステップＳＴ２４では、ＬＤＤストッパ層１３１と重なる領域には、不純物が注入されない。これにより、第１チャネル領域ＣＮ１、第１低濃度不純物領域ＬＤＤ１及び第２低濃度不純物領域ＬＤＤ２が形成される。第１低濃度不純物領域ＬＤＤ１及び第２低濃度不純物領域ＬＤＤ２は、第１不純物領域ＲＨ１及び第２不純物領域ＲＨ２よりも不純物濃度が低い領域である。
なお、製造装置は、ステップＳＴ２４と同時に、図１５に示す第２チャネル領域ＣＮ２側においても、ＬＤＤストッパ層１３１をマスクとして、アモルファスシリコン層１７１に不純物を注入する。これにより、第２チャネル領域ＣＮ２、第３低濃度不純物領域ＬＤＤ３、第４低濃度不純物領域ＬＤＤ４及び第３不純物領域ＲＨ３も同時に形成される。
次に、製造装置は、ＬＤＤストッパ層１３１を除去する（ステップＳＴ２５）。そして、製造装置は、アモルファスシリコン層１７１の上にレジスト層を塗布し、露光、現像、ベーク工程を行うことでパターン形成層１４１を形成する（ステップＳＴ２６）。パターン形成層１４１は、半導体層７１として形成される予定の領域に設けられる。パターン形成層１４１は、第１チャネル領域ＣＮ１、第１低濃度不純物領域ＬＤＤ１及び第２低濃度不純物領域ＬＤＤ２と重なって設けられ、且つ、第１不純物領域ＲＨ１の一部分及び第２不純物領域ＲＨ２の一部分と重なって設けられる。
次に、製造装置は、アモルファスシリコン層１７１のうち、パターン形成層１４１と重ならない部分をドライエッチングにより除去する（ステップＳＴ２７）。これにより、第１部分半導体層７１ａ、第２部分半導体層７１ｂ及び第３部分半導体層７１ｃ（図１５参照）を有する半導体層７１がパターニングされる。
その後、製造装置は、図５に示す、第３絶縁層９３、ソース電極７２（信号線ＳＧＬ）、ドレイン電極７３、第４絶縁層９４、共通電極２３、絶縁層２４及び画素電極２２を、スパッタリング法等により形成する。ソース電極７２（信号線ＳＧＬ）、ドレイン電極７３、共通電極２３及び画素電極２２は、フォトリソグラフィ、エッチング等によりパターニングされる。以上のような工程により、スイッチング素子Ｔｒを有する表示装置１が形成される。なお、図１３及び図１４に示す製造方法は、あくまで一例であり、適宜変更できる。
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
例えば、表示装置１、１Ａ－１Ｄでは、液晶表示装置を例示したが、有機ＥＬ表示装置（ＯＬＥＤ： Organic Light Emitting Diode）についても適用可能である。有機ＥＬ表示装置では、自発光素子からの放射光が表示パネル内を伝播し、半導体層７１に照射される可能性がある。有機ＥＬ表示装置においても、上述した構成を適用することにより、遮光層８１は、半導体層７１のうちリーク電流が顕著に発生する部分を遮光することができる。
また、表示装置１に用いられるスイッチング素子Ｔｒ及びアレイ基板２を例示したが、これに限定されない。スイッチング素子Ｔｒ及びアレイ基板２は、表示装置１の表示面に搭載される検出装置にも適用可能である。検出装置として、タッチパネルや指紋センサなどが挙げられる。この場合、半導体層７１の一端側は検出電極に接続される。また、半導体層７１の他端側は、検出信号を出力する信号線、或いは駆動信号を検出電極に供給する信号線に接続される。
１、１Ａ、１Ｂ、１Ｃ、１Ｄ 表示装置
２ アレイ基板
３ 対向基板
６ 液晶層
２１ 第１基板
２２ 画素電極
２３ 共通電極
３１ 第２基板
７１ 半導体層
７２ ソース電極
７３ ドレイン電極
７４Ａ 第１ゲート電極
７４Ｂ 第２ゲート電極
８１、８１Ａ、８１Ｂ、８１Ｃ、８１Ｄ 遮光層
８１ａ、８１Ａａ、８１Ｂａ、８１Ｃａ、８１Ｄａ 第１端
８１ｂ、８１Ａｂ、８１Ｂｂ、８１Ｃｂ、８１Ｄｂ 第２端
８１Ｓ、８１Ｓａ、８１ＡＳ、８１ＢＳ 遮光層段差部
１００ 照明装置
１２０、１３０ レジスト層
１２１ チャネルストッパ層
１３１ ＬＤＤストッパ層
１７１ アモルファスシリコン層
２００ 第１マスク
２０１ 第２マスク
ＣＮ１ 第１チャネル領域
ＣＮ２ 第２チャネル領域
ＧＣＬ ゲート線
ＳＧＬ 信号線
ＲＨ１ 第１不純物領域
ＲＨ２ 第２不純物領域
ＲＨ３ 第３不純物領域
ＬＤＤ１ 第１低濃度不純物領域
ＬＤＤ２ 第２低濃度不純物領域
ＬＤＤ３ 第３低濃度不純物領域
ＬＤＤ４ 第４低濃度不純物領域
Ｔｒ スイッチング素子

Claims (14)

  1. 基板と、遮光層と、第１ゲート電極と、半導体層と、信号線と、電極とを有し、
    前記基板の一方の面に前記遮光層、前記第１ゲート電極、前記半導体層、前記信号線、前記電極の順に設けられており、
    前記半導体層は、
    前記電極に電気的に接続される第１不純物領域と、
    平面視で前記第１ゲート電極と重なる部分に設けられた第１チャネル領域と、
    前記第１チャネル領域に対して前記第１不純物領域の反対側に設けられる第２不純物領域と、
    前記第１不純物領域と前記第１チャネル領域の間に設けられた第１ＬＤＤ領域と、を有し、
    前記遮光層は、第１端と、前記第１端と反対側の第２端とを有し、
    前記第１端は前記第１チャネル領域と重なる位置に配置されて、前記遮光層は、前記第１チャネル領域と前記第１ＬＤＤ領域との境界に重なって設けられ、
    さらに、第２ゲート電極を有し、
    前記半導体層は、
    平面視で前記第２ゲート電極と重なる領域に設けられた第２チャネル領域と、
    前記信号線に電気的に接続される第３不純物領域と、
    前記第２不純物領域と前記第１チャネル領域の間に設けられた第２ＬＤＤ領域と、
    前記第２不純物領域と前記第２チャネル領域の間に設けられた第３ＬＤＤ領域と、
    前記第３不純物領域と前記第２チャネル領域の間に設けられた第４ＬＤＤ領域と、を有し、
    前記遮光層の前記第１端は、前記第１チャネル領域及び前記第２チャネル領域と重なる位置に配置されて、前記遮光層は、前記第１チャネル領域と前記第１ＬＤＤ領域との境界及び前記第２チャネル領域と前記第４ＬＤＤ領域との境界に重なって設けられる、
    アレイ基板。
  2. 基板と、遮光層と、第１ゲート電極と、半導体層と、信号線と、電極とを有し、
    前記基板の一方の面に前記遮光層、前記第１ゲート電極、前記半導体層、前記信号線、前記電極の順に設けられており、
    前記半導体層は、
    前記電極に電気的に接続される第１不純物領域と、
    平面視で前記第１ゲート電極と重なる部分に設けられた第１チャネル領域と、
    前記第１チャネル領域に対して前記第１不純物領域の反対側に設けられる第２不純物領域と、
    前記第１不純物領域と前記第１チャネル領域の間に設けられた第１ＬＤＤ領域と、を有し、
    前記遮光層は、第１端と、前記第１端と反対側の第２端とを有し、
    前記第１端は前記第１チャネル領域と重なる位置に配置されて、前記遮光層は、前記第１チャネル領域と前記第１ＬＤＤ領域との境界に重なって設けられ、
    前記基板の一方の面に平行な第１方向に配列された複数の前記電極を有し、
    複数の前記電極のそれぞれに対応して、前記第１ゲート電極、前記半導体層及び前記信号線が設けられており、
    前記遮光層は、複数の前記電極に亘って前記第１方向に沿って設けられる、
    アレイ基板。
  3. さらに、第２ゲート電極を有し、
    前記半導体層は、
    平面視で前記第２ゲート電極と重なる領域に設けられた第２チャネル領域と、
    前記信号線に電気的に接続される第３不純物領域と、
    前記第２不純物領域と前記第１チャネル領域の間に設けられた第２ＬＤＤ領域と、
    前記第２不純物領域と前記第２チャネル領域の間に設けられた第３ＬＤＤ領域と、
    前記第３不純物領域と前記第２チャネル領域の間に設けられた第４ＬＤＤ領域と、を有する、
    請求項２に記載のアレイ基板。
  4. 前記基板の前記一方の面に平行な第１方向に沿うゲート線を有し、
    前記第１ゲート電極及び前記第２ゲート電極は、前記ゲート線のうち、前記半導体層と平面視で重なる部分である、
    請求項１又は請求項３に記載のアレイ基板。
  5. 前記第２ゲート電極が設けられた部分の前記ゲート線の幅は、前記第１ゲート電極が設けられた部分の前記ゲート線の幅よりも小さい、
    請求項４に記載のアレイ基板。
  6. 前記基板の一方の面に平行な第１方向に配列された複数の前記電極を有し、
    複数の前記電極のそれぞれに対応して、前記遮光層、前記第１ゲート電極、前記半導体層及び前記信号線が設けられており、
    複数の前記遮光層は、前記電極ごとに離隔して配列されている、
    請求項１に記載のアレイ基板。
  7. 前記基板の一方の面に平行な第１方向に配列された複数の前記電極を有し、
    複数の前記電極のそれぞれに対応して、前記第１ゲート電極、前記半導体層及び前記信号線が設けられており、
    前記遮光層は、複数の前記電極に亘って前記第１方向に沿って設けられる、
    請求項１に記載のアレイ基板。
  8. 前記第１不純物領域は、絶縁層に設けられたコンタクトホールを介して前記電極と接続され、
    前記遮光層の前記第２端は、平面視で、前記第１不純物領域の前記電極側の端部よりも前記第１チャネル領域から離れた位置に設けられる、
    請求項１から請求項７のいずれか１項に記載のアレイ基板。
  9. 前記第１不純物領域は、絶縁層に設けられたコンタクトホールを介して前記電極と接続され、
    前記遮光層の前記第２端は、平面視で、前記コンタクトホールと前記第１ＬＤＤ領域との間に設けられる、
    請求項１から請求項７のいずれか１項に記載のアレイ基板。
  10. 前記第１端で、前記遮光層の上面と前記基板とで遮光層段差部が形成され、
    前記遮光層段差部と重なって前記第１ゲート電極及び前記第１チャネル領域が設けられる、
    請求項１から請求項９のいずれか１項に記載のアレイ基板。
  11. 前記半導体層は、低温ポリシリコンである、
    請求項１から請求項１０のいずれか１項に記載のアレイ基板。
  12. 基板と、遮光層と、第１ゲート電極と、半導体層と、信号線と、電極とを有し、
    前記基板の一方の面に前記遮光層、前記第１ゲート電極、前記半導体層、前記信号線、前記電極の順に設けられたアレイ基板の製造方法であって、
    前記遮光層の第１端が、前記第１ゲート電極と平面視で重なり、前記第１端と反対側の第２端が前記第１ゲート電極と平面視で重ならないように、前記遮光層、前記第１ゲート電極及び前記半導体層が形成された前記基板を用意し、
    前記半導体層の上にレジスト層を形成し、前記遮光層、前記第１ゲート電極をマスクとして、前記基板の一方の面の反対側の他方の面側から前記レジスト層に露光する裏面露光ステップと、
    前記レジスト層に対向してマスクを設け、前記基板の一方の面側から前記レジスト層に露光するフロント露光ステップと、を含む、
    アレイ基板の製造方法。
  13. 基板と、遮光層と、第１ゲート電極と、半導体層と、信号線と、画素電極と、共通電極と、表示機能層と、を有し、
    前記基板の一方の面に前記遮光層、前記第１ゲート電極、前記半導体層、前記信号線、前記画素電極、前記表示機能層の順に設けられており、
    前記半導体層は、
    前記画素電極に電気的に接続される第１不純物領域と、
    平面視で前記第１ゲート電極と重なる部分に設けられた第１チャネル領域と、
    前記第１チャネル領域に対して前記第１不純物領域の反対側に設けられる第２不純物領域と、
    前記第１不純物領域と前記第１チャネル領域の間に設けられた第１ＬＤＤ領域と、を有し、
    前記遮光層は、第１端と、前記第１端と反対側の第２端とを有し、
    前記第１端は前記第１チャネル領域と重なる位置に配置されて、前記遮光層は、前記第１チャネル領域と前記第１ＬＤＤ領域との境界に重なって設けられ、
    さらに、第２ゲート電極を有し、
    前記半導体層は、
    平面視で前記第２ゲート電極と重なる領域に設けられた第２チャネル領域と、
    前記信号線に電気的に接続される第３不純物領域と、
    前記第２不純物領域と前記第１チャネル領域の間に設けられた第２ＬＤＤ領域と、
    前記第２不純物領域と前記第２チャネル領域の間に設けられた第３ＬＤＤ領域と、
    前記第３不純物領域と前記第２チャネル領域の間に設けられた第４ＬＤＤ領域と、を有し、
    前記遮光層の前記第１端は、前記第１チャネル領域及び前記第２チャネル領域と重なる位置に配置されて、前記遮光層は、前記第１チャネル領域と前記第１ＬＤＤ領域との境界及び前記第２チャネル領域と前記第４ＬＤＤ領域との境界に重なって設けられる、
    表示装置。
  14. 基板と、遮光層と、第１ゲート電極と、半導体層と、信号線と、電極とを有し、
    前記基板の一方の面に前記遮光層、前記第１ゲート電極、前記半導体層、前記信号線、前記電極の順に設けられており、
    前記半導体層は、
    前記電極に電気的に接続される第１不純物領域と、
    平面視で前記第１ゲート電極と重なる領域に設けられた第１チャネル領域と、
    前記第１チャネル領域に対して前記第１不純物領域の反対側に設けられる第２不純物領域と、
    前記第１不純物領域と前記第１チャネル領域の間に設けられた第１ＬＤＤ領域と、を有し、
    前記遮光層は、第１端と、前記第１端と反対側の第２端とを有し、
    前記第１端が前記第１チャネル領域と重なる位置に配置されて、前記遮光層は、前記第１チャネル領域と前記第１ＬＤＤ領域との境界に重なって設けられ、
    さらに、第２ゲート電極を有し、
    前記半導体層は、
    平面視で前記第２ゲート電極と重なる領域に設けられた第２チャネル領域と、
    前記信号線に電気的に接続される第３不純物領域と、
    前記第２不純物領域と前記第１チャネル領域の間に設けられた第２ＬＤＤ領域と、
    前記第２不純物領域と前記第２チャネル領域の間に設けられた第３ＬＤＤ領域と、
    前記第３不純物領域と前記第２チャネル領域の間に設けられた第４ＬＤＤ領域と、を有し、
    前記遮光層の前記第１端は、前記第１チャネル領域及び前記第２チャネル領域と重なる位置に配置されて、前記遮光層は、前記第１チャネル領域と前記第１ＬＤＤ領域との境界及び前記第２チャネル領域と前記第４ＬＤＤ領域との境界に重なって設けられる、
    スイッチング素子。
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