WO2011061976A1 - アレイ基板、その製造方法及び表示装置 - Google Patents

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Definitions

  • the present invention relates to an array substrate, an array substrate manufacturing method, and a display device, and more particularly to an array substrate suitably used for a display device such as a liquid crystal display device and a manufacturing method thereof.
  • display devices such as liquid crystal display devices and plasma display devices have been used.
  • Many of these display devices include an array substrate in which a plurality of signal lines and a plurality of scanning lines are wired in a matrix and a pixel electrode is formed for each pixel serving as a display unit.
  • an active matrix substrate in which switching elements are provided for each pixel serving as a display unit and each pixel is driven is widely used.
  • a switching element of such an array substrate for example, a thin film transistor (TFT) formed by laminating a semiconductor thin film such as amorphous silicon, a gate insulating film, an electrode, or the like is used.
  • TFT thin film transistor
  • TFTs are formed on an array substrate by forming a thin film on an insulating substrate surface, applying a resist film on the thin film surface, and exposing and developing the resist using a photomask.
  • a so-called five-mask process is generally used in which a total of five photomasks of masks and pixel electrode masks are used, and the photolithography process is repeated five times for each photomask.
  • reducing the mask process in the photolithographic process is extremely effective in reducing the cost of the mask, reducing the manufacturing process by shortening the manufacturing process, reducing the number of steps, and improving the yield. This is an important issue.
  • Patent Document 1 In manufacturing an array substrate, a four-mask process is known in which one photomask is reduced (see, for example, Patent Document 1).
  • the process described in Patent Document 1 omits a photolithography process using a semiconductor layer (channel protection) mask by using a reflow process.
  • the resist film In the reflow process, the resist film is swollen / softened in a vapor atmosphere of an organic solvent to change the shape of the resist film, thereby forming a resist for channel protection.
  • halftone exposure is performed with a second mask to form source / drain electrodes and signal lines, and then a thin film resist of the source / drain electrodes is removed and chemical reflow of the resist is performed to obtain a TFT channel region (S / (Between D) is covered with a resist, and an Si (semiconductor silicon) layer is etched to form an island.
  • S / Between D
  • Si semiconductor silicon
  • Patent Document 2 since the resist spreads to the surrounding Si layer at the time of chemical reflow, the area of the Si island layer becomes large, and an increase in parasitic capacitance becomes a problem. Therefore, a method has been proposed in which the Si island layer is prevented from spreading to other regions by performing chemical reflow after partially forming the flow promoting region so that the resist can easily flow (Patent Document 2). reference).
  • FIGS. 11A to 11D are process diagrams showing the reflow process described in Patent Document 2.
  • FIG. 11A a gate electrode 122 is formed on a substrate 121, and a gate insulating film 123, an a-Si layer 124, an n + type a-Si layer 125, and a metal film 126 are formed. A film is formed and laminated sequentially. Then, a resist film is applied, exposed and developed using a halftone mask (second mask), and a source electrode resist mask 127 and a drain electrode resist mask 128 are formed.
  • second mask halftone mask
  • the metal film 126 is dry-etched to form a recess 140, which later becomes a channel region, a source electrode 131, and a drain electrode 132.
  • the n + type a-Si layer 125 is exposed.
  • re-development processing is performed to remove the second film thickness portions 127b and 128b of the resist mask, and only the first film thickness portions 127a and 128a remain.
  • a surface treatment is performed using a surfactant to form the flow promoting region 141.
  • the resist masks 127a and 128a are dissolved and reflowed by exposure to an organic solvent vapor.
  • the areas of the resist masks 127a and 128a are expanded, and a dissolved reflow resist mask 133 is formed in which the adjacent portions are united and integrated. Etching is performed in this state, and second etching is performed on the a-Si layer 124 and the n + -type a-Si layer 125 to form islands.
  • an inverted stagger type TFT is formed.
  • a TFT array substrate can be obtained by forming a pixel electrode, an insulating film, an alignment film and the like on the TFT.
  • the resist between the source / drain electrodes can easily flow.
  • Patent Document 2 has the following problems. (1) It is difficult to form a uniform flow promoting region between source / drain electrodes. (2) Since the flow promoting region is formed in a portion other than between the source / drain electrodes, the spread of the resist cannot be sufficiently suppressed.
  • a resist is formed by halftone exposure using a second mask and etching is performed to form source / drain electrodes and signal lines. Then, a resist flow promoting region is formed on the entire substrate by surface treatment, and then the resist of the source / drain electrodes is formed. The part is removed by plasma ashing to partially form a flow promoting region. At this time, since the entire flow promotion region is exposed to ashing, the flow promotion region is easily decomposed due to plasma damage, and it is difficult to form a uniform flow promotion region between the source / drain.
  • FIG. 12 (a) is a plan view of FIG. 11 (c)
  • FIG. 12 (b) is a plan view of FIG. 11 (d).
  • the flow promoting region 141 (the hatched portion in the figure) does not exist on the source / drain electrodes 131 and 132, but around the resist mask other than the channel region 136. Is also spreading.
  • the resist masks 127a and 128a are reflowed, as shown in FIG. 12B, the reflow resist mask 133 reaches the upper side of the Si layer which is an outer region in the source line direction (vertical direction in the drawing) of the channel region 136. It spreads.
  • the problem to be solved by the present invention is that when the resist film is reflowed to mask the channel region between the source electrode and the drain electrode, the resist film is reliably reflowed into the channel region.
  • An array substrate, a method for manufacturing the array substrate, and a display device that can reduce the parasitic capacitance by covering and preventing the occurrence of channel defects and preventing the resist mask from spreading to portions other than the channel region. It is to provide.
  • the array substrate of the present invention is A substrate, A gate electrode formed on the substrate; A semiconductor film provided to the gate electrode via a gate insulating film and including a channel region; A source electrode connected to one end of the semiconductor film; In the array substrate provided with a switching element including a drain electrode connected to the other end of the semiconductor film and connected through the channel region, A flow promoting layer is provided only on the surface of the channel region of the semiconductor film;
  • the gist is that the semiconductor film is made into an island using a reflow resist film formed by reflowing a resist film formed on the source electrode and the drain electrode to the channel region.
  • the array substrate is formed by irradiating light to a region excluding the channel region of the flow promoting layer formed on the entire substrate surface, and decomposing and removing the flow promoting layer other than the channel region, thereby removing the channel region. It is preferable that the flow promoting layer is provided only on the surface.
  • the semiconductor film is made of amorphous silicon
  • the source electrode and the drain electrode are a laminated film of a doped silicon film and a metal film made of doped silicon.
  • the gist of the display device of the present invention is that it includes a display panel using the array substrate as a switching substrate.
  • the display device is preferably a liquid crystal display panel including a liquid crystal layer.
  • the method for producing the array substrate of the present invention includes: A substrate, A gate electrode formed on the substrate; A semiconductor film provided to the gate electrode via a gate insulating film and including a channel region; A source electrode connected to one end of the semiconductor film; In the method of manufacturing an array substrate provided with a switching element including a drain electrode connected to the other end of the semiconductor film and connected via the channel region, An etching step of forming the semiconductor film of the switching element into an island shape; In the etching step, a resist film formed on the source electrode and the drain electrode is reflowed on the channel region to form a reflow resist film, and then the semiconductor film is etched to form an island shape. And The gist is to provide a flow promoting layer only in the channel region of the semiconductor film and then reflow the resist film so that the reflow resist film covers the channel region of the semiconductor film.
  • the method for manufacturing an array substrate after providing a flow promoting layer over the entire substrate surface, irradiating light to a region excluding the channel region, disassembling and removing the flow promoting layer other than the channel region, It is preferable to provide the flow promoting layer only in the channel region.
  • the flow promoting layer in the channel region forms the source electrode and the drain electrode. It is preferable to irradiate light so as to be a shadow of the resist film used.
  • the flow promoting layer is made of a surfactant that is decomposed by ultraviolet irradiation, and ultraviolet rays are used for light irradiation.
  • the resist film is reflowed by using a solvent vapor to soften the resist film.
  • a resist film is formed and etched by using four masks of a gate electrode mask, a source electrode and a drain electrode mask, an insulating film mask, and an electrode mask, respectively. It is preferable to manufacture an array substrate by a sheet mask process.
  • halftone exposure is performed using a multi-tone mask as the source electrode and drain electrode forming mask to form a resist film having a plurality of thicknesses.
  • the flow promoting layer is provided only on the surface of the channel region of the semiconductor film, and the island of the semiconductor film is formed by etching using the reflow resist film formed by reflowing the resist film to the channel region. Therefore, when the resist film is reflowed, it is possible to prevent the resist film from spreading on the surface of the semiconductor film around the channel region. As a result, it is possible to reduce the parasitic capacitance of the array substrate.
  • FIG. 1 is a plan view showing a part of an embodiment of an array substrate of the present invention.
  • 2 is a cross-sectional view of the array substrate of FIG. 1 along the line AA.
  • FIG. 3 is a fragmentary cross-sectional view showing the light irradiation step.
  • 4A is a plan view showing the light irradiation step of FIG. 3
  • FIG. 4B is a plan view showing a state after the light irradiation
  • FIG. 4C is a view after reflowing the resist film. It is a top view which shows the state of. 5 (a) to 5 (e) are cross-sectional views of relevant parts showing a part of the TFT forming process of the array substrate.
  • FIG. 6 (f) to 6 (i) are cross-sectional views of relevant parts showing a part of the TFT forming process of the array substrate.
  • 7 (j) to 7 (l) are cross-sectional views of relevant parts showing a part of the TFT forming process of the array substrate.
  • FIG. 8 is an exploded perspective view showing a schematic configuration of a liquid crystal display device which is an example of the display device of the present invention.
  • FIG. 9 is a cross-sectional view showing a schematic configuration of the liquid crystal display device of FIG. It is sectional drawing which shows a part of liquid crystal display panel of the liquid crystal display device of FIG. 11 (a) to 11 (d) are cross-sectional views showing respective steps of a conventional reflow process for an array substrate.
  • 12 (a) is a plan view of FIG. 11 (c)
  • FIG. 12 (b) is a plan view of FIG. 11 (d).
  • FIG. 1 is a plan view showing a part of an embodiment of an array substrate of the present invention.
  • 2 is a cross-sectional view of the array substrate of FIG. 1 along the line AA.
  • the array substrate of the embodiment of FIG. 1 is an example of an array substrate used in an active matrix liquid crystal display device using thin film transistors (TFTs) as switching elements.
  • TFTs thin film transistors
  • a plurality of pixels are provided in a matrix on the surface of the substrate.
  • FIG. 1 shows only the periphery of one pixel.
  • the array substrate 10 is provided with gate wirings (scanning lines) 12 in the horizontal direction in FIG. 1 on the surface of an insulating transparent substrate 11 made of a glass plate or the like.
  • the plurality of gate wirings 12, 12... Are provided substantially parallel to each other at a predetermined interval in the vertical direction in FIG.
  • a plurality of source wirings (sometimes referred to as signal lines or data lines) 13 are provided on the array substrate 10 in the vertical direction in FIG. 1 so as to be substantially orthogonal to the gate wiring 12.
  • the plurality of source wirings 13, 13... Are provided substantially parallel to each other at a predetermined interval in the left-right direction in FIG.
  • the gate wiring 12 and the source wiring 13 have a gate insulating film (insulating film) 19 that insulates between the two layers at the intersection, and both are insulated.
  • a gate electrode 18 is continuously formed on the gate wiring 12 so that a gate signal is supplied.
  • a source electrode 22 is continuously formed on the source wiring 13 so that an image signal is supplied.
  • the array substrate of the embodiment shown in FIGS. 1 and 2 is provided with a thin film transistor (TFT) 15 as a switching element for turning on / off each pixel in the vicinity of the intersection of the gate wiring 12 and the source wiring 13. ing.
  • TFT thin film transistor
  • An interlayer insulating film 16 is provided on the surface of the thin film transistor 15, and a pixel electrode 17 made of a transparent conductive film such as ITO (Indium Tin Oxide) is provided on the surface of the interlayer insulating film 16.
  • ITO Indium Tin Oxide
  • the TFT 15 includes a gate electrode 18 connected to the gate wiring 12 on the surface of the transparent substrate 11, a gate insulating film 19 formed on the gate electrode 18, and a channel region Q formed on the gate insulating film 19.
  • a semiconductor film 20 including: a source electrode 22 connected to one end of the semiconductor film 20 and connected to the source wiring; and connected to the other end of the semiconductor film 20 and connected to the source electrode 22 through the channel region Q.
  • the drain electrode 23 is provided.
  • the interlayer insulating film 16 is provided on the source electrode 22 and the drain electrode 23.
  • a contact hole 31 is provided in the interlayer insulating film 16.
  • a pixel electrode 17 made of a transparent conductive film having a predetermined pattern is provided on the interlayer insulating film 16 at a predetermined position.
  • a terminal portion 34 made of a transparent conductive film is provided in the contact hole 31.
  • the source electrode 22, the drain electrode 23, and the source wiring 13 connected to the source electrode 22 are composed of a stacked body 26 in which a doping semiconductor film 24 and a second conductive film 25 are stacked.
  • a transparent substrate 11 As the transparent substrate 11, a glass plate, a plastic plate, or the like having a thickness of 0.5 mm, 0.7 mm, 1.1 mm, or the like can be used.
  • the gate wiring 12 and the gate electrode 18 are made of a metal film having a thickness of 100 to 300 nm formed by a method such as sputtering.
  • These metal films are, for example, metal films such as titanium (Ti), chromium (Cr), aluminum (Al), molybdenum (Mo), tantalum (Ta), tungsten (W), copper (Cu), molybdenum tantalum (MoTa). ), An alloy film such as molybdenum tungsten (MoW), or a laminated film of these.
  • the gate insulating film 19 is formed of a silicon nitride (SiNx) film, a silicon oxide (SiOx) film, or the like, and has a thickness of about 100 to 500 nm.
  • the semiconductor film 20 is formed of an amorphous silicon (a-Si) film, for example, and is provided with a film thickness of about 50 to 300 nm.
  • the doping semiconductor film 24 is formed of an amorphous silicon (n + a-Si) film doped with an n-type impurity such as phosphorus (P) at a high concentration, and has a thickness of about 40 to 70 nm.
  • the gate insulating film 19, the semiconductor film 20, and the doping semiconductor film 24 are successively formed and stacked by a plasma CVD (chemical vapor deposition) method or the like.
  • the second conductive film 25 is usually formed by a sputtering method using a single metal film such as aluminum (Al), chromium (Cr), tantalum (Ta), titanium (Ti), etc. or a laminated film of these metal nitrides. Formed with.
  • the second conductive film 25 is usually formed to a thickness of about 100 to 300 nm.
  • the interlayer insulating film 16 for example, an inorganic insulating film such as a silicon nitride film (SiNx) can be used.
  • the silicon nitride film is formed so as to follow the shape of the TFT.
  • the interlayer insulating film 16 may be formed with a planarizing film (organic insulating film) made of acrylic resin on the surface of the inorganic insulating film.
  • the inorganic insulating film can be formed to a thickness of about 200 to 300 nm, and the planarization film can be formed to a thickness of about 1800 to 2200 nm.
  • a transparent conductive material such as IZO (indium-zinc oxide), zinc oxide, tin oxide, or the like can be used in addition to ITO.
  • the transparent conductive film can be formed to a thickness of 100 to 200 nm by a sputtering method or the like.
  • the pixel electrode 17 is connected to the drain electrode 23 of the TFT 15 via the terminal portion 34.
  • a source wiring 13 for supplying an image signal is connected to the source electrode 22 of the TFT 15. Although not particularly illustrated, the source wiring 13 is connected to a wiring connected to a source signal supply circuit for supplying an image signal, with a contact hole in which a transparent conductive film is formed as a terminal portion.
  • a gate wiring 12 for applying a scanning signal line-sequentially at a predetermined timing is connected to the gate electrode 18 of the TFT 15.
  • the gate wiring 12 is connected to a wiring connected to the scanning signal supply circuit using a contact hole in which a transparent conductive film is formed as a terminal portion.
  • the semiconductor film 20 is formed in an island shape.
  • the TFT 15 uses a resist film to etch the stacked body of the semiconductor film 20, the doping semiconductor film 24, and the second conductive film 25 to form the source electrode 22 and the drain electrode 23, and then covers the channel region Q so as to cover the channel region Q.
  • etching is performed to make the semiconductor film 20 into an island shape.
  • a chemical reflow method in which the resist film is softened using a vapor of a solvent can be used.
  • the flow promoting layer 51 is formed in advance only in the channel region Q on the substrate surface before the reflow in order to smoothly move the resist film to the channel region and deform it (see FIG. 4).
  • the resist films 41a and 41b are reflowed, the resist films 41a and 41b are preferentially reflowed in the channel region Q in which the flow promoting layer 51 is provided. Therefore, the reflow resist film is selectively formed only in the channel region Q. be able to.
  • the flow promoting layer 51 may be once formed on the entire surface of the substrate, and the flow promoting layer 51 in a region other than the channel region Q may be removed.
  • the flow promoting layer 51 may be any layer that can easily reflow when the resist film is reflowed. Specific examples include a fluorine-based surfactant.
  • the flow promoting layer 51 can be formed on the substrate surface by rinsing the surface of the substrate using a fluorinated surfactant in a rinsing liquid. The rinsing of the substrate surface can be performed, for example, by performing a rinsing process using a rinsing liquid containing a surfactant in a resist film etching process, which is a process before the formation of the flow promoting layer.
  • the removal of the flow promoting layer 51 is performed by irradiating light such as ultraviolet rays to decompose the flow promoting layer 51 in the removal region (region excluding the channel Q). At this time, light is irradiated to a portion of the substrate surface excluding the channel region. Specifically, the resist film is used as a light shielding wall and light is irradiated so that the channel region is behind the resist film.
  • unnecessary portions of the flow promoting layer can be selectively removed only by light irradiation.
  • the unnecessary part of the flow promotion layer 51 can be removed only by performing light irradiation by one exposure from one direction or two opposite directions.
  • Such pattern formation of the flow promoting layer 51 is extremely easy compared to pattern formation of a resist film using a photomask (consisting of steps such as resist film coating, exposure using a photomask, and development). Can be done.
  • FIG. 3 is a cross-sectional view of the main part showing the light irradiation process.
  • 4A is a plan view showing the light irradiation step of FIG. 3
  • FIG. 4B is a plan view showing a state after the light irradiation
  • FIG. 4C is a view after reflowing the resist film. It is a top view which shows the state of.
  • the light irradiation for decomposing the flow promoting layer 51 shields the source electrode 22, the drain electrode 23, and the resist films 41a and 41b formed on the electrode.
  • the wall B for example, light capable of decomposing the flow promoting layer such as ultraviolet rays P is irradiated.
  • an irradiation angle from the light source (LS) is appropriately set.
  • the substrate surface is irradiated with ultraviolet rays P so that the channel region Q is at an angle behind the light shielding wall B.
  • the type of ultraviolet rays and the irradiation conditions can be selected according to the type of glidant and the like.
  • the flow promoting layer 51 in the channel region Q remains without being decomposed.
  • the flow promoting layer 51 other than the channel region Q is decomposed by the irradiation of the ultraviolet light P because the ultraviolet light P is not blocked by the light shielding wall B.
  • the flow promoting layer 51 is formed only in the channel region Q on the substrate surface.
  • a reflow process of the resist film 51 is performed.
  • the resist film 41a on the source electrode 22 and the resist film 41b on the drain electrode 23 shown in FIG. 4B are softened and flowed by the reflow process, and as shown in FIG.
  • a reflow resist film 42 is formed so as to fill the channel region Q.
  • the resist film 41 (41a, 41b) flows smoothly in the direction of the channel region Q between the source and drain where the flow promoting layer 51 is formed.
  • the resist film 41 has no flow promoting layer 51 formed outside the width direction of the source electrode and the drain electrode (indicated by W in the drawing) that is parallel to the source wiring of the channel region.
  • the resist film 41 is difficult to flow.
  • the resist film 41 spreads outward from the width W of the source electrode and the drain electrode to form the reflow resist film 42.
  • the reflow resist film 42 spreads outward in the width W direction of the source electrode 22 and the drain electrode 23
  • etching is performed in a later process to form the semiconductor film 20 into an island [see FIGS. 7 (j) and 7 (k)].
  • the semiconductor film 20 is formed larger and the parasitic capacitance increases.
  • the semiconductor film 20 does not spread outward in the width direction of the source electrode 22 and the drain electrode 23, an increase in parasitic capacitance due to the spread of the semiconductor film 20 can be prevented.
  • 5 (a) to 5 (e), 6 (f) to (i), and 7 (j) to (l) are cross-sectional views of the main part showing the TFT forming process of the array substrate.
  • a first conductive film 27 is formed to a thickness of 100 to 300 nm on the entire surface of one side of an insulating transparent substrate 11 by sputtering.
  • a photoresist is applied on the first conductive film 27, and exposure and development are performed using a first photomask to form a resist film 28 in a predetermined pattern.
  • the pattern of the resist film 28 is formed in the pattern of the gate electrode 18 and the gate wiring 12.
  • the resist material used for forming the resist film 28 may be either a negative photosensitive resist material or a positive photosensitive resist material.
  • the first conductive film 27 in the region not covered with the resist film 28 is removed by dry etching or wet etching, and the gate electrode 18 is formed. Then, the resist film 28 is removed by plasma ashing using oxygen. Although not particularly shown, the gate wiring 12 is formed simultaneously with the formation of the gate electrode 18.
  • a gate insulating film 19 a semiconductor film 20, a doping semiconductor film 24, and a second conductive film 25 are successively formed on the gate electrode 18 (and the gate wiring 12).
  • the three-layer film of the gate insulating film 19, the semiconductor film 20, and the doping semiconductor film 24 is continuously formed in the same apparatus using a plasma CVD method.
  • a resist film is provided and etching is performed.
  • a photoresist is applied onto the second conductive film 25, and exposure and development are performed using a multi-tone mask (not shown) as a second photomask.
  • a resist film 41 is formed in a pattern of regions that become the activation region of the TFT 15, the channel region Q of the TFT 15, the source electrode 22, the source wiring 13 (see FIG. 1), and the drain electrode 23.
  • the resist film 41 is formed as two islands with a gap between the source electrode 22 and the drain electrode 23, and includes a resist film 41 a on the source electrode 22 and a resist film 41 b on the drain electrode 23.
  • the resist film 41 uses a multi-tone mask such as a half-tone mask or a gray-tone mask as a photomask so that the channel region Q is not formed, and the channel region Q above the source electrode 22 and the drain electrode 23 is formed on the channel region Q. A portion closer to the thick film portion 43 is formed, and a portion farther than the channel region Q is formed as the thin film portion 44 having a thickness smaller than that of the thick film portion 43.
  • a multi-tone mask such as a half-tone mask or a gray-tone mask
  • the resist material used for forming the resist film 41 may be either a negative photosensitive resist material or a positive photosensitive resist material.
  • a multi-tone photomask (sometimes referred to simply as a multi-tone mask) has a pattern composed of two gradations, a light-shielding portion (black) that blocks light and a transmitted light portion (white) that transmits light.
  • the binary mask is configured as a photomask having three or more gradations including a light-transmitting portion (black) and a transmitted light portion (white), and a semi-transmitted light portion (gray) that transmits light semi-transparently.
  • the multi-tone photomask includes a gray tone mask and a halftone mask.
  • the halftone mask is a semi-transparent light portion configured to reduce the amount of light transmitted by forming the light-shielding film of the semi-transmissive light portion thinner than the thickness of the light shielding portion by means such as etching. .
  • the gray tone mask uses a light diffraction effect by providing a fine pattern below the exposure machine resolution limit as a semi-transmissive light portion.
  • the formation of the resist film 41 is not limited to a method using a multi-tone photomask as long as it can form a film thickness difference, and any method may be used.
  • the resist film 41 having a difference in film thickness may be a method using a binary mask instead of using a multi-tone photomask.
  • a method of using a plurality of binary masks, partially changing the exposure amount during exposure, or performing a plurality of exposures may be used.
  • the thin film portion 44 of the resist film 41 is removed, and a resist film 45 consisting only of the thick film portion 43 is formed.
  • the thin film portion 44 can be removed by means such as wet etching.
  • the surface of the substrate is rinsed with a rinsing liquid to which a fluorosurfactant is added, and a flow promoting layer 51 is provided on the entire surface of the substrate.
  • the substrate surface is irradiated with ultraviolet light P as light for decomposing the flow promoting layer, and the flow promoting layer 51 other than the channel region Q is decomposed and removed.
  • the ultraviolet irradiation is performed at an angle at which the resist films 45 and 45 on the source electrode 22 and the drain electrode 23 become a light shielding wall and the channel region Q becomes a shadow.
  • the resist film 45 is chemically reflowed and deformed so as to cover the channel Q region, thereby forming a reflow resist film 42 as shown in FIG.
  • the substrate to be processed on which the resist film 45 is formed is exposed to a vaporized solvent atmosphere so that the solvent penetrates the resist film 45.
  • the resist film 45 is softened by the penetration of the solvent, and the fluidity is increased.
  • the resist film 45 spreads so as to fill between the source electrode 22 and the drain electrode 23 provided with the flow promoting layer.
  • a reflow resist film 42 covers the channel region Q of the semiconductor film 20. After that, when the substrate is cut off from the solvent atmosphere, the solvent in the reflow resist film 42 is volatilized and loses its fluidity to be solidified.
  • the reflow resist film 42 retains the shape deformed by reflow.
  • the reflow resist film 42 is formed as one island.
  • the chemical reflow apparatus in the reflow process, known means described in, for example, JP-A-2002-334830, JP-A-2007-273828, etc. can be used as the chemical reflow apparatus and conditions.
  • N2 gas may be supplied to the solvent atmosphere during chemical reflow.
  • the temperature of the solvent atmosphere may be adjusted to a predetermined temperature.
  • chemical reflow is used as the reflow method, but the present invention is not limited to chemical reflow.
  • the reflow method may be a heat reflow method, a combination of chemical reflow and heat reflow methods, or the like. Note that chemical reflow has an advantage over the thermal reflow that it is easy to control the deformation of the resist film due to reflow while avoiding extreme changes in the fluidity of the resist film during reflow.
  • the semiconductor film 20 is etched with the reflow resist film 42 used as a channel protection mask and the space between the source electrode 22 and the drain electrode 23 is protected.
  • the stacked body of the doping semiconductor film 24 and the second conductive film 25 serves as a resist mask, and the semiconductor film 20 can be made into an island.
  • the TFT 15 is formed on the substrate by peeling the reflow resist film 42 by ashing or the like.
  • an interlayer insulating film 16 is formed on the entire surface, and a transparent conductive film such as a contact hole 31 and a pixel electrode 17 is sequentially formed, whereby the array substrate 10 is obtained.
  • a transparent conductive film such as a contact hole 31 and a pixel electrode 17
  • the interlayer insulating film 16 can be formed of an inorganic insulating film such as silicon nitride (SiNx) by a CVD method or the like.
  • An organic insulating film such as an acrylic resin can be formed by applying and drying the composition.
  • a patterned resist film is formed using a third photomask, dry etching is performed, and the resist film is peeled off by ashing.
  • a resist film patterned using a fourth photomask is formed on the interlayer insulating film 16 in which the contact holes 31 are formed, and a transparent conductive film such as ITO is formed in a predetermined pattern, and FIG. And the array substrate 10 shown in FIG. 2 is obtained.
  • the transparent conductive film is patterned into the shape of the pixel electrode 17, the terminal portion 34, and the like.
  • a known means can be used for this patterning.
  • a predetermined resist pattern is formed by performing exposure and development using a fourth photomask. Etching is performed using the resist pattern as a resist mask, and a transparent conductive film can be formed in the shape of the predetermined pixel electrode 17 or terminal portion 34.
  • the array substrate of the above embodiment can be formed by a four-mask process using four photomasks.
  • the switching element is described as an example of a TFT including a gate electrode, a semiconductor film, a doping semiconductor film, and a source / drain electrode, but the switching element is not limited to a TFT.
  • the display device of the present invention includes a display panel using the above array substrate as a switching substrate.
  • the display device of the present invention will be described below.
  • FIG. 8 is a perspective view showing a schematic configuration of a liquid crystal display device using a liquid crystal display panel as an example of the display device of the present invention
  • FIG. 9 is a cross-sectional view showing a schematic configuration of the liquid crystal display device of FIG.
  • the liquid crystal display device 1 includes a rectangular liquid crystal display panel 2 and a backlight device 3 as an external light source, which are formed so as to be integrally held by a bezel 4 or the like. Has been.
  • the backlight device 3 shown in FIGS. 8 and 9 is a so-called direct-type backlight device, and a plurality of cold cathodes are provided along the panel surface directly below the back surface of the panel surface (display surface) of the liquid crystal display panel 2.
  • a tube 301 is arranged as a light source.
  • the backlight device 3 includes a rectangular metal base 302 having an open top surface, an optical member 303 attached to cover the opening of the base 302, and the optical member 303 held by the base 302. And a cold cathode tube 301 accommodated in the base 302, a holder 305 that holds both ends of the cold cathode tube, a lamp holder 306 that covers them all together, a clip 307, and the like.
  • the optical member 303 is formed by laminating a diffusion plate, a diffusion sheet, a lens sheet, and the like.
  • FIG. 10 is a cross-sectional view showing a part of the liquid crystal display panel of the liquid crystal display device of FIG.
  • the liquid crystal display panel 2 includes a pair of substrates, the array substrate 10 of the present invention and the counter substrate 70, bonded together with a gap therebetween, and liquid crystal is sealed between the substrates.
  • the liquid crystal layer 80 is provided.
  • the array substrate 10 is an active matrix substrate as described above, and each pixel includes one TFT 15 as a semiconductor element on the liquid crystal layer 80 side of the transparent substrate 11 and a pixel electrode 17 connected to the TFT 15. Yes.
  • An alignment film 60 is provided on the liquid crystal side of the pixel electrode 17 of the array substrate 10.
  • a polyimide rubbing film or the like is used for the alignment film 60.
  • the array substrate 10 is provided with a polarizing plate 61 on the opposite side of the transparent substrate 11 from the liquid crystal layer 80 side.
  • the polarizing plate 61 for example, a stretched film obtained by stretching a transparent film soaked with iodine or dye in one direction can be used.
  • the counter substrate 70 is a colored portion (72R, 72G) that can selectively transmit R (red), G (green), and B (blue) light on the liquid crystal layer 80 side of a transparent substrate 71 such as a glass plate. , 72B) and the like, a counter electrode 73, an alignment film 74, and the like.
  • the counter substrate 70 has a polarizing plate 75 disposed on the opposite side of the transparent substrate 71 from the liquid crystal layer.
  • the color filter 72 includes a black matrix 72b arranged at the boundary of the colored portions (72R, 72G, 72B), and the black matrix 72b is provided at a position covering a non-pixel portion (region where TFTs are formed) of the panel. It has been.
  • the counter electrode 73 is made of a transparent conductive film such as ITO, and is formed on the entire surface of the counter substrate 70 on the liquid crystal layer 80 side.
  • the alignment film 74, the polarizing plate 75, and the like are the same as those of the array substrate 10.
  • the counter substrate 70 and the array substrate 10 are manufactured, the surfaces of the alignment films are opposed to each other through a sealing material (not shown), and liquid crystal is injected between the two substrates.
  • the liquid crystal layer 80 can be formed and connected to a drive circuit or the like.
  • the liquid crystal display device 1 can be obtained by mounting the above-described backlight device 3 and various control circuits and substrates on the liquid crystal display panel 2.
  • a control circuit for controlling the liquid crystal display panel 2 and the array substrate 10 a substrate such as a drive circuit and a power supply circuit, a circuit for controlling the backlight light source 3, and the like are used.
  • the display device of the present invention can be suitably used for a large television as a liquid crystal display device.
  • the display device of the present invention is suitably used for a liquid crystal display device or the like, but is not limited to a liquid crystal display device.
  • the display device of the present invention is a variety of flat panel displays such as a plasma display device and an organic EL display device. Can be used.

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Abstract

　レジスト膜をチャネル領域に確実にリフローさせて、チャネル領域の欠陥発生を防止すると共に、レジストマスクがチャネル領域以外の部分に広がるのを防止することが可能なアレイ基板、アレイ基板の製造方法、及び表示装置を提供する。　流動促進層５１を基板表面の全面に形成した後、半導体膜２０のチャネル領域Ｑ以外の領域の流動促進層５１に紫外線を照射して分解し除去して、チャネル領域Ｑのみに流動促進層５１を形成した後、レジスト膜２８をチャネル領域Ｑにリフローしてリフローレジスト膜４２を形成した後、エッチングを行い、半導体膜２０を島状に形成してＴＦＴ１５を形成した。

Description

アレイ基板、その製造方法及び表示装置
　本発明は、アレイ基板、アレイ基板の製造方法及び表示装置に関するものであり、特に液晶表示装置等の表示装置に好適に用いられるアレイ基板及びその製造方法に関するものである。
　近年、液晶表示装置やプラズマディスプレイ装置等、各種の表示装置が利用されている。これらの表示装置の多くは、複数の信号線と複数の走査線とがマトリクス状に配線され、表示単位となる画素毎に画素電極が形成されているアレイ基板を備えている。
　従来、アレイ基板として、表示単位となる画素毎にスイッチング素子が設けられ、各画素を駆動するように構成したアクティブマトリクス型のものが広く用いられている。このようなアレイ基板のスイッチング素子としては、例えばアモルファスシリコン等の半導体薄膜、ゲート絶縁膜、電極等が積層されて形成された薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）が用いられている。
　従来、アレイ基板にＴＦＴを形成するには、絶縁性の基板表面に薄膜を成膜する成膜工程と、前記薄膜表面にレジスト膜を塗工し、フォトマスクを用いて露光・現像し前記レジスト膜を所定のパターンに形成するフォトリソグラフィ工程と、所定のパターンに形成したレジスト膜（これをレジストマスクと呼ぶ場合もある。）を保護膜として前記薄膜をエッチングして所定のパターンに加工するエッチング工程とを、複数回繰り返すことが行われていた。
　従来、例えば逆スタガ型のアモルファスシリコンＴＦＴを用いたアレイ基板を製造する場合、走査線用マスク、半導体層用（チャネル保護用）マスク、ソース／ドレイン電極用マスク、コンタクトホール用（絶縁膜用）マスク、画素電極用マスクの合計５枚のフォトマスクを使用して、フォトマスク毎にフォトリソグラフィ工程を５回繰り返す、所謂５枚マスクプロセスが一般的であった。アレイ基板を製造する際、フォトリソグラフィ工程におけるマスクプロセスを減らすことは、マスクのコストを下げ、製造工程の短縮、工数の削減などの効果によって製造コストを低減し、歩留まりを向上させるために、極めて重要な課題である。
　アレイ基板製造において、フォトマスクを一枚減らして製造する４枚マスクプロセスが公知である（例えば、特許文献１参照）。特許文献１に記載のプロセスは、リフロープロセスを用いて、半導体層用（チャネル保護用）マスクを使用するフォトリソグラフィ工程を省略するものである。リフロープロセスは、レジスト膜を有機溶剤の蒸気雰囲気で膨潤／軟化させて、レジスト膜の形状を変化させて、チャネル保護用レジストを形成するものである。具体的には第２マスクでハーフトーン露光を行い、ソース／ドレイン電極及び信号線を形成した後、ソース
／ドレイン電極の薄膜レジストを除去してレジストのケミカルリフローを行い、ＴＦＴチャネル領域（Ｓ／Ｄ間）をレジストで覆ってＳｉ（半導体シリコン）層をエッチングしてアイランド化するものである。
　上記特許文献１に記載の方法では、ケミカルリフローの際にレジストが周辺のＳｉ層まで広がるためにＳｉアイランド層の面積が大きくなり、寄生容量の増加が問題となる。そこで、レジストが流動しやすいように、流動促進領域を部分的に形成した後にケミカルリフローを行うことで、Ｓｉアイランド層が他の領域に広がるのを防止する方法が提案されている（特許文献２参照）。
　図１１（ａ）～（ｄ）は特許文献２に記載のリフロープロセスを示す工程図である。このリフロープロセスは、先ず図１１（ａ）に示すように、基板１２１上にゲート電極１２２を形成し、ゲート絶縁膜１２３、ａ－Ｓｉ層１２４、ｎ＋型ａ－Ｓｉ層１２５、金属膜１２６を順次成膜して積層する。そして、レジスト膜を塗工しハーフトーンマスク（第２マスク）を用いて露光・現像し、ソース電極用レジストマスク１２７及びドレイン電極用レジストマスク１２８を形成する。
　次に同図（ｂ）に示すように、金属膜１２６をドライエッチングして、後にチャンネル領域となる凹部１４０と、ソース電極１３１、ドレイン電極１３２を形成する。凹部１４０ではｎ＋型ａ－Ｓｉ層１２５が露出する。
　次に同図（ｃ）に示すように、再現像処理を行い、レジストマスクの第２膜厚部１２７ｂ、１２８ｂを除去して、第１膜厚部１２７ａ、１２８ａのみを残存させる。この再現像処理の際に、界面活性剤を用いて表面処理を行い、流動促進領域１４１を形成する。
　次に同図（ｄ）に示すように、有機溶剤の蒸気中に暴露し、レジストマスク１２７ａ、１２８ａを溶解リフローさせる。レジストマスク１２７ａ、１２８ａの面積が広がり、近接部が合体して一体となった溶解リフローレジストマスク１３３が形成される。この状態でエッチングを行い、ａ－Ｓｉ層１２４、ｎ＋型ａ－Ｓｉ層１２５に第２のエッチングを施し、アイランド化を行う。溶解リフローレジストマスク１３３を除去すると、逆スタガ型のＴＦＴが形成される。更にＴＦＴの上に画素電極、絶縁膜、配向膜等を形成することで、ＴＦＴアレイ基板が得られる。
　上記プロセスでは、ソース電極とドレイン電極との間に流動促進領域を設けることで、ソース／ドレイン電極間のレジストが流動し易くなる。
特開２００２－３３４８３０号公報 特開２００７－２７３８２８号公報
　しかしながら上記特許文献２に記載の方法では、以下の問題点があることが判った。（１）ソース／ドレイン電極間に均一な流動促進領域を形成することが困難である。（２）ソース／ドレイン電極間以外の部分に流動促進領域ができてしまうので、レジストの広がりを十分抑制することができない。
　この原因は、以下の理由によるものである。第２マスクでハーフトーン露光によりレジストを形成しエッチングを行いソース／ドレイン電極及び信号線を形成した後、表面処理によってレジストの流動促進領域を基板全体に形成し、その後、ソース／ドレイン電極のレジスト部をプラズマアッシングにより除去して、部分的に流動促進領域を形成する。この際に、全体の流動促進領域がアッシングに晒されるため、流動促進領域がプラズマのダメージを受けて分解し易く、ソース／ドレイン間に均一な流動促進領域を形成することが困難である。
　また、レジストによって覆われていた領域以外が全て流動促進領域となるために、ソース／ドレイン間以外の領域にも流動促進領域は残ってしまう。図１２（ａ）は図１１（ｃ）の平面図であり、図１２（ｂ）は図１１（ｄ）の平面図である。図１２（ａ）に示すように、流動促進領域１４１（図中斜線で示した部分）は、ソース／ドレイン電極１３１、１３２の上には存在しないが、チャネル領域１３６以外のレジストマスクの周囲にも広がっている。レジストマスク１２７ａ、１２８ａをリフローさせると、図１２（ｂ）に示すように、リフローレジストマスク１３３は、チャネル領域１３６のソース線方向（図中上下方向）の外側領域となるＳｉ層の上にまで広がってしまう。
　上記実状に鑑み、本発明が解決しようとする課題は、ソース電極とドレイン電極との間のチャネル領域をマスクするためにレジスト膜をリフローさせる際に、レジスト膜を確実にチャネル領域にリフローさせて覆うことで、チャネルの欠陥発生を防止すると共に、レジストマスクがチャネル領域以外の部分に広がるのを防止して寄生容量を低減することが可能なアレイ基板、アレイ基板の製造方法、及び表示装置を提供することにある。
　このような課題を解決するために、本発明のアレイ基板は、
　基板と、
　前記基板上に形成されたゲート電極と、
　前記ゲート電極に対してゲート絶縁膜を介して設けられ、チャネル領域を備える半導体膜と、
　前記半導体膜の一端に接続されたソース電極と、
　前記半導体膜の他端に接続され、前記チャネル領域を介して接続されるドレイン電極と、を備えるスイッチング素子が設けられたアレイ基板において、
　前記半導体膜の前記チャネル領域の表面のみに流動促進層が設けられ、
　前記ソース電極と前記ドレイン電極の上に形成されたレジスト膜を前記チャネル領域にリフローさせて形成したリフローレジスト膜を用いて前記半導体膜の島状化がなされていることを要旨とするものである。
　上記アレイ基板は、前記基板表面全体に形成された流動促進層の前記チャネル領域を除く領域に光を照射して、前記チャネル領域以外の流動促進層を分解して除去することにより、前記チャネル領域のみに前記流動促進層が設けられていることが好ましい。また上記アレイ基板は、前記半導体膜はアモルファスシリコンからなり、前記ソース電極及び前記ドレイン電極が、ドーピングしたシリコンからなるドーピングシリコン膜と金属膜の積層膜であることが好ましい。これは、従来のアッシングによりレジスト上の流動促進層を除去する場合、アッシングに晒されることにより流動促進層全体がダメージを受けて劣化し易く、ソース／ドレイン電極間に安定して流動化促進領域を形成することができないのに対し下記の利点がある。流動促進層のチャネル領域以外の領域の除去が光照射による分解により行われている場合、残存しているチャネル領域の流動促進層は、流動促進層の除去の際にアッシングの場合のようなダメージを受けることがない。そのため流動促進層が設けられているチャネル領域に、レジスト膜を確実にリフローさせることができる。チャネル領域上に形成されたリフローレジスト膜の均一性が向上するために、欠陥発生を抑制でき、信頼性の高いアレイ基板が得られる。
　また本発明の表示装置は、上記のアレイ基板をスイッチング基板として用いた表示パネルを備えることを要旨とするものである。
　上記表示装置は、表示パネルが液晶層を備える液晶表示パネルであることが好ましい。
　また本発明のアレイ基板の製造方法は、
　基板と、
　前記基板上に形成されたゲート電極と、
　前記ゲート電極に対してゲート絶縁膜を介して設けられ、チャネル領域を備える半導体膜と、
　前記半導体膜の一端に接続されたソース電極と、
　前記半導体膜の他端に接続され、前記チャネル領域を介して接続されるドレイン電極と、を備えるスイッチング素子が設けられたアレイ基板の製造方法において、
　前記スイッチング素子の半導体膜を島状に形成するエッチング工程を備え、
　前記エッチング工程は、前記ソース電極と前記ドレイン電極の上に形成されたレジスト膜を前記チャネル領域上にリフローさせてリフローレジスト膜を形成した後、前記半導体膜のエッチングを行い島状に形成するものであり、
　前記半導体膜のチャネル領域のみに流動促進層を設けた後に、前記レジスト膜をリフローさせて、リフローレジスト膜が前記半導体膜のチャネル領域の上を覆うようにすることを要旨とするものである。
　上記アレイ基板の製造方法において、前記基板表面全体に流動促進層を設けた後、前記チャネル領域を除く領域に光を照射して、チャネル領域以外の流動促進層を分解して除去することにより、前記チャネル領域のみに前記流動促進層を設けることが好ましい。
　また上記アレイ基板の製造方法において、前記チャネル領域以外の領域の前記流動促進層に光を照射して分解して除去する際に、前記チャネル領域の流動促進層が前記ソース電極及びドレイン電極の形成に用いたレジスト膜の影になるように光を照射することが好ましい。
　また上記アレイ基板の製造方法において、前記流動促進層が、紫外線照射により分解する界面活性剤からなり、光の照射に紫外線を用いることが好ましい。
　また上記アレイ基板の製造方法において、前記レジスト膜のリフローが、溶剤の蒸気を用いてレジスト膜を軟化させるケミカルリフロー法を用いることが好ましい。
　また上記アレイ基板の製造方法において、ゲート電極用マスク、ソース電極及びドレイン電極用マスク、絶縁膜用マスク、電極用マスクの４枚のマスクを用いて、それぞれレジスト膜の形成とエッチングを行い、４枚マスク工程によりアレイ基板を製造することが好ましい。
　また上記アレイ基板の製造方法において、前記ソース電極及びドレイン電極形成用マスクとして多階調マスクを用いてハーフトーン露光を行い、複数の厚みを有するレジスト膜を形成することが好ましい。
　本発明によれば、半導体膜のチャネル領域の表面のみに流動促進層が設けられ、レジスト膜をチャネル領域にリフローさせて形成したリフローレジスト膜を用いたエッチングにより半導体膜の島状化がなされたものであるから、レジスト膜のリフローの際に、チャネル領域の周囲の半導体膜の表面にレジスト膜が広がってしまうのを抑制することができる。その結果、アレイ基板の寄生容量を低減することが可能である。
図１は本発明のアレイ基板の一実施例の一部を示す平面図である。 図２は図１のアレイ基板のＡ－Ａ線断面図である。 図３は光照射工程を示す要部断面図である。 図４（ａ）は図３の光照射工程を示す平面図であり、同図（ｂ）は光照射後の状態を示す平面図であり、同図（ｃ）はレジスト膜をリフローさせた後の状態を示す平面図である。 図５（ａ）～（ｅ）は、アレイ基板のＴＦＴ形成工程の一部を示す要部断面図である。 図６（ｆ）～（ｉ）は、アレイ基板のＴＦＴ形成工程の一部を示す要部断面図である。 図７（ｊ）～（ｌ）は、アレイ基板のＴＦＴ形成工程の一部を示す要部断面図である。 図８は本発明の表示装置の一例である液晶表示装置の概略構成を示す分解斜視図である。 図９は図８の液晶表示装置の概略構成を示す断面図である。 図８の液晶表示装置の液晶表示パネルの一部を示す断面図である。 図１１（ａ）～（ｄ）は従来技術のアレイ基板のリフロープロセスの各工程を示す断面図である。 図１２（ａ）は図１１（ｃ）の平面図であり、図１２（ｂ）は図１１（ｄ）の平面図である。
　以下、本発明の実施例について図面を参照して詳細に説明する。図１は本発明のアレイ基板の一実施例の一部を示す平面図である。図２は図１のアレイ基板のＡ－Ａ線断面図である。図１の実施例のアレイ基板は、薄膜トランジスタ（ＴＦＴ）をスイッチング素子として用いたアクティブマトリクス型液晶表示装置に用いられるアレイ基板の例である。尚、アレイ基板には、基板の表面に複数の画素がマトリクス状に設けられているが、図１では、一つの画素の周辺のみを示した。
　図１及び図２に示すように、アレイ基板１０は、ガラス板等からなる絶縁性の透明な基板１１の表面に、ゲート配線（走査線）１２が、図１中左右横方向に設けられる。複数のゲート配線１２、１２・・・は、図１中上下方向に互いに所定の間隔をおいて、略平行に設けられている。更にアレイ基板１０には、前記ゲート配線１２と略直交するように、複数のソース配線（信号線、データ線と称されることもある）１３が、図１中上下方向に設けられる。複数のソース配線１３、１３・・・は、図１中左右方向に所定の間隔をおいて互いに略平行に設けられている。ゲート配線１２とソース配線１３は、その交差部に両者の層間を絶縁するゲート絶縁膜（絶縁膜）１９が介層されていて、両者は絶縁されている。ゲート配線１２にはゲート電極１８が連設されて形成され、ゲート信号が供給されるようになっている。ソース配線１３にはソース電極２２が連設されて形成され、画像信号が供給されるようになっている。
　図１及び図２に示す態様のアレイ基板には、ゲート配線１２とソース配線１３の交差部の近傍には、各画素をオン／オフするためのスイッチング素子としての薄膜トランジスタ（ＴＦＴ）１５が設けられている。薄膜トランジスタ１５の表面には層間絶縁膜１６が設けられ、更に層間絶縁膜１６の表面にはＩＴＯ（Indium Tin Oxide：インジウム酸化スズ）等の透明導電膜からなる画素電極１７が設けられている。
　ＴＦＴ１５は、透明な基板１１の表面のゲート配線１２に連設されたゲート電極１８と、該ゲート電極１８上に形成されたゲート絶縁膜１９と、該ゲート絶縁膜１９上に形成されチャネル領域Ｑを備える半導体膜２０と、半導体膜２０の一端に接続されソース配線に連設されたソース電極２２と、半導体膜２０の他端に接続され、ソース電極２２に対してチャネル領域Ｑを介して接続されるドレイン電極２３とを備えている。
　ソース電極２２及びドレイン電極２３の上に、層間絶縁膜１６が設けられている。層間絶縁膜１６には、コンタクトホール３１が設けられている。層間絶縁膜１６の上には、所定の位置に、所定のパターン状の透明導電膜からなる画素電極１７が設けられている。またコンタクトホール３１の部分には透明導電膜からなる端子部３４が設けられている。
　ソース電極２２及びドレイン電極２３並びにソース電極２２に接続されたソース配線１３は、ドーピング半導体膜２４、第２導電膜２５が積層された積層体２６から構成されている。
　透明な基板１１としては、厚み０．５ｍｍ、０．７ｍｍ、１．１ｍｍ等のガラス板、プラスチック板等を用いることができる。
　ゲート配線１２及びゲート電極１８は、スパッタリング法等の方法で形成された１００～３００ｎｍの厚みの金属膜からなる。これらの金属膜は、例えばチタン（Ｔｉ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、銅（Ｃｕ）等の金属膜、モリブデンタンタル（ＭｏＴａ）、モリブデンタングステン（ＭｏＷ）等の合金膜、又は、これらの積層膜等を用いることができる。
　ゲート絶縁膜１９は、窒化シリコン（ＳｉＮｘ）膜、酸化シリコン（ＳｉＯｘ）膜等で形成され、１００～５００ｎｍ程度の膜厚に設けられている。
　半導体膜２０は、例えばアモルファスシリコン（ａ－Ｓｉ）膜で形成され、５０～３００ｎｍ程度の膜厚に設けられる。ドーピング半導体膜２４は、リン（Ｐ）等のｎ型不純物を高濃度にドーピングしたアモルファスシリコン（ｎ＋ａ－Ｓｉ）膜で形成され、４０～７０ｎｍ程度の膜厚に設けられる。ゲート絶縁膜１９、半導体膜２０、ドーピング半導体膜２４は、プラズマＣＶＤ（化学的気相成長）法等により連続して成膜され積層される。
　第２導電膜２５は、通常、スパッタリング法を使用して、アルミニウム（Ａｌ）、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）等の金属膜単体又はこれらの金属窒化物との積層膜で形成される。第２導電膜２５は、通常、１００～３００ｎｍ程度の膜厚に形成される。
　層間絶縁膜１６は、例えば、窒化シリコン膜（ＳｉＮｘ）等の無機系絶縁膜を用いることができる。窒化シリコン膜は、ＴＦＴの形状に追従するように形成される。特に図示しないが、層間絶縁膜１６は、無機系絶縁膜の表面にアクリル樹脂からなる平坦化膜（有機系絶縁膜）を形成してもよい。例えば無機系絶縁膜は、２００～３００ｎｍ程度の厚みに形成され、平坦化膜は１８００～２２００ｎｍ程度の厚みに形成することができる。
　画素電極１７や端子部３４等に用いられる透明導電膜は、ＩＴＯ以外に、ＩＺＯ：ｉｎｄｉｕｍ－ｚｉｎｃ　ｏｘｉｄｅ）、酸化亜鉛、酸化スズ等の透明導電性材料を用いることができる。透明導電膜は、スパッタリング法等により１００～２００ｎｍの厚さに製膜することができる。
　画素電極１７は、ＴＦＴ１５のドレイン電極２３と、端子部３４を介して接続されている。
　ＴＦＴ１５のソース電極２２には、画像信号を供給するためのソース配線１３が接続されている。ソース配線１３は、特に図示しないが、透明導電膜が形成されたコンタクトホールを端子部として、画像信号を供給するためのソース信号供給回路に繋がる配線に接続される。
　ＴＦＴ１５のゲート電極１８には、所定のタイミングで走査信号を線順次に印加するためのゲート配線１２が接続されている。ゲート配線１２は、特に図示しないが、透明導電膜が形成されたコンタクトホールを端子部として、走査信号供給回路に繋がる配線に接続される。ゲート配線１２からゲート電極１８に走査信号を供給し、ＴＦＴ１５を一定期間だけオン状態とすることで、ソース配線１３から供給される画像信号が各画素に所定のタイミングで書き込まれる。
　ＴＦＴ１５では、半導体膜２０が島状に形成されている。ＴＦＴ１５は、レジスト膜を使用して半導体膜２０、ドーピング半導体膜２４、第２導電膜２５の積層体をエッチングしてソース電極２２とドレイン電極２３を形成した後、チャネル領域Ｑを覆うように上記レジスト膜をリフローして変形させてリフローレジスト膜を形成した後、エッチングを行い、半導体膜２０を島状化したものである。レジスト膜のリフローは、溶剤の蒸気を用いてレジスト膜を軟化させるケミカルリフロー法を用いることができる。レジスト膜をリフローさせてリフローレジスト膜を形成することで、レジスト膜の塗工、露光及び現像からなるパターン形成を行う、所謂フォトリソグラフィ法を用いたレジストパターン形成工程を一つ省略することができる。
　レジスト膜をリフローする際に、レジスト膜がチャネル領域に移動して変形するのをスムーズに行うために、予めリフロー前に基板表面のチャネル領域Ｑのみに流動促進層５１を形成しておく（図４参照）。レジスト膜４１ａ、４１ｂをリフローさせると、流動促進層５１が設けられているチャネル領域Ｑにレジスト膜４１ａ、４１ｂが優先的にリフローするので、チャネル領域Ｑのみに選択的にリフローレジスト膜を形成することができる。流動促進層５１をチャネル領域Ｑのみに形成するには、流動促進層５１を基板表面の全面に一旦形成しておき、チャネル領域Ｑ以外の領域の流動促進層５１を除去すればよい。
　流動促進層５１は、レジスト膜をリフローした際に、リフローしやすくなるものであればよく、具体的にはフッ素系界面活性剤等が挙げられる。流動促進層５１の形成手段としては、例えばリンス液にフッ素系界面活性剤を用いて基板表面をリンスして表面処理して、基板表面に流動促進層５１を形成することができる。基板表面のリンスは、例えば流動促進層の形成前の工程である、レジスト膜のエッチング工程において、界面活性剤入りのリンス液を用いてリンス処理を施すことで行うことができる。
　流動促進層５１の除去は、紫外線等の光を照射して除去領域（チャネルＱを除く領域）の流動促進層５１を分解させる。このとき基板表面のチャネル領域を除く部分に、光を照射する。具体的には、レジスト膜を遮光壁としてチャネル領域がレジスト膜の陰になるように光を照射する。流動促進層を所定のパターンに形成する際に、光照射だけで不要部分の流動促進層を選択的に除去することができる。また、一方向或いは相対する二方向からの一度の露光により、光照射を行うだけで、流動促進層５１の不要部分を除去できる。このような流動促進層５１のパターン形成は、フォトマスクを用いたレジスト膜のパターン形成（レジスト膜の塗工、フォトマスクを用いた露光、現像等の工程からなる）と比較すれば、極めて容易に行うことができる。
　図３は光照射工程を示す要部断面図である。図４（ａ）は図３の光照射工程を示す平面図であり、同図（ｂ）は光照射後の状態を示す平面図であり、同図（ｃ）はレジスト膜をリフローさせた後の状態を示す平面図である。図３及び図４（ａ）に示すように流動促進層５１を分解させるための光照射は、ソース電極２２とドレイン電極２３と、該電極の上に形成されているレジスト膜４１ａ、４１ｂを遮光壁Ｂとして、例えば紫外線Ｐ等の流動促進層を分解することが可能な光を照射する。チャネル領域Ｑに光が当たらないようにするには、光源（ＬＳ）からの照射角度等を適宜設定する。図３に示すように、チャネル領域Ｑが遮光壁Ｂの陰になる角度になるようにして、基板表面に紫外線Ｐを照射する。紫外線の種類や照射条件は、流動促進剤の種類等に応じて選択することができる。
　図３に示すように、チャネル領域Ｑの表面は、遮光壁Ｂに遮られ、紫外線Ｐが照射されない。そのため図４（ｂ）に示すように、チャネル領域Ｑの流動促進層５１は分解されずに残存する。一方、チャネル領域Ｑ以外の流動促進層５１は、紫外線Ｐが遮光壁Ｂに遮られないので、紫外線Ｐの照射により分解される。その結果、流動促進層５１は、基板表面のチャネル領域Ｑのみに形成される。
　次に、レジスト膜５１のリフロー処理を行う。図４（ｂ）に示すソース電極２２の上のレジスト膜４１ａとドレイン電極２３の上のレジスト膜４１ｂは、リフロー処理により軟化して流動し、同図（ｃ）に示すようにソース－ドレイン間のチャネル領域Ｑを埋めてリフローレジスト膜４２が形成される。リフロー処理の際、レジスト膜４１（４１ａ、４１ｂ）は、流動促進層５１が形成されているソース－ドレイン間のチャネル領域Ｑの方向にスムーズに流れる。一方、レジスト膜４１は、チャネル領域のソース配線と平行な方向であるソース電極及びドレイン電極の幅方向（図中、幅をＷで示した）外側は、流動促進層５１が形成されていないのでレジスト膜４１は流動し難い状態である。そのためレジスト膜４１が、ソース電極及びドレイン電極の幅Ｗに対して、その幅Ｗよりも外側方向に広がってリフローレジスト膜４２が形成されるのが抑制される。リフローレジスト膜４２が、ソース電極２２及びドレイン電極２３の幅Ｗ方向外側に広がると、後の工程でエッチングを行い、半導体膜２０をアイランド化する際に〔図７（ｊ）、（ｋ）参照〕、半導体膜２０が大きく形成され寄生容量が増加することになる。これに対し上記の方法では、半導体膜２０がソース電極２２及びドレイン電極２３の幅方向外側へ広がらないので、半導体膜２０の広がりによる寄生容量の増加を防止できる。
　以下、フォトマスクを４枚用いた４枚マスク工程によるアレイ基板の全体の製造方法について詳細に説明する。図５（ａ）～（ｅ）、図６（ｆ）～（ｉ）、図７（ｊ）～（ｌ）は、アレイ基板のＴＦＴ形成工程を示す要部断面図である。先ず図５（a）に示すように、絶縁性を有する透明な基板１１の片側表面の全面に第１導電膜２７をスパッタリング法にて１００～３００ｎｍの厚みに形成する。
　次に同図（ｂ）に示すように、第１導電膜２７の上にフォトレジストを塗工し、第１のフォトマスクを用いて露光、現像を行い、所定のパターンにレジスト膜２８を形成する。レジスト膜２８のパターンは、ゲート電極１８及びゲート配線１２のパターンに形成される。レジスト膜２８の形成に用いるレジスト材料は、ネガ型、ポジ型の感光性レジスト材料のいずれを用いても良い。
　次に同図（ｃ）に示すように、ドライエッチング又はウェットエッチング等によって、レジスト膜２８に覆われていない領域の第１導電膜２７を除去して、ゲート電極１８を形成する。そして酸素を使用したプラズマアッシングによって、レジスト膜２８を除去する。尚、特に図示しないがゲート電極１８の形成と同時にゲート配線１２も形成される。
　次に同図（ｄ）に示すように、ゲート電極１８（及びゲート配線１２）の上に、ゲート絶縁膜１９、半導体膜２０、ドーピング半導体膜２４、第２導電膜２５を続けて形成する。ゲート絶縁膜１９、半導体膜２０、ドーピング半導体膜２４の３層膜は、プラズマＣＶＤ法を使用して、同一装置内で連続的に形成される。
　次に、レジスト膜を設けて、エッチングを行う。まず図５（ｅ）に示すように、第２導電膜２５の上に、フォトレジストを塗工し、第２のフォトマスクとして多階調マスク（図示せず）を用いて、露光、現像を行い、ＴＦＴ１５の活性化領域、ＴＦＴ１５のチャネル領域Ｑ、ソース電極２２、ソース配線１３（図１参照）、及びドレイン電極２３となる領域のパターンに、レジスト膜４１を形成する。レジスト膜４１は、ソース電極２２とドレイン電極２３の間に間隔のある二つの島として形成され、ソース電極２２の上のレジスト膜４１ａ及びドレイン電極２３の上のレジスト膜４１ｂからなる。
　レジスト膜４１は、フォトマスクとしてハーフトーンマスク又はグレイトーンマスク等の多階調マスクを使用して、チャネル領域Ｑ上を未形成部とし、ソース電極２２及びドレイン電極２３の上のチャネル領域Ｑに近い部分を厚膜部４３とし、チャネル領域Ｑよりも遠い部分を前記厚膜部４３よりも厚みの薄い薄膜部４４として形成する。
　レジスト膜４１の形成に用いるレジスト材料は、ネガ型、ポジ型の感光性レジスト材料のいずれを用いても良い。多階調フォトマスク（単に多階調マスクと言うこともある）は、光を遮光する遮光部（黒）と光を透過する透過光部（白）の２階調でパターンが構成されているバイナリマスクに対し、遮光部（黒）と透過光部（白）に加えて、光を半透過させる半透過光部（グレイ）からなる３階調以上のフォトマスクとして構成されている。多階調フォトマスクには、グレイトーンマスクとハーフトーンマスクがある。ハーフトーンマスクは、半透過光部の遮光膜をエッチング等の手段により、遮光部の厚さよりも薄く形成することにより、光の透過量を減少させるように半透過光部を構成したものである。グレイトーンマスクは、半透過光部として露光機解像限界以下の微細パターンを設けることで、光の回折効果を利用するものである。
　尚、レジスト膜４１の形成は、膜厚差を形成可能な方法であれば、多階調フォトマスクを使用する方法に限定されず、どのような方法を用いてもよい。例えば膜厚差のあるレジスト膜４１は、多階調フォトマスクを使用する代わりに、バイナリマスクを用いる方法でもよい。例えば、複数のバイナリマスクを用いたり、露光の際に部分的に露光量を変えたり、複数回の露光を行う等の方法を用いても良い。
　次に図６（ｆ）に示すように、第２導電膜２５及びドーピング半導体膜２４にドライエッチング又はウェットエッチングを施して、レジスト膜４１に覆われていない領域の第２導電膜２５、ドーピング半導体膜２４を除去して、ソース電極２２及びドレイン電極２３並びにソース配線１３を形成する。
　次に図６（ｇ）に示すように、レジスト膜４１の薄膜部４４を除去して、厚膜部４３のみからなるレジスト膜４５を形成する。薄膜部４４の除去は、ウェットエッチング等の手段を用いることができる。
　次に図６（ｈ）に示すように、フッ素系界面活性剤を加えたリンス液で基板表面をリンスして、基板の全面に流動促進層５１を設ける。
　次に図６（ｉ）に示すように、基板表面に流動促進層を分解する光として紫外線Ｐを照射して、チャネル領域Ｑ以外の部分の流動促進層５１を分解して除去する。図３の説明で前述したように、紫外線の照射は、ソース電極２２及びドレイン電極２３の上のレジスト膜４５、４５が遮光壁となりチャネル領域Ｑが影になる角度で行う。
　次に、レジスト膜４５を、ケミカルリフローしチャネルＱの領域を覆うように変形させて、図７（ｊ）に示すように、リフローレジスト膜４２を形成する。ケミカルリフローは、レジスト膜４５を形成した被処理基板を気化した溶剤雰囲気下に暴露して、溶剤をレジスト膜４５に浸透させる。溶剤の浸透によりレジスト膜４５が軟化して流動性が高まる。レジスト膜４５は、流動促進層が設けられているソース電極２２とドレイン電極２３との間を埋めるように広がる。リフローレジスト膜４２が、半導体膜２０のチャネル領域Ｑを覆う。その後、基板を溶剤雰囲気から遮断すると、リフローレジスト膜４２中の溶剤が揮発して流動性がなくなって固化した状態になる。リフローレジスト膜４２は、リフローにより変形した形状が保持される。リフローレジスト膜４２は、一つの島として形成される。
　リフロー工程において、ケミカルリフローの装置や条件等は、例えば特開２００２－３３４８３０号公報、特開２００７－２７３８２８号公報等に記載されている公知の手段を利用することができる。例えば、ケミカルリフローの際の溶剤雰囲気にはＮ２ガスを供給しても良い。また、溶剤雰囲気の温度を所定の温度に調節しても良い。本実施例ではリフロー方法としてケミカルリフローを用いたが、本発明はケミカルリフローに限定されない。例えば、リフロー方法は、熱リフロー法、ケミカルリフローと熱リフロー法の併用等を用いてもよい。尚、ケミカルリフローは、熱リフローと比較して、リフロー時のレジスト膜の流動性が極端に変化することを避けて、リフローによるレジスト膜の変形を制御し易いという利点がある。
　次に図７（ｋ）に示すように、リフローレジスト膜４２をチャネル保護マスクとしてソース電極２２とドレイン電極２３間を保護した状態で半導体膜２０のエッチングを行う。ドーピング半導体膜２４及び第２導電膜２５の積層体がレジストマスクとなって、半導体膜２０をアイランド化することができる。
　次に図７（ｌ）に示すように、リフローレジスト膜４２をアッシング等で剥離することで、基板上にＴＦＴ１５が形成される。
　次に図２に示すように、表面の全面に層間絶縁膜１６を形成し、コンタクトホール３１、画素電極１７等の透明導電膜等を順次形成することでアレイ基板１０が得られる。以下、これらの形成方法を説明する。
　層間絶縁膜１６は、窒化シリコン（ＳｉＮｘ）等の無機系絶縁膜は、ＣＶＤ法等により形成することができる。またアクリル系樹脂等の有機系絶縁膜は、組成物を塗工、乾燥することで形成することができる。
　層間絶縁膜１６の表面にコンタクトホール３１を形成するには、第３のフォトマスクを用いてパターニングしたレジスト膜を形成しドライエッチングを行い、アッシングによりレジスト膜を剥離する。
　次に、コンタクトホール３１を形成した層間絶縁膜１６の上に、第４のフォトマスクを用いてパターンニングしたレジスト膜を形成し、ＩＴＯ等の透明導電膜を所定のパターンに形成して図１及び図２に示すアレイ基板１０が得られる。
　透明導電膜は、画素電極１７、端子部３４等の形状にパターニングされる。このパターニングは、公知の手段を用いることができる。例えばパターニングは、透明導電膜をスパッタ法等で全面形成した後、第４のフォトマスクを用いて露光・現像を行いうことで所定のレジストパターンを形成する。レジストパターンをレジストマスクとしてエッチングを行い、所定の画素電極１７や端子部３４の形状に透明導電膜を形成することができる。
　上記のアレイ基板の製造方法に示すように、上記実施例のアレイ基板は、フォトマスクを４枚使用した４枚マスクプロセスで形成することができる。
　上記実施例では、スイッチング素子として、ゲート電極と、半導体膜と、ドーピング半導体膜と、ソース／ドレイン電極とを備えるＴＦＴを例に説明したが、スイッチング素子はＴＦＴに限定されるものではない。
　本発明の表示装置は、上記のアレイ基板をスイッチング基板として用いた表示パネルを備えるものである。以下、本発明の表示装置について説明する。図８は本発明の表示装置の一例である液晶表示パネルを用いた液晶表示装置の概略構成を示す斜視図であり、図９は図８の液晶表示装置の概略構成を示す断面図である。図８及び図９に示すように液晶表示装置１は、矩形をなす液晶表示パネル２と外部光源であるバックライト装置３とを備え、これらがベゼル４などにより一体的に保持されるように形成されている。
　図８及び図９に示すバックライト装置３は、所謂直下型のバックライト装置であって、液晶表示パネル２のパネル面（表示面）の背面直下に、当該パネル面に沿って複数の冷陰極管３０１が光源として配置されている。バックライト装置３は、上面側が開口した矩形の略箱型をなす金属製のベース３０２と、該ベース３０２の開口部を覆うように取り付けられる光学部材３０３と、該光学部材３０３をベース３０２に保持するためのフレーム３０４と、ベース３０２内に収容される冷陰極管３０１と該冷陰極管の両端を保持するホルダ３０５とこれらを一括で覆うランプホルダ３０６とクリップ３０７等を備えている。上記光学部材３０３は、拡散板、拡散シート、レンズシート等が積層されて構成されている。
　図１０は図８の液晶表示装置の液晶表示パネルの一部を示す断面図である。図１０に示すように、液晶表示パネル２は、上記の本発明のアレイ基板１０と対向基板７０との一対の基板が、ギャップを開けた状態で貼り合わせられると共に、両基板間に液晶が封入された液晶層８０を備える。
　アレイ基板１０は上記したようにアクティブマトリクス基板であり、一つの画素には、透明な基板１１の液晶層８０側に半導体素子として一つのＴＦＴ１５と該ＴＦＴ１５に接続された画素電極１７とを備えている。尚、アレイ基板１０の画素電極１７の液晶側には配向膜６０が設けられている。配向膜６０は、例えばポリイミドのラビング膜等が用いられる。アレイ基板１０は透明な基板１１の液晶層８０側の反対側には、偏光板６１が配設されている。偏光板６１は、例えば透明フィルムにヨウ素や染料を染み込ませたものを一方向に延伸した延伸フィルムなどを用いることができる。
　対向基板７０は、ガラス板等の透明な基板７１の液晶層８０側に、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色光を選択的に透過可能な着色部（７２Ｒ、７２Ｇ、７２Ｂ）等を備えたカラーフィルタ７２と、対向電極７３と、配向膜７４等を備えているカラーフィルタ基板である。尚、対向基板７０は透明な基板７１の液晶層と反対側には偏光板７５が配置されている。
　カラーフィルタ７２は、着色部（７２Ｒ、７２Ｇ、７２Ｂ）の境界に配されたブラックマトリクス７２ｂを備え、該ブラックマトリクス７２ｂはパネルの非画素部（ＴＦＴ等の形成された領域）を覆う位置に設けられている。対向電極７３は、ＩＴＯ等の透明導電膜からなり、対向基板７０の液晶層８０側に全面に形成されている。配向膜７４、偏光板７５等はアレイ基板１０と同様のものが用いられる。
　液晶表示パネル２は、上記対向基板７０とアレイ基板１０をそれぞれ製造し、それぞれ配向膜の面を対向させてシール材(図示せず)を介して貼り合わせ、両基板の間に液晶を注入して液晶層８０を形成し、駆動回路等を接続して製造することができる。液晶表示装置１は、液晶表示パネル２に、上記したバックライト装置３や、各種の制御回路や基板等を装着することで、得られる。上記制御回路や基板は、例えば液晶表示パネル２やアレイ基板１０を制御する制御回路、駆動回路、電源回路等の基板や、バックライト光源３を制御する回路等が用いられる。
　本発明の表示装置は、液晶表示装置として大型テレビジョン等に好適に利用することができる。本発明の表示装置は、液晶表示装置等に好適に用いられるものであるが、液晶表示装置に限定されるものではない。本発明の表示装置は、液晶表示装置以外に、例えばプラズマ表示装置、有機ＥＬ表示装置等の各種フラットパネル型ディスプレイで、アクティブマトリクス方式で駆動するアレイ基板を用いるものであれば、各種の表示素子に利用することができる。

Claims (12)

  1. 　基板と、
    　前記基板上に形成されたゲート電極と、
    　前記ゲート電極に対してゲート絶縁膜を介して設けられ、チャネル領域を備える半導体膜と、
    　前記半導体膜の一端に接続されたソース電極と、
    　前記半導体膜の他端に接続され、前記チャネル領域を介して接続されるドレイン電極と、を備えるスイッチング素子が設けられたアレイ基板において、
    　前記半導体膜の前記チャネル領域の表面のみに流動促進層が設けられ、
    　前記ソース電極と前記ドレイン電極の上に形成されたレジスト膜を前記チャネル領域にリフローさせて形成したリフローレジスト膜を用いて前記半導体膜の島状化がなされていることを特徴とするアレイ基板。
  2. 　前記基板表面全体に形成された流動促進層の前記チャネル領域を除く領域に光を照射して、前記チャネル領域以外の流動促進層を分解して除去することにより、前記チャネル領域のみに前記流動促進層が設けられていることを特徴とする請求項１記載のアレイ基板。
  3. 　前記半導体膜はアモルファスシリコンからなり、前記ソース電極及び前記ドレイン電極が、ドーピングしたシリコンからなるドーピングシリコン膜と金属膜の積層膜であることを特徴とする請求項１又は２記載のアレイ基板。
  4. 　請求項１～３のいずれか１項に記載のアレイ基板をスイッチング基板として用いた表示パネルを備えることを特徴とする表示装置。
  5. 　表示パネルが液晶層を備える液晶表示パネルであることを特徴とする請求項４記載の表示装置。
  6. 　基板と、
    　前記基板上に形成されたゲート電極と、
    　前記ゲート電極に対してゲート絶縁膜を介して設けられ、チャネル領域を備える半導体膜と、
    　前記半導体膜の一端に接続されたソース電極と、
    　前記半導体膜の他端に接続され、前記チャネル領域を介して接続されるドレイン電極と、を備えるスイッチング素子が設けられたアレイ基板の製造方法において、
    　前記スイッチング素子の半導体膜を島状に形成するエッチング工程を備え、
    　前記エッチング工程は、前記ソース電極と前記ドレイン電極の上に形成されたレジスト膜を前記チャネル領域上にリフローさせてリフローレジスト膜を形成した後、前記半導体膜のエッチングを行い島状に形成するものであり、
    　前記半導体膜のチャネル領域のみに流動促進層を設けた後に、前記レジスト膜をリフローさせて、リフローレジスト膜が前記半導体膜のチャネル領域の上を覆うようにすることを特徴とするアレイ基板の製造方法。
  7. 　前記基板表面全体に流動促進層を設けた後、前記チャネル領域を除く領域に光を照射して、チャネル領域以外の流動促進層を分解して除去することにより、前記チャネル領域のみに前記流動促進層を設けること特徴とする請求項６記載のアレイ基板の製造方法。
  8. 　前記チャネル領域以外の領域の前記流動促進層に光を照射して分解して除去する際に、前記チャネル領域の流動促進層が前記ソース電極及びドレイン電極の形成に用いたレジスト膜の影になるように光を照射することを特徴とする請求項７記載のアレイ基板の製造方法。
  9. 　前記流動促進層が、紫外線照射により分解する界面活性剤からなり、光の照射に紫外線を用いることを特徴とする請求項６～８のいずれか１項に記載のアレイ基板の製造方法。
  10. 　前記レジスト膜のリフローが、溶剤の蒸気を用いてレジスト膜を軟化させるケミカルリフロー法を用いるものであることを特徴とする請求項６～９のいずれか１項に記載のアレイ基板の製造方法。
  11. 　ゲート電極用マスク、ソース電極及びドレイン電極用マスク、絶縁膜用マスク、電極用マスクの４枚のマスクを用いて、それぞれレジスト膜の形成とエッチングを行い、４枚マスク工程によりアレイ基板を製造することを特徴とする請求項６～１０のいずれか１項に記載のアレイ基板の製造方法。
  12. 　前記ソース電極及びドレイン電極形成用マスクとして多階調マスクを用いてハーフトーン露光を行い、複数の厚みを有するレジスト膜を形成することを特徴とする請求項６～１１のいずれか１項に記載のアレイ基板の製造方法。
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JP2003282422A (ja) * 2002-03-27 2003-10-03 Nec Kagoshima Ltd レジスト・パターン形成方法
JP2007273828A (ja) * 2006-03-31 2007-10-18 Tokyo Electron Ltd リフロー方法、パターン形成方法および液晶表示装置用ｔｆｔ素子の製造方法

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