KR20200110573A - 표시 장치 - Google Patents

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KR20200110573A
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active layer
step compensation
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신동철
이현섭
이강영
임계환
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 기판, 상기 기판 상에 배치된 적어도 하나의 데이터 라인, 상기 기판 상에서 상기 데이터 라인과 이격되어 배치된 단차 보상 패턴, 적어도 일부 영역이 상기 데이터 라인과 상기 단차 보상 패턴 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치되고, 적어도 일부 영역이 상기 단차 보상 패턴과 중첩하는 활성층, 상기 활성층 상에 배치된 제1 게이트 절연층 및 상기 제1 게이트 절연층 상에 배치되고 상기 활성층과 중첩하는 도전 패턴을 포함하되, 상기 도전 패턴은 상기 제1 절연층의 상면과 평행한 방향에서 상기 데이터 라인과 중첩하지 않는다.

Description

표시 장치 {Display device}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
이러한 표시 장치는 초고해상도 구현을 위해 화소의 크기가 점점 작아지고 있는 실정이다. 이 경우, 인접한 화소에 배치된 트랜지스터 및 배선들 사이의 간격 확보가 어려워 제품의 신뢰성이 저하될 수 있다. 또한, 각 화소 내에서도 기생 커패시터가 발생할 수도 있다.
본 발명이 해결하고자 하는 과제는 트랜지스터의 드레인 전극과 데이터 라인 사이의 기생 커패시터가 최소화된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치된 적어도 하나의 데이터 라인, 상기 기판 상에서 상기 데이터 라인과 이격되어 배치된 단차 보상 패턴, 적어도 일부 영역이 상기 데이터 라인과 상기 단차 보상 패턴 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치되고, 적어도 일부 영역이 상기 단차 보상 패턴과 중첩하는 활성층, 상기 활성층 상에 배치된 제1 게이트 절연층 및 상기 제1 게이트 절연층 상에 배치되고 상기 활성층과 중첩하는 도전 패턴을 포함하되, 상기 도전 패턴은 상기 제1 절연층의 상면과 평행한 방향에서 상기 데이터 라인과 중첩하지 않는다.
상기 도전 패턴은 상기 제1 절연층의 상면에 수직한 방향에서 상기 데이터 라인과 중첩하지 않을 수 있다.
상기 단차 보상 패턴의 폭은 상기 활성층의 폭보다 크고, 상기 단차 보상 패턴의 높이는 상기 데이터 라인의 높이와 동일할 수 있다.
상기 단차 보상 패턴은 적어도 일부 영역이 상기 도전 패턴과 중첩하도록 배치될 수 있다.
상기 활성층의 적어도 일부 영역은 상기 데이터 라인과 중첩하도록 배치될 수 있다.
상기 제1 절연층은 상기 제1 절연층을 관통하여 상기 데이터 라인의 일부 영역을 노출하는 제1 컨택홀을 포함하고, 상기 활성층은 상기 제1 컨택홀을 통해 상기 데이터 라인과 접촉할 수 있다.
상기 데이터 라인은 적어도 일부 영역이 상기 제1 게이트 절연층 상에서 상기 활성층과 중첩하도록 배치되고, 상기 데이터 라인은 상기 제1 게이트 절연층을 관통하는 제2 컨택홀을 통해 상기 활성층의 일부 영역과 접촉할 수 있다.
상기 제1 게이트 절연층과 상기 도전 패턴 사이에 배치된 제2 절연층; 및 상기 제1 게이트 절연층과 상기 제2 절연층 사이에 배치된 게이트 라인을 더 포함할 수 있다.
상기 도전 패턴은 상기 제1 게이트 절연층과 상기 제2 절연층을 관통하여 상기 활성층의 적어도 일부를 노출하는 제3 컨택홀을 통해 상기 활성층과 접촉할 수 있다.
상기 제3 컨택홀의 높이는 0.5 ㎛ 내지 0.7㎛의 범위를 갖고, 상기 제2 컨택홀의 폭은 1.5㎛ 내지 1.8㎛의 범위를 가질 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 제1 방향으로 연장된 제1 데이터 라인, 상기 제1 방향으로 연장되고, 상기 제1 데이터 라인으로부터 상기 제1 방향과 다른 제2 방향으로 이격된 제2 데이터 라인, 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 배치된 제1 단차 보상 패턴, 적어도 일부 영역이 상기 제1 단차 보상 패턴 상에 배치되고, 상기 제1 데이터 라인과 상기 제2 데이터 라인의 상부에 위치하는 제1 활성층, 상기 제2 방향으로 연장되고 적어도 일부 영역이 상기 제1 활성층과 중첩하는 게이트 라인 및 상기 제1 활성층 상에 배치되고, 상기 제1 단차 보상 패턴의 적어도 일부 영역과 중첩하되 상기 제1 데이터 라인 및 상기 제2 데이터 라인과 이격된 도전 패턴을 포함한다.
상기 제1 단차 보상 패턴은 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에서 상기 제1 방향으로 연장될 수 있다.
상기 제1 단차 보상 패턴은 상기 제1 활성층과 상기 게이트 라인이 중첩하는 영역에 배치될 수 있다.
상기 제1 단차 보상 패턴의 상기 제2 방향으로 측정된 폭은 상기 제1 활성층의 폭보다 클 수 있다.
상기 제1 활성층은 적어도 일부 영역이 상기 제2 방향으로 절곡되어 상기 제1 데이터 라인과 중첩할 수 있다.
상기 제2 데이터 라인과 상기 제2 방향으로 이격된 제3 데이터 라인, 상기 제2 데이터 라인과 상기 제3 데이터 라인 사이에 배치된 제2 단차 보상 패턴, 및 상기 제2 데이터 라인과 상기 제3 데이터 라인 사이에 배치된 제2 활성층을 더 포함하고, 상기 제2 활성층은 적어도 일부 영역이 상기 제2 방향으로 절곡되어 상기 제2 데이터 라인과 중첩할 수 있다.
상기 게이트 라인은 상기 제1 방향으로 연장되어 상기 제1 활성층과 중첩하는 제1 직선부, 상기 제1 직선부에서 상기 제1 방향으로 절곡되어 상기 제2 데이터 라인과 중첩하는 제2 직선부 및 상기 제2 직선부에서 상기 제2 방향으로 절곡되어 상기 제2 활성층과 중첩하는 제3 직선부를 포함하고, 상기 제1 직선부와 상기 제3 직선부가 연장된 선은 서로 상기 제1 방향으로 이격될 수 있다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는 제1 기판, 상기 제1 기판 상에 배치되고 서로 이격되어 배치된 적어도 하나의 데이터 라인, 상기 데이터 라인 상에 배치된 제1 절연층, 상기 제1 절연층 상에 배치된 활성층, 상기 활성층 상에 배치된 제1 게이트 절연층, 상기 제1 게이트 절연층 상에 배치되고 상기 데이터 라인과 부분적으로 중첩하도록 배치된 게이트 라인, 상기 게이트 라인과 상기 제1 게이트 절연층 상에 배치된 제2 절연층 및 상기 제2 절연층 상에 배치되고 상기 활성층과 부분적으로 중첩하는 도전 패턴을 포함하고, 상기 도전 패턴은 상기 제1 절연층의 상면과 평행한 방향에서 상기 데이터 라인과 중첩하지 않는다.
상기 제1 절연층과 상기 활성층 사이에 배치된 제3 절연층을 더 포함하고, 상기 제1 절연층은 유기물 절연물질을 포함하고 상기 제3 절연층은 무기물 절연물질을 포함할 수 있다.
상기 도전 패턴은 상기 제1 게이트 절연층 및 상기 제2 절연층을 관통하는 컨택홀을 통해 상기 활성층의 적어도 일부 영역과 접촉할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 복수의 데이터 라인과 도전 패턴을 포함하고, 이들의 수평한 방향에서 중첩하지 않도록 배치된 단차 보상 패턴을 포함할 수 있다. 이에 따라, 일 실시예에 따른 표시 장치는 작은 화소 크기를 가짐에도 데이터 라인과 도전 패턴 사이의 기생 커패시터를 최소화한 초고해상도 표시 장치를 구현할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 2는 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 3은 도 2의 일 화소를 나타내는 등가 회로도이다.
도 4는 일 실시예에 따른 일 화소를 나타내는 개략적인 레이아웃도이다.
도 5는 도 4의 I-I'선을 따라 자른 단면도이다.
도 6은 도 4의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 7 내지 도 12는 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 단면도들이다.
도 13 및 도 14는 다른 실시예에 따른 표시 장치의 평면도이다.
도 15는 다른 실시예에 따른 표시 장치의 단면도이다.
도 16은 도 14의 Ⅲa-Ⅲa'선 및 Ⅲb-Ⅲb'선을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다. 도 2는 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
본 명세서에서, “상부”, “탑”, “상면”은 표시 장치(1)를 기준으로 상부 방향, 즉 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 장치(1)를 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기 뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다. 표시 장치(1)는 유기 발광 표시 장치, 액정 표시 장치, 플라즈마 표시 장치, 전계방출 표시 장치, 전기 영동 표시 장치, 전기 습윤 표시 장치, 양자점 발광 표시 장치, 및 마이크로 LED 표시 장치 중 어느 하나일 수 있다. 이하에서는, 표시 장치(1)가 액정 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
일 실시예에 따른 표시 장치(1)는 표시 패널(10), 표시 구동 회로(20) 및 회로 보드(50)를 포함한다.
표시 패널(10)은 제1 방향(X축 방향)의 단변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(10)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(10)은 평탄하게 형성될 수 있으나, 이에 한정되지 않으며, 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(10)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(10)은 화소(PX)들이 형성되어 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(10)이 곡면부를 포함하는 경우, 표시 영역(DA)은 곡면부에 배치될 수 있다. 이 경우, 곡면부에서도 표시 패널(10)의 영상이 보일 수 있다.
표시 영역(DA)에는 화소(PX)들 뿐만 아니라, 화소(PX)들에 접속되는 게이트 라인(GL)들, 데이터 라인(DL)들, 및 전원 라인들이 배치될 수 있다. 게이트 라인(GL)들은 제1 방향(X축 방향)으로 나란하게 형성되고, 데이터 라인(DL)들은 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 나란하게 형성될 수 있다. 화소(PX)들 각각은 게이트 라인(GL)들 중 적어도 어느 하나와 데이터 라인(DL)들 중 어느 하나에 접속될 수 있다.
게이트 구동부(30)는 타이밍 제어부(21)로부터 제공받은 제1 제어 신호(CONT1)를 기초로, 제1 내지 제n 게이트 신호(G1 내지 Gn)를 생성할 수 있다. 게이트 구동부(30)는 생성된 제1 내지 제n 게이트 신호(G1 내지 Gn)를 제1 내지 제n 게이트 라인(GL1 내지 GLn)을 통해 표시 패널(10)에 배치되는 복수의 화소(PX)에 제공할 수 있다. 게이트 구동부(30)는 일 실시예로 복수의 스위칭 소자를 통해 형성될 수도 있으며, 다른 실시예로 집적 회로일 수도 있다.
데이터 구동부(22)는 타이밍 제어부(21)로부터 제2 제어 신호(CONT2) 및 영상 데이터(DATA)를 제공받을 수 있다. 데이터 구동부(22)는 제2 제어 신호(CONT2) 및 영상 데이터(DATA)를 기초로, 제1 내지 제m 데이터 신호(D1 내지 Dm)를 생성할 수 있다. 데이터 구동부(22)는 생성된 제1 내지 제m 데이터 신호(D1 내지 Dm)를 제1 내지 제m 데이터 라인(DL1 내지 DLm)을 통해 표시 패널(10)에 배치되는 복수의 화소(PX)에 제공할 수 있다. 데이터 구동부(22)는 일 실시예로 쉬프트 레지스터(shift register), 래치(latch) 및 디지털-아날로그 변환부 등을 포함할 수 있다.
타이밍 제어부(21)는 외부로부터 영상 신호(RGB) 및 제어 신호(CS)를 입력받을 수 있다. 타이밍 제어부(21)는 영상 신호(RGB) 및 제어 신호(CS)를 표시 패널(10)의 동작 조건에 적합하도록 처리하여, 영상 데이터(DATA), 제1 제어 신호(CONT1) 및 제2 제어 신호(CONT2)를 생성할 수 있다. 일 실시예로, 타이밍 제어부(22)는 설정된 주파수(예를 들어, 1Hz 내지 120Hz) 구동 방식에 적합한 제1 제어 신호(CONT1) 및 제2 제어 신호(CONT2)를 생성할 수 있다.
영상 신호(RGB)는 표시 패널(10)에 제공될 복수의 계조 데이터를 포함할 수 있다. 또한, 제어 신호(CS)는 일 실시예로, 수평 동기 신호, 수직 동기 신호 및 메인 클럭 신호 등을 포함할 수 있다. 수평 동기 신호는 표시 패널(10)의 한 선을 표시하는데 걸리는 시간을 나타낸다. 수직 동기 신호는 한 프레임(frame)의 영상을 표시하는데 걸리는 시간을 나타낸다. 메인 클럭 신호는 타이밍 제어부(21)가 게이트 구동부(30) 및 데이터 구동부(22) 각각과 동기되어, 각종 신호 생성을 위한 기준이 되는 신호이다.
표시 구동 회로(20)는 표시 패드들에 접속되어 디지털 비디오 데이터와 타이밍 신호들을 입력 받는다. 표시 구동 회로(20)는 디지털 비디오 데이터를 아날로그 정극성/부극성 데이터 전압들로 변환하여 라우팅 라인들과 데이터 전압 분배 회로(DMUX)를 통해 데이터 라인(DL)들에 공급한다. 또한, 표시 구동 회로(20)는 전원 라인들에 전원 전압들을 공급할 수 있다.
표시 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 패드 영역(PDA)에서 표시 패널(10) 상에 장착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동 회로(20)는 회로 보드(50) 상에 장착될 수 있다.
패드들은 표시 구동 회로(20)에 전기적으로 연결될 수 있다. 회로 보드(50)는 이방성 도전 필름(anisotropic conductive film)을 이용하여 패드들 상에 부착될 수 있다. 이로 인해, 회로 보드(50)의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드(50)는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
한편, 표시 패널(10)의 표시 영역(DA)에는 복수의 화소(PX)가 배치된다. 각 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 도 2에서는 하나의 화소(PX)가 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함하는 것으로 도시되어 있으나, 이에 제한되지 않는다. 각 화소(PX)는 더 많은 수의 서브 화소(PXn)를 포함할 수 있다.
예시적인 실시예에서, 각 화소(PX)들은 일 방향으로 이웃하여 배치된 2개의 서브 화소(PXn)와 상기 2개의 서브 화소(PXn)로부터 상기 일 방향과 다른 타 방향으로 이웃하여 배치된 1개의 서브 화소(PXn)를 포함할 수 있다. 도면과 같이, 각 화소(PX)는 제1 방향(dr1)으로 이웃하는 제1 서브 화소(PX1) 및 제3 서브 화소(PX3)와, 제1 서브 화소(PX1)와 제3 서브 화소(PX3)가 접하는 면에서 제2 방향(dr2)으로 이웃하는 제2 서브 화소(PX2)를 포함할 수 있다. 즉 일 실시예에 따르면, 각 화소(PX)들은 복수의 서브 화소(PXn)를 포함하고, 각 서브 화소(PXn)들은 엇갈린 구조, 또는 스태거(staggered) 구조로 배치될 수 있다. 각 화소(PX) 또는 서브 화소(PXn)들이 차지하는 단위 면적을 최소화하여 초고해상도 표시 장치(1)를 구현할 수 있다. 각 화소(PX)에 포함된 서브 화소(PXn)들을 엇갈린 구조로 배치함으로써, 각 화소(PX)가 차지하는 면적을 줄일 수 있다.
이러한 서브 화소(PXn)의 구조는 게이트 라인(GL)이 제1 방향(dr1)으로 연장된 제1 직선부와, 제2 방향(dr2)으로 연장된 제2 직선부, 및 이들을 연결하는 복수의 절곡부를 포함하여, 하나의 게이트 라인(GL)의 제1 직선부가 제1 방향(dr1)으로 이웃하는 서브 화소(PXn)에 배치된 다른 제1 직선부와 이격됨으로써 형성된 구조일 수 있다.
이하에서는 다른 도면을 참조하여 각 화소(PX) 또는 서브 화소(PXn)의 구조에 대하여 상세히 설명하기로 한다.
도 3은 도 2의 일 화소를 나타내는 등가 회로도이다.
도 3은 제1 내지 제3 서브 화소(PX1, PX2, PX3)의 등가 회로도를 도시하고 있다.
도 3을 참조하면, 제1 내지 제3 서브 화소(PXn)는 서로 다른 데이터 라인(DL), 예컨대 제1 데이터 라인(DL1), 제2 데이터 라인(DL2) 및 제3 데이터 라인(DL3) 각각으로부터 서로 다른 데이터 신호(D1, D2, D3)을 제공받을 수 있다.
제1 내지 제3 데이터 라인(DL1, DL2, DL3)은 제2 방향(dr2)으로 연장되어 제2 방향(dr2)으로 이웃하는 화소(PX) 또는 서브 화소(PXn)에도 배치될 수 있다. 각 데이터 라인(DL)들은 동일한 열에 배치된 화소(PX) 또는 서브 화소(PXn)들에 동일한 데이터 신호를 제공할 수 있다. 서로 다른 데이터 라인(DL)들은 제1 방향(dr1)으로 이격될 수 있다. 데이터 라인(DL)들은 서로 이격되어 배치됨으로써, 실질적으로 하나의 서브 화소(PXn)에 하나의 데이터 라인(DL)이 배치될 수 있다. 각 데이터 라인(DL)들은 제1 방향(dr1)으로 이웃하는 서브 화소(PXn)들의 경계에 배치되어 제2 방향(dr)으로 연장될 수 있다.
제1 내지 제3 서브 화소(PXn)는 동일한 게이트 라인(GL), 예컨대 제1 게이트 라인(GL1)으로부터 서로 동일한 게이트 신호(G1)를 제공받을 수 있다. 게이트 라인(GL)은 제1 방향(dr1)으로 연장되는 제1 직선부(미도시), 제2 방향(dr2)으로 연장되는 제2 직선부(미도시) 및 이들 사이의 절곡부(미도시)를 포함할 수 있다. 게이트 라인(GL)의 제1 직선부는 각 서브 화소(PXn)마다 하나씩 배치된다. 제2 직선부는 데이터 라인(DL)과 중첩하도록 배치됨으로써, 제2 직선부는 제1 방향(dr1)으로 이웃하는 서브 화소(PXn)들의 경계에 배치될 수 있다. 절곡부는 제1 방향(dr1)으로 연장된 제1 직선부를 제2 방향(dr2)으로 절곡시키는 제1 절곡부와, 제2 방향(dr2)으로 연장된 제2 직선부를 제1 방향(dr1)으로 절곡시키는 제2 절곡부를 포함할 수 있다.
예시적인 실시예에서, 이웃하는 화소(PX) 또는 서브 화소(PXn)에 배치된 게이트 라인(GL)의 제1 직선부들은 서로 이격되어 제1 방향(dr1)으로 연장될 수 있다. 즉, 제1 서브 화소(PX1)의 제1 직선부와 제2 서브 화소(PX2)의 제1 직선부는 서로 제2 방향(dr2)으로 이격될 수 있다. 제1 서브 화소(PX1)의 제1 직선부와 제2 서브 화소(PX2)의 제1 직선부 사이에는 하나의 제2 직선부와 2개의 절곡부가 배치될 수 있다. 이에 따라, 이웃하는 화소(PX) 또는 서브 화소(PXn)에 배치된 게이트 라인(GL)의 제1 직선부들은 서로 이격될 수 있고, 각 서브 화소(PXn)들은 엇갈린 구조를 갖고 배치될 수 있다.
제1 내지 제3 서브 화소(PX1, PX2, PX3)는 각각 트랜지스터(TR1, TR2, TR3), 화소 전극(PE1, PE2, PE3), 액정 커패시터(Ccl1, Ccl2, Ccl3) 및 스토리지 커패시터(Cst1, Cst2, Cst3)를 포함할 수 있다. 이하에서는 제1 서브 화소(PX1)만을 예시하여 설명하기로 한다.
제1 서브 화소(PX1)는 제1 트랜지스터(TR1), 화소 전극(PE), 제1 액정 커패시터(Ccl1) 및 제1 스토리지 커패시터(Cst1)를 포함할 수 있다.
제1 트랜지스터(TR1)는 일 실시예로 입력 전극, 출력 전극 및 제어 전극을 갖는 박막 트랜지스터일 수 있다. 이하, 입력 전극을 소스 전극, 출력 전극을 드레인 전극, 제어 전극을 게이트 전극으로 표현하기로 한다.
제1 트랜지스터(TR1)는 제1 게이트 라인(GL1)과 전기적으로 연결되는 제1 게이트 전극, 제1 데이터 라인(DL1)과 전기적으로 연결되는 제1 소스 전극 및 화소 전극(PE)과 전기적으로 연결되는 제1 드레인 전극을 포함할 수 있다. 여기서, 제1 트랜지스터(TR1)의 제1 드레인 전극은 화소 전극(PE)과 전기적으로 연결될 수 있다. 제1 트랜지스터(TR1)는 제1 게이트 라인(GL1)으로부터 제공받은 제1 게이트 신호(G1)를 기초로 스위칭 동작을 수행하여, 제1 데이터 라인(DL1)으로부터 제공받은 제1 데이터 신호(D1)를 화소 전극(PE)에 제공할 수 있다.
제1 액정 커패시터(Clc1)는 화소 전극(PE)과 공통 전압(Vcom)이 제공되는 공통 전극(도 4의 CE) 사이에서 형성된다. 제1 스토리지 커패시터(Cst1)는 화소 전극(PE)과 스토리지 전압(Vcst)이 제공되는 스토리지선 사이에서 형성될 수 있다.
상술한 바와 같이, 게이트 라인(GL)은 제1 방향(dr1)으로 연장된 제1 직선부가 제1 서브 화소(PX1)와 제2 서브 화소(PX2)에서 서로 이격되어 배치된다. 예컨대 제1 게이트 라인(GL1)에는 제1 서브 화소(PX1)의 제1 트랜지스터(TR1)와 제2 서브 화소(PX2)의 제2 트랜지스터(TR2)가 전기적으로 연결될 수 있다. 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)는 동일한 제1 게이트 라인(GL1)에 전기적으로 연결되되, 서로 이격된 다른 제1 직선부에 연결됨으로써 공간적 배치가 서로 엇갈린 구조를 가질 수 있다. 이에 대한 설명은 다른 도면을 참조하여 후술된다.
제1 트랜지스터(TR1)는 제1 게이트 신호(G1)를 기초로 스위칭 동작을 수행한다. 또한, 제2 트랜지스터(TR2)는 제1 게이트 신호(G1)를 기초로 스위칭 동작을 수행한다. 이에 따라, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)가 서로 동일한 스위칭 동작을 수행하게 된다. 다만, 제1 트랜지스터(TR1)는 제1 데이터 라인(DL1)과 전기적으로 연결되는 반면, 제2 트랜지스터(TR2)는 제2 데이터 라인(DL2)과 전기적으로 연결되므로, 화소 전극(PE) 및 제2 화소 전극(PE2) 각각에는 서로 다른 데이터 신호가 제공될 수 있다. 즉, 화소 전극(PE) 및 제2 화소 전극(PE2)은 동시에 서로 다른 데이터 신호를 제공받을 수 있다. 이를 통해, 본 발명의 일 실시예에 따른 표시 장치(1)는 고주파수 구동이 요구되는 고해상도 제품에도 적용이 가능하다.
도 4는 일 실시예에 따른 일 화소를 나타내는 개략적인 레이아웃도이다. 도 5는 도 4의 I-I'선을 따라 자른 단면도이다.
도 4는 제1 내지 제3 서브 화소(PX1, PX2, PX3)의 레이아웃도를 도시하고 있다. 도 5는 하나의 서브 화소, 예컨대 제1 서브 화소(PX1)의 활성층(120)이 연장된 방향을 따라 자른 단면도이다. 이하에서는 제1 서브 화소(PX1)를 예시하여 각 서브 화소(PXn)의 구조에 대하여 설명하기로 한다. 후술되는 제1 서브 화소(PX1)의 구조에 대한 설명은 다른 서브 화소(PXn)들에도 동일하게 적용될 수 있음은 자명하다.
도 4 및 도 5를 참조하면, 표시 패널(10)의 각 화소(PX)는 복수의 데이터 라인(DL), 게이트 라인(GL), 단차 보상 패턴(AP), 활성층(120), 도전 패턴(DE) 및 화소 전극(PE)을 포함할 수 있다.
또는, 표시 패널(10)의 각 화소(PX) 또는 서브 화소(PXn)는 제1 기판(100), 버퍼층(110), 차광층(BML), 제1 트랜지스터(TR1), 단차 보상 패턴(AP), 제1 보호층(160), 제1 절연층(171), 제2 절연층(172), 제1 게이트 절연층(180), 제1 평탄화층(190), 컬러 필터(CF), 화소 전극(PE), 액정층(300), 공통 전극(CE) 및 제2 기판(200)을 포함할 수 있다.
각 화소(PX)의 트랜지스터(TR)는 활성층(120), 소스 전극(130), 드레인 전극(140) 및 게이트 전극(150)을 포함할 수 있다.
제1 기판(100)은 제1 트랜지스터(TR1)가 형성되는 영역을 제공할 수 있다. 제1 기판(100)은 플라스틱(Plastic) 또는 유리(Glass)로 이루어질 수 있다.
차광층(BML)은 제1 기판(100) 상에 배치될 수 있다. 차광층(BML)은 제1 기판(100)으로부터 광이 활성층(120)에 입사되는 것을 차단할 수 있다. 차 차광층(BML)은 제1 기판(100)으로부터의 광이 활성층(120)에 입사되는 경우 활성층(120)에 흐르는 누설 전류를 방지할 수 있다. 도면에 도시되지 않았으나, 차광층(BML)의 제1 방향(dr1)의 길이와 제2 방향(dr2)의 길이는 활성층(120)의 제1 방향(dr1)의 길이와 제2 방향(dr2)의 길이보다 길 수 있다. 차광층(BML)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
버퍼층(110)은 차광층(BML) 상에 배치될 수 있다. 버퍼층(110)은 제1 기판(100)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터(TR1)를 보호할 수 있다. 버퍼층(110)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(110)은 실리콘 산화층(SiOx), 실리콘 질화층(SiNx), 실리콘 산질화물(SiON) 중 하나 이상의 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
일 실시예에 따르면, 복수의 데이터 라인(DL) 및 단차 보상 패턴(AP)은 버퍼층(110) 상에 배치될 수 있다. 도 4에 도시된 바와 같이, 복수의 데이터 라인(DL)은 제2 방향(dr2)으로 연장되고, 제1 방향(dr1)으로 이격될 수 있다. 데이터 라인(DL)들은 이웃하는 서브 화소(PXn)의 경계에서 제2 방향(dr2)으로 연장될 수 있다. 각 서브 화소(PXn)의 트랜지스터(TR1, TR2, TR3)는 소스 전극이 데이터 라인(DL)에 접속될 수 있다. 예컨대 제1 서브 화소(PX1)의 제1 트랜지스터(TR1)는 제1 데이터 라인(DL1)과 전기적으로 연결될 수 있다. 즉, 제1 데이터 라인(DL1)은 제1 트랜지스터(TR1)의 소스 전극(130)일 수 있다.
예시적인 실시예에서, 표시 패널(10)은 데이터 라인(DL) 사이에 배치된 단차 보상 패턴(AP)을 포함할 수 있다. 단차 보상 패턴(AP)은 그 상부에 배치되는 활성층(120)과 실질적으로 동일한 형상을 가질 수 있다. 복수의 단차 보상 패턴(AP)들은 각각 제1 내지 제3 서브 화소(PX1, PX2, PX3)에 배치될 수 있다. 도면에서는 단차 보상 패턴(AP)이 각각 활성층(120)과 실질적으로 동일한 패턴을 형성하는 것을 도시하고 있으나, 이에 제한되지 않는다. 단차 보상 패턴(AP)은 데이터 라인(DL)과 같이 제2 방향(dr2)으로 연장되고 제1 방향(dr1)으로 이격되어 선형의 형상을 가질 수 있다. 또는 단차 보상 패턴(AP)은 각 서브 화소(PXn)마다 도전 패턴(DE)과 중첩하도록 배치되어 섬형의 형상을 가질 수도 있다.
단차 보상 패턴(AP)은 활성층(120)이 배치되는 제1 절연층(161)의 단차를 보상해주는 기능을 수행할 수 있다. 버퍼층(110) 상에 배치되는 복수의 데이터 라인(DL)들은 서로 이격되어 배치되고, 이들 사이의 영역에는 함몰된 영역이 형성될 수 있다. 일 실시예에 따른 단차 보상 패턴(AP)은 이웃하는 데이터 라인(DL)들이 이격된 영역에 배치됨으로써 그 위에 배치되는 제1 절연층(161)의 단차를 보상할 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
제1 절연층(161)은 데이터 라인(DL) 및 단차 보상 패턴(AP) 상에 배치된다. 제1 절연층(161)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다.
제1 절연층(161)에는 제1 절연층(161)을 관통하여 제1 데이터 라인(DL1)의 상면 일부를 노출시키는 제1 컨택홀(CNT1)이 형성될 수 있다. 제1 데이터 라인(DL1)은 제1 컨택홀(CNT1)을 통해 활성층(120)의 제1 도핑 영역(SP)과 접촉할 수 있다.
활성층(120)은 제1 절연층(161) 상에 배치된다. 활성층(120)은 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2) 사이에서 소정의 길이를 갖고 배치되고, 일 단부가 절곡되어 제1 데이터 라인(DL1)과 중첩할 수 있다. 본 명세서에서 "중첩된다"는 것의 의미는 어느 한 부재가 다른 부재와 접촉하는 것 뿐만 아니라, 서로 다른 구성이 특정 부재의 두께 방향(도 5에서 제1 기판(100)의 상면에 수직한 방향)으로 중첩(overlap)되는 것을 의미할 수 있다. 활성층(120)은 제1 데이터 라인(DL1)과 중첩하는 영역에서 제1 컨택홀(CNT1)을 통해 제1 데이터 라인(DL1)과 접촉할 수 있다. 즉, 제1 데이터 라인(DL1)은 제1 트랜지스터(TR1)의 소스 전극(130)일 수 있다.
활성층(120)은 제1 도핑 영역(SP), 제2 도핑 영역(DP) 및 채널 영역(CP)을 포함할 수 있다. 채널 영역(CP)은 제1 도핑 영역(SP)과 제2 도핑 영역(DP) 사이에 배치될 수 있다. 제1 데이터 라인(DL1)은 제1 컨택홀(CNT1)을 통해 제1 도핑 영역(SP)과 접촉할 수 있다. 활성층(120)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(Rapid thermal annealing)법, SPC(Solid phase crystallization)법, ELA(Excimer laser annealing)법, MILC(Metal induced crystallization)법, SLS(Sequential lateral solidification)법 등을 들수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 활성층(120)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함할 수도 있다. 제1 도핑 영역(SP)과 제2 도핑 영역(DP)은 활성층(120)의 일부 영역이 불순물로 도핑된 영역일 수 있다. 제1 도핑 영역(SP)은 제2 도핑 영역(DP)보다 고농도로 도핑된 영역일 수 있으나, 이에 제한되지 않는다.
제1 게이트 절연층(180)은 활성층(120) 상에 배치된다. 제1 게이트 절연층(180)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다.
게이트 라인(GL)은 제1 게이트 절연층(180) 상에 배치된다. 상술한 바와 같이 게이트 라인(GL)은 복수의 제1 직선부와 제2 직선부 및 이들을 연결하는 절곡부를 포함한다. 게이트 라인, 예컨대 제1 게이트 라인(GL1)은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에 걸쳐 배치될 수 있으며, 각 서브 화소(PXn) 사이에서 제1 직선부가 절곡되어 제2 직선부와 연결될 수 있다. 게이트 라인(GL)의 제1 직선부 중 적어도 일부 영역은 활성층(120)과 중첩할 수 있다. 게이트 라인(GL)이 활성층(120)과 중첩하는 영역은 각 트랜지스터(TR)의 게이트 전극일 수 있다. 즉, 제1 게이트 라인(GL1)이 활성층(120)과 중첩하는 영역은 제1 트랜지스터(TR1)의 게이트 전극(150)을 형성할 수 있다.
게이트 전극(150)은 제1 게이트 절연층(180) 상에 배치된다. 게이트 전극(150)은 제1 게이트 절연층(180)을 사이에 두고 활성층(120)과 중첩할 수 있다. 구체적으로 게이트 전극(150)은 활성층(120)의 채널 영역(CP)과 중첩할 수 있다. 게이트 전극(150)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 절연층(162)은 게이트 전극(150) 상에 배치된다 제2 절연층(162)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다.
제2 절연층(162)에는 제2 절연층(162)과 제1 게이트 절연층(180)을 관통하여 활성층(120)의 상면 일부를 노출시키는 제2 컨택홀(CNT2)이 형성될 수 있다. 제2 컨택홀(CNT2)은 활성층(120)의 제2 도핑 영역(DP)을 노출하도록 형성될 수 있다.
도전 패턴(DE)은 제2 절연층(162) 상에 배치된다. 도전 패턴(DE)은 복수의 데이터 라인(DL) 사이에서 활성층(120)과 부분적으로 중첩하도록 배치될 수 있다. 복수의 도전 패턴(DE)들은 각각은 제1 내지 제3 서브 화소(PX1, PX2, PX3)에 배치될 수 있다. 도전 패턴(DE)은 활성층(120) 중 제1 데이터 라인(DL1)으로 절곡된 일 단부의 반대편 타 단부와 중첩하도록 배치될 수 있다. 즉, 활성층(120)은 제1 게이트 라인(GL1)과 중첩하는 채널 영역(CP)을 기준으로, 일 단부는 제1 데이터 라인(DL1)과 중첩하고, 타 단부는 도전 패턴(DE)과 중첩할 수 있다. 예시적인 실시예에서, 활성층(120)의 일 단부와 중첩하는 제1 데이터 라인(DL1)은 제1 트랜지스터(TR1)의 소스 전극(130)을 형성하고, 타 단부와 중첩하는 도전 패턴(DE)은 제1 트랜지스터(TR1)의 드레인 전극(140)을 형성할 수 있다.
도 5에 도시된 바와 같이, 제1 트랜지스터(TR1)의 드레인 전극(140)은 제2 절연층(162) 상에 배치될 수 있다. 드레인 전극(140)은 제2 컨택홀(CNT2)을 통해 활성층(120)의 제2 도핑 영역(DP)과 접촉할 수 있다.
제1 보호층(170)은 도전 패턴(DE) 또는 드레인 전극(140) 상에 배치된다. 제1 보호층(170)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다.
컬러 필터(CF)는 제1 보호층(170) 상에 배치될 수 있다. 컬러 필터(CF)는 제1 컬러 필터, 제2 컬러 필터 및 제3 컬러 필터를 포함하고, 이들은 각각 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에 배치될 수 있다.
컬러 필터(CF)를 통과한 광은 적색(red), 녹색(green) 및 청색(blue)의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있다. 다만, 상기 컬러 필터(CF)를 통과한 광의 표시 색이 기본색으로 제한되는 것은 아니며, 청록색(cyan), 자홍색(magenta), 옐로(yellow) 및 화이트(white) 계열의 색 중 어느 하나를 표시할 수도 있다. 일 실시예로, 컬러 필터(CF)는 하나의 화소(PX) 내에 배치된 각 서브 화소(PXn) 마다 서로 다른 색을 표시하는 물질로 형성될 수 있다. 예를 들어, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에는 각각 적색, 녹색 및 청색 중 하나의 컬러 필터가 형성될 수 있다.
예시적인 실시예에서, 하나의 화소(PX)에 배치된 제1 컬러 필터, 제2 컬러 필터 및 제3 컬러 필터는 각 서브 화소(PXn)의 배치에 따라 상호 엇갈린 구조로 배치될 수 있다. 예컨대 제1 서브 화소(PX1)의 제1 컬러 필터와, 제1 방향(dr1)으로 이웃하는 제3 서브 화소(PX3)의 제3 컬러 필터는 동일한 연장선 상에 배치될 수 있다. 제2 서브 화소(PX2)의 제2 컬러 필터는 제1 컬러 필터(CF1)와 제3 컬러 필터가 접하는 면에서 제2 방향(dr2)으로 이웃하는 선 상에 배치될 수 있다. 이에 따라, 각 컬러 필터(CF)들도 각 서브 화소(PXn)와 실질적으로 유사한 구조로 배치될 수 있다.
다만, 이에 제한되는 것은 아니고, 다른 실시예에서 방향에 관계 없이 인접하는 서브 화소(PXn)마다 서로 다른 색을 표시하는 물질로 형성될 수도 있다. 또한, 도면에서는 컬러 필터(CF)가 제1 기판(100)에 배치된 것으로 도시하였으나, 경우에 따라서는 제2 기판(200)에 배치될 수도 있다.
제1 평탄화층(190)은 제1 보호층(170) 및 컬러 필터(CF)상에 배치된다. 제1 평탄화층(190)은 제1 트랜지스터(TR1)와 같은 박막 트랜지스터로 인한 단차를 평탄하게 할 수 있다. 제1 평탄화층(190)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
화소 전극(PE)은 제1 평탄화층(190) 상에 배치된다. 화소 전극(PE)은 제1 평탄화층(190) 및 제1 보호층(170)을 관통하여 도전 패턴(DE) 또는 드레인 전극(140)의 상면 일부를 노출하는 전극 컨택홀(CNTP)을 통해 제1 트랜지스터(TR1)의 드레인 전극(140)에 접촉할 수 있다.
화소 전극(PE)은 활성층(120)의 일 단부, 도전 패턴(DE) 및 컬러 필터(CF)와 중첩하도록 배치될 수 있다. 화소 전극(PE)의 일부 영역은 활성층(120)의 일 단부와 도전 패턴(DE)과 중첩하여 전극 컨택홀(CNTP)을 통해 도전 패턴(DE)과 접촉할 수 있다. 화소 전극(PE)의 다른 일부 영역은 컬러 필터(CF) 상으로 연장되어 배치될 수 있다.
또한, 화소 전극(PE)은 공통 전극(CE)과 중첩하도록 배치될 수 있다. 이에 따라 제1 서브 화소(PX1)의 제1 액정 커패시터(Clc1)는 서로 중첩하는 화소 전극(PE)과 공통 전극(CE) 사이에 형성될 수 있다.
제2 기판(200)은 제1 기판(100)과 대향하도록 배치된다. 제2 기판(200)은 실질적으로 제1 기판(100)과 동일한 재료를 포함할 수 있다. 일 예로, 제2 기판(200)은 플라스틱(Plastic) 또는 유리(Glass)로 이루어질 수 있다.
공통 전극(CE)은 제2 기판(200)에 배치될 수 있다. 상술한 바와 같이, 공통 전극(CE)은 적어도 일부 영역에서 화소 전극(PE)과 중첩할 수 있다. 예시적인 실시예에서, 공통 전극(CE)은 제2 기판(200)에서 각 화소(PX) 또는 서브 화소(PXn)와 무관하게 전면적으로 배치될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 기판(100)의 화소 전극(PE)과 제2 기판(200)의 공통 전극(CE) 사이에는 액정층(300)이 배치될 수 있다. 액정층(300)은 복수의 액정 분자를 포함할 수 있다. 액정 분자는 음의 유전율 이방성을 갖고, 초기 배향 상태에서 수직 배향될 수 있다. 또한 액정 분자는 초기 배향 상태에서 소정의 선 경사(pretilt)각을 가질 수도 있다. 도면에 도시되지 않았으나, 액정층(300)과 화소 전극(PE) 사이, 액정층(300)과 공통 전극(CE) 사이에는 적어도 하나의 배향층이 배치될 수 있다. 상기 액정 분자는 상기 배향층에 의해 초기 배향이 유도될 수 있다. 액정 분자는 제1 기판(100)과 제2 기판(200) 사이에 전계가 형성되면, 특정 방향으로 기울어지거나 회전함으로써, 액정층(300)을 투과하는 광의 편광 상태를 변화시킬 수 있다.
도면에 도시되지 않았으나, 제2 기판(200)에는 공통 전극(CE) 외에 더 많은 부재가 배치될 수 있다. 예컨대 제2 기판(200) 상에는 블랙 매트릭스, 평탄화층 등이 더 배치될 수 있다. 이에 대한 자세한 설명은 생략하기로 한다.
한편, 활성층(120)의 일 단부 상에는 도전 패턴(DE)과 화소 전극(PE)이 순차적으로 배치될 수 있다. 활성층(120)은 제1 방향(dr1)으로 연장된 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2) 사이에 배치된다. 제1 절연층(161)을 사이에 두고 활성층(120)의 하부에 배치된 단차 보상 패턴(AP)은 제1 및 제2 데이터 라인(DL1, DL2)에 의한 단차를 줄여줄 수 있다. 일 실시예에 따른 단차 보상 패턴(AP1)은 상기 단차에 의한 도전 패턴(DE)과 화소 전극(PE)의 접촉 불량을 방지할 수 있다. 또한, 단차 보상 패턴(AP)은 활성층(120)의 하부에 배치된 데이터 라인(DL)과, 활성층(120)의 상부에 배치된 도전 패턴(DE)을 서로 이격시킴으로써, 이들 사이의 기생 커패시터(Cp) 형성을 방지할 수 있다.
도 6은 도 4의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 6은 제1 서브 화소(PX1)의 도전 패턴(DE) 및 활성층(120)의 타 단부를 가로지르는 단면이다.
도 6을 참조하면, 일 실시예에 따른 표시 장치(1)는 활성층(120), 활성층(120)의 하부에 배치된 복수의 데이터 라인(DL)과 단차 보상 패턴(AP), 및 활성층(120)의 상부에 배치된 게이트 라인(GL)과 도전 패턴(DE)을 포함할 수 있다. 이들 각 부재에 대한 자세한 설명은 상술한 바와 동일하므로, 이하에서는 중복되는 설명은 생략하고 도 6에 도시된 구조에 대하여 자세히 설명하기로 한다.
복수의 데이터 라인(DL)은 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)을 포함하고 이들은 서로 이격되어 배치될 수 있다. 도 6에서는 단면이 도시되어 있으나, 도 4를 참조하면 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)은 제1 방향(dr1)으로 연장될 수 있다.
단차 보상 패턴(AP)은 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2) 사이에 배치될 수 있다. 단차 보상 패턴(AP)은 제1 및 제2 데이터 라인(DL1, DL2)과 이격되어 배치되고, 실질적으로 동일한 형상으로 형성될 수 있다. 특히, 단차 보상 패턴(AP)의 높이(HA)는 제1 및 제2 데이터 라인(DL1, DL2)의 높이(HD)와 동일할 수 있다. 단차 보상 패턴(AP)은 활성층(120)의 적어도 일부 영역과 중첩할 수 있다. 일 예로, 단차 보상 패턴(AP)은 도전 패턴(DE)과 중첩하는 영역에서 활성층(120)과 중첩하도록 배치될 수 있다.
도 4를 참조하면, 도전 패턴(DE)은 활성층(120)의 타 단부 상에서 배치되어 제2 컨택홀(CNT2)을 통해 활성층(120)과 접촉할 수 있다. 단차 보상 패턴(AP)은 도전 패턴(DE)과 중첩하도록 배치됨으로써 도전 패턴(DE)은 활성층(120)과 접촉하는 영역에서 데이터 라인(DL)과 이격될 수 있다. 즉, 단차 보상 패턴(AP)은 활성층(120)이 데이터 라인(DL)보다 상부에 형성됨에 따라 발생할 수 있는 단차를 최소화 함과 동시에, 도전 패턴(DE)이 위치하는 영역에 배치됨으로써 도전 패턴(DE)은 데이터 라인(DL)과 이격되어 배치될 수 있다. 도면과 같이, 도전 패턴(DE)은 적어도 데이터 라인(DL)과 활성층(120)이 적층된 일 방향, 예컨대 제1 기판(100) 상의 부재들이 적층된 두께 방향으로 이격될 수 있다. 일 실시예에서, 도전 패턴(DE)은 상기 일 방향에 수직한 타 방향으로 제1 기판(100)의 상면과 평행한 방향에서 데이터 라인(DL)과 중첩하지 않을 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 절연층(161)은 제1 데이터 라인(DL1), 제2 데이터 라인(DL2) 및 단차 보상 패턴(AP) 상에 배치된다. 제1 절연층(161)은 이들을 전면적으로 덮도록 배치되고, 상면이 평탄한 면을 형성할 수 있다. 일 실시예에 따른 제1 절연층(161)은 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2) 사이에 배치된 단차 보상 패턴(AP)에 의해 상면이 부분적으로 함몰되지 않고 평탄한 면을 형성할 수 있다. 도면에서는 제1 절연층(161)이 하나의 층으로 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 단차 보상 패턴(AP)은 생략될 수 있고, 이 경우 제1 절연층(161)은 복수의 층으로 형성될 수 있다. 이에 대한 설명은 다른 도면을 참조하여 후술하기로 한다.
활성층(120)은 제1 절연층(161) 상에서 단차 보상 패턴(AP)과 부분적으로 중첩하도록 배치된다. 활성층(120)은 단차 보상 패턴(AP)이 배치된 평탄한 상면을 갖는 제1 절연층(161) 상에 배치된다.
활성층(120)은 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)보다 상부에 형성될 수 있다. 일 실시예에 따른 표시 장치(1)는 단차 보상 패턴(AP)을 포함하여 제1 및 제2 데이터 라인(DL1, DL2)의 상부에 활성층(120)이 배치됨에 따라 활성층(120) 상에 배치되는 도전 패턴(DE)은 데이터 라인(DL)과 이격되도록 형성할 수 있다.
일 실시예에 따르면, 활성층(120)은 적어도 일부 영역이 단차 보상 패턴(AP)과 중첩하도록 배치된다. 특히, 활성층(120)은 제2 컨택홀(CNT2)을 통해 도전 패턴(DE)과 접촉하는 영역에서 단차 보상 패턴(AP)과 중첩하도록 배치됨으로써, 활성층(120)과 접촉하는 도전 패턴(DE)은 적어도 데이터 라인(DL)과 두께 방향으로 이격되도록 형성될 수 있다. 도전 패턴(DE)은 제1 절연층(161)의 상면과 평행한 방향에서 데이터 라인(DL)과 중첩하지 않을 수 있다. 이에 따라 도전 패턴(DE)과 데이터 라인(DL) 사이에 형성되는 기생 커패시터(Cp)는 최소화될 수 있다.
예시적인 실시예에서, 활성층(120)의 일 방향으로 측정된 폭(WP)은 단차 보상 패턴(AP)의 상기 일 방향으로 측정된 폭(WA)보다 작을 수 있다. 단차 보상 패턴(AP)은 활성층(120)이 배치되는 제1 절연층(161)의 상면이 평탄하게 형성되도록, 활성층(120)보다 넓은 폭을 갖도록 형성될 수 있다.
도 4에 도시된 바와 같이, 활성층(120)은 소정의 길이를 갖고 일 방향으로 연장되고, 일 단부는 제1 데이터 라인(DL1)과 중첩하고 타 단부는 도전 패턴(DE) 및 화소 전극(PE)과 중첩할 수 있다. 또한, 도면에 도시되지 않았으나 활성층(120)은 제1 게이트 라인(GL1)과 부분적으로 중첩할 수 있다.
제1 게이트 절연층(180)은 활성층(120) 상에 배치된다.
제1 게이트 라인(GL1)은 제1 게이트 절연층(180) 상에 배치된다. 상술한 바와 같이, 제1 게이트 라인(GL1)은 복수의 직선부를 포함하며, 도 6에 도시된 바와 같이 단면상 제1 데이터 라인(DL1)과 중첩하는 제1 서브 게이트 라인(GL1a) 및 제2 데이터 라인(DL2)과 중첩하는 제2 서브 게이트 라인(GL1b)을 포함할 수 있다. 제1 서브 게이트 라인(GL1a)과 제2 서브 게이트 라인(GL1b)은 설명의 편의를 위해 구분되어 별도의 도면 부호가 부여된 것이나, 이들은 실질적으로 하나의 제1 게이트 라인(GL1)을 형성할 수 있다. 제1 서브 게이트 라인(GL1a)과 제2 서브 게이트 라인(GL1b)은 도 4를 참조하여 상술한 제1 게이트 라인(GL1)의 제2 직선부에 대응될 수 있다.
제1 서브 게이트 라인(GL1a)과 제2 서브 게이트 라인(GL1b)은 활성층(120)을 사이에 두고 서로 이격되어 배치될 수 있다. 제1 서브 게이트 라인(GL1a)과 제2 서브 게이트 라인(GL1b) 상에는 제2 절연층(162)이 배치된다.
도전 패턴(DE)은 제1 게이트 절연층(180) 및 제1 절연층(161)을 관통하여 활성층(120)의 상면 일부를 노출하는 제2 컨택홀(CNT2)을 통해 활성층(120)과 접촉할 수 있다. 상술한 바와 같이, 도전 패턴(DE)은 활성층(120)의 제2 도핑 영역(DP)에서 접촉하여 제1 트랜지스터(TR1)의 드레인 전극(140)을 형성할 수 있다.
도전 패턴(DE)과 활성층(120) 사이에는 제1 게이트 절연층(180) 및 제2 절연층(162)이 배치된다. 제1 게이트 절연층(180)과 제2 절연층(162) 사이에는 제1 게이트 라인(GL1), 즉 제1 서브 게이트 라인(GL1a)과 제2 서브 게이트 라인(GL1b)만이 배치되므로, 도전 패턴(DE)이 배치되는 제2 절연층(162)은 단차가 작을 수 있다. 이에 따라 제1 게이트 절연층(180) 및 제2 절연층(162)을 관통하는 제2 컨택홀(CNT2)은 비교적 낮은 깊이를 갖더라도 도전 패턴(DE)이 활성층(120)과 접촉할 수 있다. 예시적인 실시예에서, 제2 컨택홀(CNT2)의 높이는 0.5㎛ 내지 0.7㎛의 범위를 갖고, 제2 컨택홀(CNT2)의 폭은 1.5㎛ 내지 1.8㎛의 범위를 가질 수 있다. 단차 보상 패턴(AP)에 의해 활성층(120)과 도전 패턴(DE) 사이의 단차가 작아짐에 따라, 제2 컨택홀(CNT2)의 높이는 작아지고 폭은 넓어짐으로써 후속 공정에서 제2 컨택홀(CNT2) 내에 남은 잔여물을 효과적으로 제거할 수 있다.
또한, 일 실시예에 따르면, 단차 보상 패턴(AP)에 의해 활성층(120)이 데이터 라인(DL)보다 상부에 배치됨에 따라 도전 패턴(DE)과 데이터 라인(DL) 사이의 이격된 거리는 증가할 수 있다. 도전 패턴(DE)과 데이터 라인(DL) 사이에 배치된 복수의 절연층들은 이들이 중첩하는 영역에서 기생 커패시터(Cp)를 형성할 수 있다. 다만, 일 실시예에 따른 표시 장치(1)는 단차 보상 패턴(AP)에 의해 도전 패턴(DE)과 데이터 라인(DL) 사이의 이격된 거리가 증가되고, 도전 패턴(DE)은 데이터 라인(DL)과 동일한 수평면 상에서 중첩하지 않을 수 있다. 즉, 이들 사이에서 형성되는 기생 커패시터(Cp)의 발생을 방지할 수 있다.
도전 패턴(DE) 상에는 순차적으로 제1 보호층(170),제1 평탄화층(190) 및 화소 전극(PE)이 배치될 수 있다. 이들에 대한 자세한 설명은 상술한 바와 동일하다.
이하에서는 일 실시예에 따른 표시 장치(1)의 제조 공정에 대하여 설명하기로 한다.
도 7 내지 도 12는 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 단면도들이다.
이하에서 서술되는 표시 장치(1)의 제조 공정은 도 6의 단면도를 참조하여 서술된다. 즉, 표시 장치(1)의 제조 공정을 설명하기 위해 활성층(120)과 도전 패턴(DE)이 접촉하는 제2 컨택홀(CNT2)을 가로지르는 단면을 도시하기로 한다.
먼저, 도 7을 참조하면, 제1 기판(100)을 준비하고, 제1 기판(100) 상에 차광층(BML)과 버퍼층(110)을 형성한다. 도면에서는 차광층(BML)이 제1 기판(100)의 상면을 전면적으로 덮는 것이 도시되어 있으나, 이에 제한되지 않는다. 다만, 버퍼층(110)은 실질적으로 제1 기판(100)의 상면을 덮도록 배치될 수 있다.
다음으로, 도 8을 참조하면, 버퍼층(110) 상에 복수의 데이터 라인(DL)과 단차 보상 패턴(AP)을 형성한다. 버퍼층(110) 상에는 제1 데이터 라인(DL1), 제1 데이터 라인(DL1)과 이격된 제2 데이터 라인(DL2) 및 이들 사이에 이격되어 배치되는 단차 보상 패턴(AP)이 형성된다. 단차 보상 패턴(AP)은 활성층(120)의 일부 영역 또는 도전 패턴(DE)과 중첩하도록 배치될 수 있다. 일 실시예에 따르면, 단차 보상 패턴(AP)은 실질적으로 데이터 라인(DL)과 동일한 형상을 가질 수 있고, 상술한 바와 같이 단차 보상 패턴(AP)의 높이(HA)는 데이터 라인(DL)의 높이(HD)와 동일할 수 있다. 다만, 이에 제한되지 않는다.
다음으로, 제1 및 제2 데이터 라인(DL1, DL2)과 단차 보상 패턴(AP) 상에 제1 절연층(161)을 형성한다. 제1 절연층(161)은 버퍼층(110) 상에서 제1 및 제2 데이터 라인(DL1, DL2)과 단차 보상 패턴(AP)을 전면적으로 덮도록 배치되고, 제1 절연층(161)의 상면을 평탄한 면을 형성할 수 있다.
다음으로, 도 9를 참조하면, 제1 절연층(161)의 상면 중 단차 보상 패턴(AP)과 중첩하는 영역에 활성층(120)을 형성하고, 활성층(120)을 포함하여 제1 절연층(161) 상에 배치되는 제1 게이트 절연층(180)을 형성한다. 활성층(120)은 적어도 일부 영역이 단차 보상 패턴(AP)과 중첩할 수 있다. 예시적인 실시예에서 제2 컨택홀(CNT2)을 통해 도전 패턴(DE)과 접촉하는 영역에서, 활성층(120)은 단차 보상 패턴(AP)과 중첩하도록 배치될 수 있다. 이에 대한 설명은 상술한 바와 동일하다.
다음으로, 도 10을 참조하면, 제1 게이트 절연층(180) 상에 게이트 라인(GL), 즉 제1 서브 게이트 라인(GL1a)과 제2 서브 게이트 라인(GL1b)을 형성하고, 이들을 덮는 제2 절연층(162)을 형성한다. 게이트 라인(GL)은 평면상 활성층(120)의 일부 영역과 중첩하도록 배치되나. 도 10에 도시된 단면에서는 게이트 라인(GL)은 제1 서브 게이트 라인(GL1a)과 제2 서브 게이트 라인(GL1b)을 포함하여 활성층(120)과 이격되도록 배치될 수 있다. 제1 서브 게이트 라인(GL1a)과 제2 서브 게이트 라인(GL1b)은 각각 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2) 상에 배치된다.
제2 절연층(161)은 제1 게이트 절연층(180) 상에서 제1 서브 게이트 라인(GL1a)과 제2 서브 게이트 라인(GL1b)을 덮도록 배치된다.
다음으로 도 11을 참조하면, 제1 게이트 절연층(180)과 제2 절연층(161)을 관통하여 활성층(120)의 상면 일부를 노출하는 제2 컨택홀(CNT2)을 형성한다. 제2 컨택홀(CNT2)은 제1 서브 게이트 라인(GL1a)과 제2 서브 게이트 라인(GL1b) 사이에 형성되고, 활성층(120)의 제2 도핑 영역(DP, 도 5에 도시) 중 일부를 노출시킬 수 있다. 제2 컨택홀(CNT2)에 의해 노출된 활성층(120)은 도전 패턴(DE)과 접촉할 수 있다.
일 실시예에 따르면, 제2 컨택홀(CNT2)의 높이(HCNT)는 0.5㎛ 내지 0.7㎛의 범위를 갖고, 제2 컨택홀(CNT2)의 폭(WCNT)은 1.5㎛ 내지 1.8㎛의 범위를 가질 수 있다. 제2 컨택홀(CNT2) 상에는 도전 패턴(DE)이 배치되므로, 실질적으로 제2 컨택홀(CNT2)은 단차 보상 패턴(AP)과 중첩하도록 형성될 수 있다. 제2 컨택홀(CNT2)이 노출하는 활성층(120)의 일부 영역은 단차 보상 패턴(AP)에 의해 데이터 라인(DL)보다 상부에 형성되고, 게이트 라인(GL)과 활성층(120) 사이의 단차는 최소화될 수 있다. 게이트 라인(GL)과 활성층(120) 사이에는 제1 게이트 절연층(180)이 배치되고, 그 상부에는 제2 절연층(162)이 배치된다. 즉, 제2 컨택홀(CNT2)은 활성층(120)의 상면 일부를 노출시키기 위해 제1 게이트 절연층(180)과 제2 절연층(162)을 제거하므로, 제2 컨택홀(CNT2)의 높이(HCNT)는 낮아지고 폭(WCNT)은 넓어짐으로써 후속 공정에서 제2 컨택홀(CNT2)에 남는 잔여물을 효과적으로 제거할 수 있다.
다음으로, 도 12를 참조하면 제2 컨택홀(CNT2) 상에 배치되고 활성층(120)과 부분적으로 접촉하는 도전 패턴(DE)을 형성한다. 도전 패턴(DE)은 단차 보상 패턴(AP) 및 활성층(120)의 일부 영역과 중첩하도록 배치되고, 제2 컨택홀(CNT2)을 통해 노출된 활성층(120)과 접촉할 수 있다. 상술한 바와 같이, 도전 패턴(DE)은 각 서브 화소(PXn)의 트랜지스터(TR)의 드레인 전극(140)을 형성할 수 있다.
일 실시예에서, 도전 패턴(DE)이 단차 보상 패턴(AP)과 중첩하여 배치됨에 따라 단차 보상 패턴(AP)과 동일한 층에 형성된 데이터 라인(DL)들과 이격되어 형성될 수 있다. 도전 패턴(DE)과 데이터 라인(DL) 사이의 이격된 간격이 멀어짐에 따라 이들 사이에서 기생 커패시터(Cp)의 형성이 최소화될 수 있다. 또한, 도전 패턴(DE)이 배치되는 제2 컨택홀(CNT2)은 높이는 낮고 폭은 넓음으로써, 도전 패턴(DE)과 활성층(120)이 접촉하는 영역에서 도전 패턴(DE), 즉 드레인 전극(140)의 접촉 불량이 최소화될 수 있다.
다음으로, 도면에 도시하지 않았으나, 도전 패턴(DE)의 상부에 제1 보호층(170), 컬러 필터(CF), 제1 평탄화층(190) 및 화소 전극(PE)을 형성한다. 이에 대한 자세한 설명은 생략하기로 한다. 이상의 공정을 통해 일 실시예에 따른 표시 장치(1)를 제조할 수 있다. 표시 장치(1)는 단차 보상 패턴(AP)을 포함하여, 활성층(120)이 데이터 라인(DL)보다 상부에 배치될 수 있다. 활성층(120) 상에 배치되는 도전 패턴(DE)은 데이터 라인(DL)과 이격되도록 형성되고, 도전 패턴(DE)이 배치되는 제2 컨택홀(CNT2)은 높이는 작아지고 폭은 넓어질 수 있다. 이에 따라, 표시 장치(1)는 제2 컨택홀(CNT2)에 남는 잔여물을 효과적으로 제거할 수 있고, 도전 패턴(DE)과 활성층(120) 사이의 접촉 불량을 방지하며, 도전 패턴(DE)과 데이터 라인(DL)이 형성하는 기생 커패시터(Cp)의 발생을 최소화할 수 있다.
이하에서는 다른 실시예에 따른 표시 장치(1)에 대하여 설명하기로 한다.
도 13 및 도 14는 다른 실시예에 따른 표시 장치의 평면도이다.
상술한 바와 같이, 단차 보상 패턴(AP)은 반드시 활성층(120)과 동일한 형상을 갖지 않을 수도 있다. 단차 보상 패턴(AP)은 데이터 라인(DL)과 같이 일 방향으로 연장될 수도 있고, 도전 패턴(DE)이 배치되는 활성층(120)의 타 단부에만 중첩하도록 배치될 수 있다.
먼저, 도 13을 참조하면, 일 실시예에 따른 표시 장치(1_1)는 일 방향으로 연장된 단차 보상 패턴(AP_1)을 포함할 수 있다. 도 13의 표시 장치(1_1)는 도 4의 표시 장치(1)와 비교하여 단차 보상 패턴(AP_1)이 제2 방향(dr2)으로 연장되는 것을 제외하고는 동일하다. 이하에서는 차이점에 대하여 자세히 설명하기로 한다.
상술한 바와 같이, 단차 보상 패턴(AP_1)은 도전 패턴(DE_1) 또는 제2 컨택홀(CNT2_1)과 중첩하도록 배치될 수 있다. 즉, 단차 보상 패턴(AP_1)은 활성층(120_1) 중 도전 패턴(DE_1) 또는 제2 컨택홀(CNT2_1)과 중첩하는 영역의 하부에 배치될 수 있다. 도 13의 표시 장치(1_1)는 단차 보상 패턴(AP_1)이 제2 방향(dr2)으로 연장되고, 서로 다른 서브 화소(PXn)에 배치된 단차 보상 패턴(AP_1)과 제1 방향(dr1)으로 이격될 수 있다. 단차 보상 패턴(AP_1)은 실질적으로 데이터 라인(DL_1)들과 동일한 형성을 가질 수 있다. 즉, 단차 보상 패턴(AP_1)은 제2 방향(dr2)으로 연장된 선형의 형상을 가질 수 있다.
예시적인 실시예에서, 제2 방향(dr2)으로 연장된 단차 보상 패턴(AP_1)은 활성층(120_1)이 도전 패턴(DE_1)과 중첩하는 영역에도 배치될 수 있다. 도면에 도시되지 않았으나 하나의 단차 보상 패턴(AP_1)은 동일한 열에 이웃하여 배치된 다른 서브 화소(PXn)로 연장되고, 다른 서브 화소(PXn)의 도전 패턴(DE_1)과 중첩하도록 배치될 수 있다. 또한, 단차 보상 패턴(AP_1)은 게이트 라인(GL), 컬러 필터(CF), 화소 전극(PE) 등 활성층(120) 이외의 다른 부재들과 부분적으로 중첩할 수 있다. 다만, 이에 제한되는 것은 아니다.
한편, 단차 보상 패턴(AP)은 도전 패턴(DE)과 데이터 라인(DL)이 이격되어 형성되도록 도전 패턴(DE)과 중첩하도록 배치될 수도 있다.
도 14를 참조하면, 일 실시예에 따른 표시 장치(1_2)는 단차 보상 패턴(AP_2)이 적어도 각 서브 화소(PXn)의 도전 패턴(DE_2)과 중첩하도록 배치될 수 있다. 도 13의 단차 보상 패턴(AP_1)과 달리 도 14의 단차 보상 패턴(AP_2)은 하나의 단차 보상 패턴(AP_2)이 제2 방향(dr2)으로 연장되지 않고, 제2 방향(dr2)으로 이웃하는 서브 화소(PXn)마다 서로 다른 단차 보상 패턴(AP_2)이 배치될 수 있다.
상술한 바와 같이, 단차 보상 패턴(AP_2)은 도전 패턴(DE_2)과 데이터 라인(GL_2)의 이격된 간격을 증가시키고, 제2 컨택홀(CNT2)의 높이를 줄여주도록 배치될 수 있다. 즉, 단차 보상 패턴(AP_2)은 반드시 활성층(120_2)의 전 영역과 중첩하지 않더라도, 실질적으로 도전 패턴(DE_2)에만 중첩하도록 배치될 수도 있다.
도 14의 표시 장치(1_2)는 단차 보상 패턴(AP_2)이 도전 패턴(DE_2)과 중첩하고, 제2 컨택홀(CNT2_2)에 의해 상면 일부가 노출된 활성층(120_2)의 일 단부에 중첩하도록 배치될 수 있다. 하나의 단차 보상 패턴(AP_2)은 하나의 서브 화소(PXn) 내에 배치되고, 제1 방향(dr1) 또는 제2 방향(dr2)으로 이웃하는 단차 보상 패턴(AP_2)과 이격될 수 있다. 한편, 표시 장치(1_2)의 서브 화소(PXn)들은 제1 방향(dr1)으로 이웃하는 서브 화소(PXn)와 엇갈린 구조로 배치될 수 있다. 단차 보상 패턴(AP_2)도 제1 방향(dr1)으로 이웃하는 서브 화소(PXn)의 단차 보상 패턴(AP_2)과 제1 방향(dr1) 및 제2 방향(dr2)으로 이격될 수 있다. 예를 들어, 제1 서브 화소(PX1)는 제2 서브 화소(PX2)와 엇갈리게 배치되고, 제3 서브 화소(PX3)와 동일한 행에 놓일 수 있다. 도면으로 도시하지 않았으나, 제1 서브 화소(PX1)의 단차 보상 패턴(AP_2)은 제3 서브 화소(PX3)의 단차 보상 패턴(AP_2)과 동일한 행에 놓일 수 있고, 제2 서브 화소(PX2)의 단차 보상 패턴(AP_2)과 제2 방향(dr2)으로 이격될 수 있다. 즉, 일 실시예에 따른 단차 보상 패턴(AP_2)은 각 서브 화소(PXn)마다 이격되어 배치되어 섬형의 형상을 가질 수 있다.
한편, 단차 보상 패턴(AP)은 경우에 따라서 생략될 수도 있다.
도 15는 다른 실시예에 따른 표시 장치의 단면도이다.
도 15를 참조하면, 일 실시예에 따른 표시 장치(1_3)는 단차 보상 패턴(AP_3)이 생략되고, 제1 절연층(161_3) 상에 배치된 제3 절연층(163_3)을 더 포함할 수 있다. 도 15의 표시 장치(1_3)는 제1 절연층(161_3)과 제3 절연층(163_3)이 데이터 라인(DL)에 의해 형성된 단차를 평탄화 시키는 평탄화막의 기능을 수행할 수 있다.
예시적인 실시예에서, 제1 절연층(161_3)과 활성층(120_3) 사이에는 복수의 층이 더 배치될 수도 있다. 제1 절연층(161_3)은 상면을 평탄하게 형성하기 위해 유기물 절연물질을 포함하여 데이터 라인(DL)을 덮도록 형성되고, 제1 절연층(161_3) 상에는 무기물 절연물질을 포함하는 제3 절연층(163_3)이 더 배치될 수도 있다. 활성층(120_3)은 제3 절연층(163_3) 상의 일부 영역에 배치될 수 있다. 제1 데이터 라인(DL1_3)과 제2 데이터 라인(DL2_3)이 이격되어 배치됨으로써, 이들 사이에 형성된 단차는 유기물 절연물질을 포함하는 제1 절연층(161_3)에 의해 평탄화될 수 있다. 제3 절연층(163_3)은 제1 절연층(161_3)을 덮도록 배치되고, 무기물 절연물질을 포함하여 활성층(120_3)이 배치되는 영역을 제공할 수 있다.
도 15의 표시 장치(1_3)는 데이터 라인(DL_3) 사이의 이격된 영역에 형성된 단차를 제1 절연층(161_3)과 제3 절연층(163_3)이 보상할 수 있다. 활성층(120_3)이 단차 보상 패턴(AP)이 생략되더라도 데이터 라인(DL_3)보다 상부에 형성됨으로써, 활성층(120_3) 상에 배치되는 도전 패턴(DE_3)이 데이터 라인(DL_3)과 이격될 수 있다.
한편, 상술한 바와 같이, 데이터 라인(DL)과 도전 패턴(DE) 사이의 이격된 간격이 확보되는 경우, 데이터 라인(DL)과 활성층(120)의 배치는 달라질 수 있다. 즉, 도 15의 표시 장치(1_3)와 같이, 단차 보상 패턴(AP_3)이 도전 패턴(DE_3)과 중첩하도록 배치되어 데이터 라인(DL_3)과 도전 패턴(DE_3)이 충분히 이격되는 경우, 데이터 라인(DL)은 반드시 활성층(120)의 하부에 배치되지 않을 수도 있다.
일 실시예에 따르면, 표시 장치(1)의 제조 공정에서 활성층(120)을 먼저 형성한 뒤, 활성층(120)의 상부에서 일부 영역과 중첩하도록 배치될 수 있다. 데이터 라인(DL)은 활성층(120)과 중첩하는 영역에서 제1 컨택홀(CNT1)을 통해 활성층(120)과 접촉할 수 있다.
도 16은 도 14의 Ⅲa-Ⅲa'선 및 Ⅲb-Ⅲb'선을 따라 자른 단면도이다.
도 16은 도 14를 참조하여 상술한 표시 장치(1_3)와 다른 단면을 갖는 표시 장치(1_4)를 도시하고 있다. 즉, 도 16의 표시 장치(1_4)는 평면상 도 14의 표시 장치(1_2)와 같이 단차 보상 패턴(AP_4)이 도전 패턴(DE_4)과만 중첩하도록 배치되고, 활성층(120_4)이 데이터 라인(DL_4)과 접촉하는 영역을 노출하는 제1 컨택홀(CNT1_4)은 데이터 라인(DL_4)의 하부에 형성될 수 있다. 데이터 라인(DL_4)은 일부 영역이 활성층(120_4)의 상부에 배치되고, 제1 컨택홀(CNT1_4)을 통해 노출된 활성층(120_4)과 접촉할 수 있다.
도 16을 참조하면, 일 실시예에 따른 표시 장치(1_4)는 단차 보상 패턴(AP_4)이 도전 패턴(DE_4)과 중첩하고 활성층(120_4)은 단차 보상 패턴(AP_4)과 중첩하지 않는 영역을 포함할 수 있다. 활성층(120_4)이 단차 보상 패턴(AP_4)과 중첩하지 않는 영역에서, 데이터 라인(DL_4)의 적어도 일부 영역은 활성층(120_4)의 상부에 배치될 수 있다.
구체적으로, 도 16의 표시 장치(1_4)는 제1 기판(100), 차광층(BML) 및 버퍼층(110)을 포함하고, 버퍼층(110) 상에는 단차 보상 패턴(AP_4)이 배치될 수 있다. 도 5의 표시 장치(1)와 달리, 제1 데이터 라인(DL1_4)은 활성층(120_4)이 형성된 후에 제1 게이트 절연층(180_4) 상에 형성될 수 있다. 제1 데이터 라인(DL1_4)은 단차 보상 패턴(AP_4), 제1 절연층(161_4), 활성층(120_4) 및 제1 게이트 절연층(180_4)을 형성하는 공정 후에, 버퍼층(110) 중에서 제1 절연층(161_4)이 배치되지 않은 영역에 형성될 수 있다. 자세한 설명은 후술하기로 한다.
제1 절연층(161_4)은 단차 보상 패턴(AP_4) 상에 배치된다. 제1 절연층(161_4)은 단차 보상 패턴(AP_4)을 포함하여 버퍼층(110)의 상부에 전면적으로 배치될 수 있으나, 도 16과 같이 버퍼층(110)의 일부 영역에는 배치되지 않을 수도 있다. 버퍼층(110) 상에 제1 절연층(161_4)이 배치되지 않은 영역에는 데이터 라인(DL_4)이 배치될 수 있다. 제1 절연층(161_4)은 단차 보상 패턴(AP_4)에 의해 형성된 단차를 줄이고 평탄한 상면을 형성할 수 있다. 이러한 제1 절연층(161_4)의 형상은 실질적으로 버퍼층(110)을 전면적으로 덮도록 형성된 후, 그 상부에 배치되는 활성층(120_4)을 따라 패터닝됨으로써 형성된 것일 수 있다.
제1 절연층(161_4) 상에는 활성층(120_4)이 배치된다. 활성층(120_4)은 도전 패턴(DE_4)이 배치되는 영역에서 단차 보상 패턴(AP_4)과 부분적으로 중첩할 수 있다. 활성층(120_4)은 제1 절연층(161_4)의 평탄한 상면에 배치될 수 있다. 활성층(120_4) 상에는 제1 게이트 절연층(180_4)이 배치된다. 제1 게이트 절연층(180_4)은 활성층(120_4)을 포함하여 제1 절연층(161_4)이 배치되지 않은 버퍼층(110) 상에도 배치될 수 있다.
데이터 라인(DL_4), 예컨대 제1 데이터 라인(DL1_4)은 제1 게이트 절연층(180_4) 상에 배치될 수 있다. 예시적인 실시예에서, 데이터 라인(DL_4)의 일부 영역은 활성층(120_4)과 중첩하도록 배치되고, 다른 일부 영역은 제1 절연층(161_4)과 중첩하지 않도록 배치될 수 있다.
상술한 바와 같이 평면상 데이터 라인(DL_4)은 제2 방향(dr2)으로 연장될 수 있다. 활성층(120_4)은 제1 방향(dr1)으로 절곡된 영역을 포함하고, 상기 절곡된 영역에서 데이터 라인(DL_4)과 부분적으로 중첩할 수 있다. 도 5의 표시 장치(1)는 데이터 라인(DL)이 활성층(120)의 하부에 배치되고, 제1 절연층(161)을 관통하는 제1 컨택홀(CNT1)이 데이터 라인(DL)의 상부에 형성된다.
도 16의 표시 장치(1_4)는 활성층(120_4)이 단차 보상 패턴(AP_4)과 제1 절연층(161_4) 상에 배치되고, 데이터 라인(DL_4)은 적어도 일부 영역이 제1 절연층(161_4)과 중첩하지 않도록 배치된다. 즉, 데이터 라인(DL_4)의 일부 영역은 도 5와 같이 활성층(120_4)의 하부에 배치될 수 있다. 다만, 데이터 라인(DL_4)의 다른 일부 영역은 제1 게이트 절연층(180_4) 상에서 층간 절연층(161_4)과 활성층(120_4)에 부분적으로 중첩하도록 배치된다. 활성층(120_4)의 상부에서 데이터 라인(DL_4)이 활성층(120_4)과 중첩하는 영역에 제1 컨택홀(CNT1_4)이 형성되고, 데이터 라인(DL_4)은 제1 컨택홀(CNT1_4)을 통해 활성층(120_4)과 접촉할 수 있다. 데이터 라인(DL_4)이 활성층(120_4)과 접촉하는 영역은 소스 전극(130_4)을 형성할 수 있다.
도 16의 표시 장치(1_4)는 도 15와 같이 단차 보상 패턴(AP_4)이 도전 패턴(DE_4)과만 중첩하도록 배치되고, 이들이 중첩하는 영역에서 도전 패턴(DE_4)과 데이터 라인(DL_4)은 충분한 간격으로 이격될 수 있다. 이에 따라 이들 사이의 기생 커패시터(Cp)의 형성이 최소화되므로, 도전 패턴(DE_4)이 배치되지 않는 영역에서 데이터 라인(DL_4)의 배치는 도 15의 표시 장치(1_3)와 달라질 수 있다. 일 실시예에서, 데이터 라인(DL_4) 중 도전 패턴(DE_4)과 대향하지 않는 제1 컨택홀(CNT1_4)에서는 데이터 라인(DL_4)의 일부 영역이 제1 절연층(161_4)과 활성층(120_4)의 상부에 배치될 수 있다. 다만, 데이터 라인(DL_4)과 도전 패턴(DE_4)이 대향하는 영역에서는 데이터 라인(DL_4)은 활성층(120_4)의 하부에 배치되고, 데이터 라인(DL_4)과 도전 패턴(DE_4)은 이격되도록 형성될 수 있다.
게이트 라인(GL_4)은 제1 게이트 절연층(180_4) 상에 배치되고, 활성층(120_4)의 일부 영역과 중첩할 수 있다. 상기 중첩된 영역은 채널 영역(CP)을 형성할 수 있다. 이외 다른 부재들에 대한 설명은 상술한 바와 동일하게 이해될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
10: 표시 패널
20: 표시 구동 회로
50: 회로 보드
100: 제1 기판 110: 버퍼층
120: 활성층
130: 소스 전극 140: 드레인 전극
150: 게이트 전극
161: 제1 절연층 162: 제2 절연층
170: 제1 보호층 180: 제1 게이트 절연층
190: 제1 평탄화층
200: 제2 기판 300: 액정층
BML: 차광층 CF: 컬러 필터
PE: 화소 전극 CE: 공통 전극
AP: 단차 보상 패턴

Claims (20)

  1. 기판;
    상기 기판 상에 배치된 적어도 하나의 데이터 라인;
    상기 기판 상에서 상기 데이터 라인과 이격되어 배치된 단차 보상 패턴;
    적어도 일부 영역이 상기 데이터 라인과 상기 단차 보상 패턴 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치되고, 적어도 일부 영역이 상기 단차 보상 패턴과 중첩하는 활성층;
    상기 활성층 상에 배치된 제1 게이트 절연층; 및
    상기 제1 게이트 절연층 상에 배치되고 상기 활성층과 중첩하는 도전 패턴을 포함하되,
    상기 도전 패턴은 상기 제1 절연층의 상면과 평행한 방향에서 상기 데이터 라인과 중첩하지 않는 표시 장치.
  2. 제1 항에 있어서,
    상기 도전 패턴은 상기 제1 절연층의 상면에 수직한 방향에서 상기 데이터 라인과 중첩하지 않는 표시 장치.
  3. 제2 항에 있어서,
    상기 단차 보상 패턴의 폭은 상기 활성층의 폭보다 크고,
    상기 단차 보상 패턴의 높이는 상기 데이터 라인의 높이와 동일한 표시 장치.
  4. 제2 항에 있어서,
    상기 단차 보상 패턴은 적어도 일부 영역이 상기 도전 패턴과 중첩하도록 배치된 표시 장치.
  5. 제1 항에 있어서,
    상기 활성층의 적어도 일부 영역은 상기 데이터 라인과 중첩하도록 배치된 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 절연층은 상기 제1 절연층을 관통하여 상기 데이터 라인의 일부 영역을 노출하는 제1 컨택홀을 포함하고,
    상기 활성층은 상기 제1 컨택홀을 통해 상기 데이터 라인과 접촉하는 표시 장치.
  7. 제6 항에 있어서,
    상기 데이터 라인은 적어도 일부 영역이 상기 제1 게이트 절연층 상에서 상기 활성층과 중첩하도록 배치되고,
    상기 데이터 라인은 상기 제1 게이트 절연층을 관통하는 제2 컨택홀을 통해 상기 활성층의 일부 영역과 접촉하는 표시 장치.
  8. 제5 항에 있어서,
    상기 제1 게이트 절연층과 상기 도전 패턴 사이에 배치된 제2 절연층; 및
    상기 제1 게이트 절연층과 상기 제2 절연층 사이에 배치된 게이트 라인을 더 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 도전 패턴은 상기 제1 게이트 절연층과 상기 제2 절연층을 관통하여 상기 활성층의 적어도 일부를 노출하는 제3 컨택홀을 통해 상기 활성층과 접촉하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제3 컨택홀의 높이는 0.5 ㎛ 내지 0.7㎛의 범위를 갖고, 상기 제2 컨택홀의 폭은 1.5㎛ 내지 1.8㎛의 범위를 갖는 표시 장치.
  11. 제1 방향으로 연장된 제1 데이터 라인;
    상기 제1 방향으로 연장되고, 상기 제1 데이터 라인으로부터 상기 제1 방향과 다른 제2 방향으로 이격된 제2 데이터 라인;
    상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 배치된 제1 단차 보상 패턴;
    적어도 일부 영역이 상기 제1 단차 보상 패턴 상에 배치되고, 상기 제1 데이터 라인과 상기 제2 데이터 라인의 상부에 위치하는 제1 활성층;
    상기 제2 방향으로 연장되고 적어도 일부 영역이 상기 제1 활성층과 중첩하는 게이트 라인; 및
    상기 제1 활성층 상에 배치되고, 상기 제1 단차 보상 패턴의 적어도 일부 영역과 중첩하되 상기 제1 데이터 라인 및 상기 제2 데이터 라인과 이격된 도전 패턴을 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 단차 보상 패턴은 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에서 상기 제1 방향으로 연장된 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 단차 보상 패턴은 상기 제1 활성층과 상기 게이트 라인이 중첩하는 영역에 배치된 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 단차 보상 패턴의 상기 제2 방향으로 측정된 폭은 상기 제1 활성층의 폭보다 큰 표시 장치.
  15. 제11 항에 있어서,
    상기 제1 활성층은 적어도 일부 영역이 상기 제2 방향으로 절곡되어 상기 제1 데이터 라인과 중첩하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제2 데이터 라인과 상기 제2 방향으로 이격된 제3 데이터 라인;
    상기 제2 데이터 라인과 상기 제3 데이터 라인 사이에 배치된 제2 단차 보상 패턴; 및
    상기 제2 데이터 라인과 상기 제3 데이터 라인 사이에 배치된 제2 활성층을 더 포함하고,
    상기 제2 활성층은 적어도 일부 영역이 상기 제2 방향으로 절곡되어 상기 제2 데이터 라인과 중첩하는 표시 장치.
  17. 제16 항에 있어서,
    상기 게이트 라인은 상기 제1 방향으로 연장되어 상기 제1 활성층과 중첩하는 제1 직선부;
    상기 제1 직선부에서 상기 제1 방향으로 절곡되어 상기 제2 데이터 라인과 중첩하는 제2 직선부; 및
    상기 제2 직선부에서 상기 제2 방향으로 절곡되어 상기 제2 활성층과 중첩하는 제3 직선부를 포함하고,
    상기 제1 직선부와 상기 제3 직선부가 연장된 선은 서로 상기 제1 방향으로 이격된 표시 장치.
  18. 제1 기판;
    상기 제1 기판 상에 배치되고 서로 이격되어 배치된 적어도 하나의 데이터 라인;
    상기 데이터 라인 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치된 활성층;
    상기 활성층 상에 배치된 제1 게이트 절연층;
    상기 제1 게이트 절연층 상에 배치되고 상기 데이터 라인과 부분적으로 중첩하도록 배치된 게이트 라인;
    상기 게이트 라인과 상기 제1 게이트 절연층 상에 배치된 제2 절연층; 및
    상기 제2 절연층 상에 배치되고 상기 활성층과 부분적으로 중첩하는 도전 패턴을 포함하고,
    상기 도전 패턴은 상기 제1 절연층의 상면과 평행한 방향에서 상기 데이터 라인과 중첩하지 않는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 절연층과 상기 활성층 사이에 배치된 제3 절연층을 더 포함하고,
    상기 제1 절연층은 유기물 절연물질을 포함하고 상기 제3 절연층은 무기물 절연물질을 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 도전 패턴은 상기 제1 게이트 절연층 및 상기 제2 절연층을 관통하는 컨택홀을 통해 상기 활성층의 적어도 일부 영역과 접촉하는 표시 장치.
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