CN103383946B - 一种阵列基板、显示装置及阵列基板的制备方法 - Google Patents

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Abstract

本发明提供一种阵列基板、显示装置及阵列基板的制备方法。该阵列基板包括基板以及设置在基板上的数据线和扫描线，数据线和扫描线围成多个像素区域，像素区域内设置有薄膜晶体管，薄膜晶体管包括栅电极、源电极、漏电极和有源区，栅电极设置在有源区的上方，源电极与漏电极分设在有源区的相对两侧，像素区域内还设置有遮光金属层，遮光金属层和数据线同层设置在基板上，遮光金属层设置在有源区下方，且在正投影方向上与有源区至少部分重叠，数据线靠近源电极且在正投影方向上与有源区至少部分不重叠。本发明通过将遮光金属层和数据线在同一步骤中形成在同一层中，减少了阵列基板的构图工艺次数，提高了阵列基板及显示装置的制备效率。

Description

一种阵列基板、显示装置及阵列基板的制备方法
技术领域
本发明涉及显示技术领域，具体地，涉及一种阵列基板、显示装置及阵列基板的制备方法。
背景技术
液晶显示装置（LCD：LiquidCrystalDisplay）因其体积小、功耗低、无辐射等特点已成为目前平板显示装置中的主流产品。
目前，较常见的液晶显示装置是扭曲向列型显示方式（即TN显示方式）的液晶显示装置。随着显示技术的发展，还出现了高级超维场转换显示方式（即ADS显示方式）的液晶显示装置。目前，在技术上比较成熟的是薄膜晶体管液晶显示装置（TFT-LCD），液晶显示装置包括阵列基板和彩膜基板，其中，薄膜晶体管形成在阵列基板上，薄膜晶体管包括栅电极、源电极与漏电极，薄膜晶体管通常采用非晶硅（a-Si）材料形成。
随着显示技术的发展，出现了采用多晶硅（p-Si）材料形成薄膜晶体管的方式。具体的，先采用多晶硅（p-Si）材料形成有源区，然后对有源区进行晶化以及离子注入，从而形成薄膜晶体管的源电极与漏电极。研究显示，采用多晶硅（p-Si）材料形成的薄膜晶体管的性能比采用非晶硅材料形成的薄膜晶体管的性能高100多倍。多晶硅包括高温多晶硅(HTPS)和低温多晶硅(LTPS)，其中，采用低温多晶硅形成的薄膜晶体管具有较高的电子迁移率，还能缩小薄膜晶体管的尺寸，因此广泛应用于阵列基板中，既实现了高开口率，又使得相应的显示装置具有高亮度、低耗电的优点。
与采用非晶硅材料形成的薄膜晶体管相比，采用低温多晶硅材料形成的薄膜晶体管工作时漏电流比较大，因此，为了降低漏电流，如图1中阵列基板的一种结构示意图所示，在阵列基板对应着薄膜晶体管的有源区4的下方设置了遮光金属层3，遮光金属层3将照射到漏电极7和源电极6之间的区域的一部分光线遮住，从而使漏电流降低；或者，在形成漏电极7和源电极6的过程中采用离子注入法（也称离子掺杂法）在有源区4中设置轻掺杂漏极8；或者，将薄膜晶体管设置为双栅极结构（如图1中具有两个栅电极5）等，都能从一定程度上降低漏电流。
与采用包括有非晶硅材料形成的薄膜晶体管的阵列基板相比，采用包括有多晶硅材料形成的薄膜晶体管的阵列基板制备时需要更多次数的构图工艺，如图2中阵列基板的制备步骤图（如步骤P1-P10）所示，为了形成用于降低薄膜晶体管漏电流的遮光金属层3，在阵列基板制备时需增加遮光金属层3包括曝光工艺（如步骤P1）的构图工艺，加上阵列基板制备过程中其它膜层原有的构图工艺，例如数据线2（如步骤P6）、公共电极12（如步骤P8）、像素电极14（如步骤P10）以及用于形成数据线2和源电极6之间的电连接的第一过孔15（如步骤P5）、像素电极14与漏电极7之间的电连接的第三过孔17、第四过孔18以及第五过孔19（如步骤P5、P7和P9，其中，由于数据线2与公共电极12之间必须互相绝缘，而二者在正投影方向上有重叠或说交叉，因此在二者之间起绝缘作用的平坦层20不可少，相应的，在平坦层20中形成像素电极14与漏电极7之间的电连接的第五过孔19构图工艺也是必不可少的），导致采用多晶硅材料制备阵列基板的制备方法构图工艺数量增多，使得相应的阵列基板的制备工序繁多，制备效率低。
发明内容
本发明针对现有技术中存在的上述技术问题，提供了一种阵列基板、显示装置及阵列基板的制备方法。所述阵列基板通过将遮光金属层和数据线在同一步骤中同层形成在所述基板上，从而减少了阵列基板的构图工艺次数，提高了阵列基板的制备效率。
所述阵列基板包括基板以及设置在基板上的数据线和扫描线，数据线和扫描线围成多个像素区域，像素区域内设置有薄膜晶体管，薄膜晶体管包括栅电极、源电极、漏电极和有源区，栅电极设置在有源区的上方，源电极和漏电极分设在有源区的相对两侧，像素区域内还设置有遮光金属层，遮光金属层和数据线同层设置在基板上，遮光金属层设置在有源区下方且在正投影方向上与有源区至少部分重叠，数据线靠近源电极且在正投影方向上与有源区至少部分不重叠。
优选的，遮光金属层和数据线采用相同的导电材料。
优选的，有源区采用低温多晶硅材料，源电极和漏电极采用离子注入的方式形成在有源区的相对两侧。
优选的，遮光金属层设置在源电极和漏电极对应的区域之间，且在正投影方向上与栅电极至少部分重叠。
优选的，有源区中还设置有轻掺杂漏极，轻掺杂漏极设置在源电极和漏电极之间，且分居在栅电极对应的区域的两侧。
优选的，阵列基板还包括缓冲层，缓冲层设置在有源区的下方以及基板的上方，遮光金属层和数据线被缓冲层覆盖。
优选的，栅电极为至少一个，遮光金属层为至少一片，遮光金属层与栅电极位置对应设置。
优选的，阵列基板还包括栅绝缘层，栅绝缘层设置在所述有源区的上方以及栅电极的下方，有源区以及缓冲层被栅绝缘层覆盖。
优选的，阵列基板还包括依次设置在栅电极上方的中间介电层、第一电极、钝化层以及第二电极，第二电极与第一电极在正投影方向上至少部分重叠，第一电极为板状，第二电极为狭缝状；
缓冲层、栅绝缘层和中间介电层在对应着数据线的位置开设有第一过孔，栅绝缘层和中间介电层在对应着源电极的位置开设有第二过孔，数据线和源电极通过第一过孔以及第二过孔电连接。
优选的，第一电极为像素电极，第二电极为公共电极，栅绝缘层、中间介电层在对应着漏电极的位置开设有第三过孔，像素电极和漏电极通过第三过孔电连接；
或者，第一电极为公共电极，第二电极为像素电极，栅绝缘层、中间介电层在对应着漏电极的位置开设有第三过孔，钝化层在对应着漏电极的位置开设有第四过孔，像素电极和漏电极通过第三过孔以及第四过孔电连接。
优选的，阵列基板还包括像素电极，像素电极设置在栅绝缘层的上方，栅绝缘层在对应着漏电极的位置开设有第三过孔，像素电极与漏电极通过第三过孔电连接；
栅绝缘层和缓冲层在对应数据线的位置开设有第一过孔，栅绝缘层在对应着源电极的位置开设有第二过孔，数据线和源电极通过第一过孔和第二过孔电连接。
本发明还提供一种显示装置，包括上述阵列基板。
本发明还提供一种阵列基板的制备方法，包括在基板上形成数据线、扫描线、遮光金属层的步骤和形成薄膜晶体管的步骤，形成薄膜晶体管包括形成栅电极、源电极、漏电极和有源区的步骤，所述薄膜晶体管和所述遮光金属层均形成在由所述扫描线和所述数据线围成的多个像素区域内，所述遮光金属层和所述数据线在同一步骤中同层形成在所述基板上，所述遮光金属层形成在所述有源区下方，且在正投影方向上与所述有源区至少部分重叠，所述数据线靠近所述源电极且在正投影方向上与所述有源区至少部分不重叠。
优选的，所述制备方法具体包括：
步骤S1：在所述基板上采用一次构图工艺同时形成包括所述数据线和所述遮光金属层的图形，所述数据线和所述遮光金属层相隔设置；
步骤S2：在完成步骤S1的所述基板上形成缓冲层和包括所述有源区的图形；所述缓冲层覆盖所述遮光金属层和所述数据线，所述有源区的图形形成在所述缓冲层上，且所述有源区的图形在正投影方向上与所述遮光金属层至少部分重叠；
步骤S3：在完成步骤S2的所述基板上形成栅绝缘层和包括所述栅电极的图形，所述栅电极的图形形成在所述栅绝缘层与所述遮光金属层位置对应的上方；
步骤S4：在完成步骤S3的所述基板上形成所述源电极和所述漏电极，所述源电极和所述漏电极采用离子注入方式形成在所述有源区的相对两侧。
优选的，所述制备方法还包括形成包括第一电极以及第二电极的图形的步骤，所述第一电极为像素电极，所述第二电极为公共电极：
步骤S5：在完成步骤S4的所述基板上形成中间介电层以及包括第一过孔、第二过孔以及第三过孔的图形，其中：所述第一过孔形成在对应着所述数据线的位置并贯穿所述缓冲层、所述栅绝缘层和所述中间介电层，所述第二过孔形成在对应着所述源电极的位置并贯穿所述栅绝缘层和所述中间介电层，所述第三过孔形成在对应着所述漏电极的位置并贯穿所述栅绝缘层和所述中间介电层；
步骤S6：在完成步骤S5的所述基板上形成包括所述像素电极的图形，所述像素电极的图形形成在所述中间介电层的上方，所述数据线与所述源电极通过所述第一过孔以及所述第二过孔电连接，所述像素电极与所述漏电极通过所述第三过孔电连接；
步骤S7:在完成步骤S6的所述基板上形成所述钝化层以及包括所述公共电极的图形，所述钝化层完全覆盖所述像素电极，所述公共电极的图形形成在所述钝化层的上方。
优选的，所述制备方法还包括形成包括第一电极以及第二电极的图形的步骤，所述第一电极为公共电极，所述第二电极为像素电极：
步骤S5’：在完成步骤S4的所述基板上形成中间介电层以及包括第一过孔、第二过孔以及第三过孔的图形，其中：所述第一过孔形成在对应着所述数据线的位置并贯穿所述缓冲层、所述栅绝缘层和所述中间介电层，所述第二过孔形成在对应着所述源电极的位置并贯穿所述栅绝缘层和所述中间介电层，所述第三过孔形成在对应着所述漏电极的位置并贯穿所述栅绝缘层和所述中间介电层；
步骤S6’:在完成步骤S5’的所述基板上形成包括所述公共电极的图形，所述公共电极的图形形成在所述中间介电层的上方，所述数据线与所述源电极通过所述第一过孔和所述第二过孔电连接，所述第三过孔中同时填充有用于形成所述公共电极的导电材料；
步骤S7’：在完成步骤S6’的所述基板上形成所述钝化层以及在所述钝化层中形成包括第四过孔的图形，所述第四过孔形成在对应着所述漏电极的位置，且所述第四过孔的位置与所述第三过孔的位置相对应；
步骤S8’：在完成步骤S7’的所述基板上形成包括像素电极的图形并使所述像素电极与所述漏电极通过所述第三过孔和所述第四过孔电连接。
优选的，所述制备方法具体还包括形成像素电极的步骤：
步骤S5”：在完成所述步骤S4的所述基板上形成包括第一过孔、第二过孔以及第三过孔的图形，其中：所述第一过孔形成在对应着所述数据线的位置并贯穿所述缓冲层和所述栅绝缘层，所述第二过孔形成在对应着所述源电极的位置并贯穿所述栅绝缘层，所述第三过孔形成在对应着所述漏电极的位置并贯穿所述栅绝缘层；
步骤S6”：在完成步骤S5”的所述基板上形成包括所述像素电极的图形，所述像素电极的图形形成在所述栅绝缘层上，所述数据线通过所述第一过孔和所述第二过孔与所述源电极电连接；所述像素电极与所述漏电极通过所述第三过孔电连接。
优选的，该制备方法步骤S4还进一步包括：采用离子注入方式在所述有源区中形成轻掺杂漏极，所述轻掺杂漏极形成在所述源电极和所述漏电极之间，且分居在所述栅电极对应的区域的两侧。
优选的，在步骤S1中形成的所述遮光金属层为至少一片，在步骤S3中形成的所述栅电极为至少一个，所述遮光金属层与所述栅电极位置对应设置。
本发明的有益效果：本发明所提供的阵列基板中，所述遮光金属层和所述数据线形成在所述阵列基板的同一层；且在相应的阵列基板的制备方法中，所述遮光金属层和所述数据线通过同一构图工艺形成，与现有的阵列基板的制备方法相比，减少了对数据线的单独构图工艺，从而减少了阵列基板制备方法中的构图工艺总次数，提高了阵列基板以及显示装置的制备效率。
附图说明
图1为现有技术中阵列基板的结构示意图；
图2为图1所示阵列基板的制备方法流程图；
图3为本发明实施例1中阵列基板的结构示意图；
图4为图3所示阵列基板的制备方法流程图；
图5为本发明实施例3中阵列基板的结构示意图；
图6为图5所示阵列基板的制备方法流程图。
其中的附图标记说明：
1.基板；2.数据线；3.遮光金属层；4.有源区；5.栅电极；6.源电极；7.漏电极；8.轻掺杂漏极；9.缓冲层；10.栅绝缘层；11.中间介电层；12.公共电极；13.钝化层；14.像素电极；15.第一过孔；16.第二过孔；17.第三过孔；18.第四过孔；19.第五过孔；20.平坦层。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明一种阵列基板、显示装置及阵列基板的制备方法作进一步详细描述。
实施例1：
本实施例提供一种阵列基板，如图3所示，所述阵列基板包括基板1以及设置在基板1上的数据线2和扫描线（图3中未示出），所述数据线2和所述扫描线围成多个像素区域，所述像素区域内设置有薄膜晶体管，薄膜晶体管包括栅电极5、源电极6、漏电极7和有源区4，栅电极5设置在有源区4的上方，源电极6与漏电极7分设在有源区4的相对两侧，所述像素区域内还设置有遮光金属层3，遮光金属层3和数据线2同层设置在基板1上，遮光金属层3设置在有源区4下方，且在正投影方向上与有源区4至少部分重叠，数据线2靠近源电极6且在正投影方向上与有源区4至少部分不重叠。
其中，遮光金属层3设置在源电极6与漏电极7对应的区域之间，且在正投影方向上与所述栅电极5至少部分重叠。有源区4采用低温多晶硅材料，源电极6与漏电极7采用离子注入的方式（如离子注入含硼或含磷材料）形成在有源区4的相对两侧。
本实施例中，遮光金属层与有源区部分重叠，即遮光金属层设置在源电极与漏电极对应的区域之间，目的是为了使遮光金属层至少要遮住有源区的一部分区域，从而使照射到有源区的光线能够被遮住一部分，进而降低有源区的漏电流；当然，遮光金属层也可以与有源区完全重叠，这样，遮光金属层就将有源区完全遮住，从而使照射到有源区的光线被全部遮住，能够更进一步地降低有源区的漏电流。
其中，遮光金属层3和数据线2采用相同的导电材料，使得设置在同一层中的遮光金属层3和数据线2可以通过一次构图工艺同时形成；且由于该导电材料不透光，所以遮光金属层3同时起到遮住照射到有源区4的部分光线，从而降低薄膜晶体管的漏电流的作用。
优选的，在本实施例中，有源区4中还设置有轻掺杂漏极8，轻掺杂漏极8设置在源电极6与漏电极7之间，且分居在栅电极5对应的区域的两侧。在本实施例中，轻掺杂漏极8能够同时起到降低薄膜晶体管的漏电流的作用。
其中，栅电极为至少一个，遮光金属层为至少一片。在本实施例中，栅电极5为两个，遮光金属层3为两片，遮光金属层3与栅电极5位置对应设置。在本实施例中，栅电极设置为两个可以同时起到减小薄膜晶体管的漏电流的作用。
在本实施例中，阵列基板还包括缓冲层9，缓冲层9设置在有源区4的下方以及基板1的上方，遮光金属层3和数据线2被缓冲层9完全覆盖。由于本实施例中有源区4采用低温多晶硅材料，所述缓冲层9用于阻挡基板1中所含的杂质扩散进入薄膜晶体管的有源区4中，防止对薄膜晶体管的阈值电压和漏电流等特性产生影响；同时，由于低温多晶硅通常是用准分子激光退火的方法形成在基板1上，设置缓冲层9能进一步防止准分子激光退火造成基板1中的杂质扩散，提高低温多晶硅形成的薄膜晶体管的质量。
在本实施例中，阵列基板还包括栅绝缘层10以及依次设置在栅电极5上方的中间介电层11、第一电极、钝化层13以及第二电极；其中，栅绝缘层10设置在所述有源区4的上方以及栅电极5的下方，有源区4以及缓冲层9被栅绝缘层10覆盖；第二电极与第一电极在正投影方向上至少部分重叠，第一电极为板状，第二电极为狭缝状。此时，缓冲层9、栅绝缘层10和中间介电层11在对应着数据线2的位置开设有第一过孔15，栅绝缘层10和中间介电层11在对应着源电极6的位置开设有第二过孔16，数据线2和源电极6通过第一过孔15以及第二过孔16电连接。
在本实施例中，第一电极为公共电极12，第二电极为像素电极14，栅绝缘层10、中间介电层11在对应着漏电极7的位置开设有第三过孔17，钝化层13在对应着漏电极7的位置开设有第四过孔18，像素电极14与漏电极7通过第三过孔17以及第四过孔18电连接。
需要说明的是，在中间介电层11以及第一电极之间还可以设置平坦层，平坦层能使得中间介电层保持平坦；当然，中间介电层11以及第一电极之间也可以不设置平坦层，如本实施例所述，这能使阵列基板的厚度相对较薄。在本实施例中，均以第一电极为板状说明，可以理解的是，第一电极还可以为狭缝状。
基于上述阵列基板，本实施例还提供了一种该阵列基板的制备方法，包括：在基板上形成数据线、扫描线、遮光金属层的步骤和形成薄膜晶体管的步骤，形成所述薄膜晶体管包括形成栅电极、源电极、漏电极和有源区的步骤，所述薄膜晶体管和所述遮光金属层均形成在由所述扫描线和所述扫描线围成的多个像素区域内，遮光金属层和数据线在同一步骤中同层形成在基板上，遮光金属层形成在有源区下方且在正投影方向上与有源区至少部分重叠，数据线靠近源电极且在正投影方向上与有源区至少部分不重叠。
如图4所示，所述制备方法具体包括：
步骤S1：在基板1上采用一次构图工艺同时形成包括数据线2和遮光金属层3的图形，数据线2和遮光金属层3相隔设置。
其中，所述构图工艺，可只包括光刻工艺，或，包括光刻工艺以及刻蚀步骤，同时还可以包括打印、喷墨等其他用于形成预定图形的工艺；光刻工艺，是指包括成膜、曝光、显影等工艺过程的利用光刻胶、掩模板、曝光机等形成图形的工艺。
在本实施例中，所述构图工艺包括：首先，在基板1上形成（如溅射或涂覆等）一层用于形成数据线2和遮光金属层3的导电材料；接着，在导电材料上涂覆一层光刻胶；然后，用设置有包括数据线和遮光金属层的图形的掩模板对光刻胶进行曝光；最后经显影、刻蚀后形成包括数据线2和遮光金属层3的图形。本实施例阵列基板的制备方法中，涉及到通过构图工艺形成的膜层的制备工艺与此相同，不再详细赘述。
步骤S2：在完成步骤S1的基板1上形成缓冲层9和包括有源区4的图形；缓冲层9完全覆盖遮光金属层3和数据线2，有源区4的图形形成在缓冲层9上，且有源区4的图形在正投影方向上与遮光金属层3至少部分重叠。
步骤S3：在完成步骤S2的基板1上形成栅绝缘层10和包括栅电极5的图形，栅电极5的图形形成在栅绝缘层10的与所述遮光金属层3位置对应的上方。
步骤S4：在完成步骤S3的基板1上形成源电极6与漏电极7，源电极6与漏电极7采用离子注入方式形成在有源区4的相对两侧。
所述制备方法还包括形成包括第一电极以及第二电极的图形的步骤，其中，第一电极为公共电极12，第二电极为像素电极14，具体的制备方法为：
步骤S5’：在完成步骤S4的基板1上形成中间介电层11以及包括第一过孔15、第二过孔16以及第三过孔17的图形，其中：第一过孔15形成在对应着数据线2的位置并贯穿缓冲层9、栅绝缘层10和中间介电层11，第二过孔16形成在对应着源电极6的位置并贯穿栅绝缘层10和中间介电层11，第三过孔17形成在对应着漏电极7的位置并贯穿栅绝缘层10和中间介电层11。
步骤S6’:在完成步骤S5’的基板1上形成包括公共电极12的图形，数据线2与源电极6通过第一过孔15以及第二过孔16电连接，第三过孔17中同时填充有用于形成公共电极12的导电材料。
步骤S7’：在完成步骤S6’的基板1上形成钝化层13以及在钝化层13中形成包括第四过孔18的图形，第四过孔18形成在对应着漏电极7的位置，且第四过孔18的位置与第三过孔17的位置相对应。
步骤S8’：在完成步骤S7’的基板1上形成包括像素电极14的图形，像素电极14与漏电极7通过第三过孔17以及第四过孔18电连接。
优选的，该制备方法步骤S4还进一步包括：采用离子注入方式在有源区4中形成轻掺杂漏极8，轻掺杂漏极8形成在源电极6与漏电极7之间，且分居在栅电极5对应的区域的两侧。
优选的，在步骤S1中形成的遮光金属层3为两片，在步骤S3中形成的栅电极5为两个，遮光金属层3与栅电极5位置对应设置。
作为与阵列基板一种优选结构对应的制备方法，当在中间介电层11以及第一电极之间形成平坦层时，在平坦层中形成像素电极14与漏电极7之间的电连接的过孔的构图工艺可以与形成第三过孔17的构图工艺为同一个，并不会增加额外的工艺过程（即不会增加对应着现有技术阵列基板制备方法的步骤P7的构图工艺）。
实施例2：
本实施例提供的阵列基板，与实施例1不同的是：第一电极为板状的像素电极，第二电极为狭缝状的公共电极；相应的，在该阵列基板中，栅绝缘层、中间介电层在对应着漏电极的位置开设有第三过孔，像素电极与漏电极通过第三过孔电连接。基于上述阵列基板结构的不同，在本实施例阵列基板中不需要开设第四过孔，阵列基板的其它结构及材质均与实施例1相同，在此不再赘述。
相应地，基于上述阵列基板，本实施例提供一种该阵列基板的制备方法，与实施例1中阵列基板的制备方法不同的是：与上述阵列基板的结构相对应地，本实施例中的阵列基板没有开设第四过孔的步骤，且公共电极形成在像素电极之上。
在本实施例中，所述制备方法中形成包括第一电极以及第二电极的图形的步骤具体为：
步骤S5：在完成步骤S4的基板上形成中间介电层以及包括第一过孔、第二过孔以及第三过孔的图形，其中：第一过孔形成在对应着数据线的位置并贯穿缓冲层、栅绝缘层和中间介电层，第二过孔形成在对应着源电极的位置并贯穿栅绝缘层和中间介电层，第三过孔形成在对应着漏电极的位置并贯穿栅绝缘层和中间介电层。
步骤S6：在完成步骤S5的基板上形成包括像素电极的图形，数据线与源电极通过第一过孔以及第二过孔电连接，像素电极与漏电极通过第三过孔电连接。
步骤S7:在完成步骤S6的基板上形成钝化层以及包括公共电极的图形，钝化层完全覆盖像素电极，公共电极的图形形成在钝化层的上方。
本实施例中所提供的阵列基板的制备方法的其它步骤与实施例1相同，这里不再赘述。
实施例3：
本实施例提供一种阵列基板，如图5所示，所述阵列基板包括基板1以及设置在基板1上的数据线2和扫描线（图3中未示出），所述数据线2和所述扫描线围成多个像素区域，所述像素区域内设置有薄膜晶体管，薄膜晶体管包括栅电极5、源电极6、漏电极7和有源区4，所栅电极5设置在有源区4的上方，源电极6与漏电极7分设在有源区4的相对两侧，所述像素区域内还设置有遮光金属层3，遮光金属层3和数据线2同层设置在基板1上，遮光金属层3设置在有源区下方，且在正投影方向上与有源区4至少部分重叠，数据线2靠近源电极6且在正投影方向上与有源区4至少部分不重叠。
其中，所述阵列基板还包括：轻掺杂漏极8、缓冲层9以及栅绝缘层10。
上述阵列基板中的结构以及材质与实施例1或实施例2相同，这里不再赘述。
与实施例1和实施例2不同的是：本实施例中的阵列基板还包括像素电极14，像素电极14设置在栅绝缘层10的上方，栅绝缘层10在对应着漏电极7的位置开设有第三过孔17，像素电极14与漏电极7通过第三过孔17电连接；栅绝缘层10和缓冲层9在对应数据线2的位置开设有第一过孔15，栅绝缘层10在对应着源电极6的位置开设有第二过孔16，数据线2和源电极6通过第一过孔15以及第二过孔16电连接。
相应地，基于上述阵列基板的结构，本实施例提供一种该阵列基板的制备方法，其中，该制备方法的前四个步骤（即步骤S1、S2、S3、S4）与实施例1或实施例2中阵列基板制备方法的前四个步骤相同，另外，该阵列基板的制备方法还包括形成像素电极的步骤，如图6所示，具体为：
步骤S5”：在完成步骤S4的基板1上形成包括第一过孔15、第二过孔16以及第三过孔17的图形，其中：第一过孔15形成在对应着数据线2的位置并贯穿缓冲层9和栅绝缘层10，第二过孔16形成在对应着源电极6的位置并贯穿栅绝缘层10，第三过孔17形成在对应着漏电极7的位置并贯穿栅绝缘层10。
步骤S6”：在完成步骤S5”的基板1上形成包括像素电极14的图形，数据线2通过第一过孔15以及第二过孔16与源电极6电连接；像素电极14与漏电极7通过第三过孔17电连接。
需要说明的是，实施例1和实施例2是以具有高级超维场转换显示方式（即ADS显示方式）的阵列基板作为示例对本发明的实施方式进行具体说明，实施例3是以具有扭曲向列型显示方式（即TN显示方式）的阵列基板作为示例对本发明的实施方式进行具体说明，但以上实施例仅是本发明的优选实施方式，而本发明的实际应用范围并不局限于此。
其中，ADS（ADvancedSuperDimensionSwitch，高级超维场转换）模式是平面电场宽视角核心技术，其核心技术特性描述为：通过同一平面内狭缝电极边缘所产生的电场以及狭缝电极层与板状电极层间产生的电场形成多维电场，使液晶盒内狭缝电极间、电极正上方所有取向液晶分子都能够产生旋转，从而提高了液晶工作效率并增大了透光效率。ADS模式的开关技术可以提高TFT-LCD产品的画面品质，具有高分辨率、高透过率、低功耗、宽视角、高开口率、低色差、无挤压水波纹（pushMura）等优点。针对不同应用，ADS技术的改进技术有高透过率I-ADS技术、高开口率H-ADS和高分辨率S-ADS技术等。
本发明的有益效果：本发明所提供的阵列基板中，遮光金属层和数据线形成在所述阵列基板的同一层中；且在相应的阵列基板的制备方法中，所述遮光金属层和数据线是通过同一构图工艺（其中包括曝光工艺）形成；与现有的阵列基板中，遮光金属层和数据线不在同一构图工艺中形成，且二者也不设置在阵列基板的同一层中相比，减少了对数据线的单独构图工艺（即减少了对应着现有技术阵列基板制备方法的步骤P6中的构图工艺）从而使得阵列基板的构图工艺数量减少，提高了阵列基板以及显示装置的制备效率。
实施例4：
本实施例提供一种显示装置，包括上述任意一个实施例提供的阵列基板。
所述显示装置由于采用了上述实施例中所述的阵列基板，因此减少了阵列基板的构图工艺的数量，从而提高了显示装置的制备效率。
所述显示装置可以为：液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (19)

1.一种阵列基板，包括基板以及设置在所述基板上的数据线和扫描线，所述数据线和所述扫描线围成多个像素区域，所述像素区域内设置有薄膜晶体管，所述薄膜晶体管包括栅电极、源电极、漏电极和有源区，所述栅电极设置在所述有源区的上方，所述源电极和所述漏电极分设在所述有源区的相对两侧，所述像素区域内还设置有遮光金属层，其特征在于，所述遮光金属层和所述数据线同层设置在所述基板上，所述遮光金属层设置在所述有源区下方，且在正投影方向上与所述有源区至少部分重叠，所述数据线靠近所述源电极且在正投影方向上与所述有源区至少部分不重叠。
2.根据权利要求1所述的阵列基板，其特征在于，所述遮光金属层和所述数据线采用相同的导电材料。
3.根据权利要求2所述的阵列基板，其特征在于，所述有源区采用低温多晶硅材料，所述源电极和所述漏电极采用离子注入的方式形成在所述有源区的相对两侧。
4.根据权利要求3所述的阵列基板，其特征在于，所述遮光金属层设置在所述源电极和所述漏电极对应的区域之间，且在正投影方向上与所述栅电极至少部分重叠。
5.根据权利要求4所述的阵列基板，其特征在于，所述有源区中还设置有轻掺杂漏极，所述轻掺杂漏极设置在所述源电极和所述漏电极之间，且分居在所述栅电极对应的区域的两侧。
6.根据权利要求5所述的阵列基板，其特征在于，所述阵列基板还包括缓冲层，所述缓冲层设置在所述有源区的下方以及所述基板的上方，所述遮光金属层和所述数据线被所述缓冲层覆盖。
7.根据权利要求6所述的阵列基板，其特征在于，所述栅电极为至少一个，所述遮光金属层为至少一片，所述遮光金属层与所述栅电极位置对应设置。
8.根据权利要求7所述的阵列基板，其特征在于，所述阵列基板还包括栅绝缘层，所述栅绝缘层设置在所述有源区的上方以及所述栅电极的下方，所述有源区以及所述缓冲层被所述栅绝缘层覆盖。
9.根据权利要求8所述的阵列基板，其特征在于，所述阵列基板还包括依次设置在所述栅电极上方的中间介电层、第一电极、钝化层以及第二电极，所述第二电极与所述第一电极在正投影方向上至少部分重叠，所述第一电极为板状或狭缝状，所述第二电极为狭缝状；
所述缓冲层、所述栅绝缘层和所述中间介电层在对应着所述数据线的位置开设有第一过孔，所述栅绝缘层和所述中间介电层在对应着所述源电极的位置开设有第二过孔，所述数据线和所述源电极通过所述第一过孔以及所述第二过孔电连接。
10.根据权利要求9所述的阵列基板，其特征在于，所述第一电极为像素电极，所述第二电极为公共电极，所述栅绝缘层、所述中间介电层在对应着所述漏电极的位置开设有第三过孔，所述像素电极和所述漏电极通过所述第三过孔电连接；
或者，所述第一电极为公共电极，所述第二电极为像素电极，所述栅绝缘层、所述中间介电层在对应着所述漏电极的位置开设有第三过孔，所述钝化层在对应着所述漏电极的位置开设有第四过孔，所述像素电极和所述漏电极通过所述第三过孔以及所述第四过孔电连接。
11.根据权利要求8所述的阵列基板，其特征在于，所述阵列基板还包括像素电极，所述像素电极设置在所述栅绝缘层的上方，所述栅绝缘层在对应着所述漏电极的位置开设有第三过孔，所述像素电极与所述漏电极通过所述第三过孔电连接；
所述栅绝缘层和所述缓冲层在对应所述数据线的位置开设有第一过孔，所述栅绝缘层在对应着所述源电极的位置开设有第二过孔，所述数据线和所述源电极通过所述第一过孔和所述第二过孔电连接。
12.一种显示装置，其特征在于，包括权利要求1-11任意一项所述的阵列基板。
13.一种阵列基板的制备方法，包括在基板上形成数据线、扫描线、遮光金属层的步骤和形成薄膜晶体管的步骤，形成所述薄膜晶体管包括形成栅电极、源电极、漏电极和有源区的步骤，所述薄膜晶体管和所述遮光金属层均形成在由所述扫描线和所述数据线围成的多个像素区域内，其特征在于，所述遮光金属层和所述数据线在同一步骤中同层形成在所述基板上，所述遮光金属层形成在所述有源区下方，且在正投影方向上与所述有源区至少部分重叠，所述数据线靠近所述源电极且在正投影方向上与所述有源区至少部分不重叠；
所述制备方法具体包括：
步骤S1：在所述基板上采用一次构图工艺同时形成包括所述数据线和所述遮光金属层的图形，所述数据线和所述遮光金属层相隔设置；
步骤S2：在完成步骤S1的所述基板上形成缓冲层和包括所述有源区的图形；所述缓冲层覆盖所述遮光金属层和所述数据线，所述有源区的图形形成在所述缓冲层上，且所述有源区的图形在正投影方向上与所述遮光金属层至少部分重叠；
步骤S3：在完成步骤S2的所述基板上形成栅绝缘层和包括所述栅电极的图形，所述栅电极的图形形成在所述栅绝缘层与所述遮光金属层位置对应的上方；
步骤S4：在完成步骤S3的所述基板上形成所述源电极和所述漏电极，所述源电极和所述漏电极形成在所述有源区的相对两侧。
14.根据权利要求13所述的阵列基板的制备方法，其特征在于，所述源电极和所述漏电极采用离子注入方式形成在所述有源区的相对两侧。
15.根据权利要求14所述的阵列基板的制备方法，其特征在于，所述制备方法还包括形成包括第一电极以及第二电极的图形的步骤，所述第一电极为像素电极，所述第二电极为公共电极：
步骤S5：在完成步骤S4的所述基板上形成中间介电层以及包括第一过孔、第二过孔以及第三过孔的图形，其中：所述第一过孔形成在对应着所述数据线的位置并贯穿所述缓冲层、所述栅绝缘层和所述中间介电层，所述第二过孔形成在对应着所述源电极的位置并贯穿所述栅绝缘层和所述中间介电层，所述第三过孔形成在对应着所述漏电极的位置并贯穿所述栅绝缘层和所述中间介电层；
步骤S6：在完成步骤S5的所述基板上形成包括所述像素电极的图形，所述数据线与所述源电极通过所述第一过孔以及所述第二过孔电连接，所述像素电极与所述漏电极通过所述第三过孔电连接；
步骤S7:在完成步骤S6的所述基板上形成钝化层以及包括所述公共电极的图形，所述钝化层完全覆盖所述像素电极，所述公共电极的图形形成在所述钝化层的上方。
16.根据权利要求14所述的阵列基板的制备方法，其特征在于，所述制备方法还包括形成包括第一电极以及第二电极的图形的步骤，所述第一电极为公共电极，所述第二电极为像素电极：
步骤S5’：在完成步骤S4的所述基板上形成中间介电层以及包括第一过孔、第二过孔以及第三过孔的图形，其中：所述第一过孔形成在对应着所述数据线的位置并贯穿所述缓冲层、所述栅绝缘层和所述中间介电层，所述第二过孔形成在对应着所述源电极的位置并贯穿所述栅绝缘层和所述中间介电层，所述第三过孔形成在对应着所述漏电极的位置并贯穿所述栅绝缘层和所述中间介电层；
步骤S6’:在完成步骤S5’的所述基板上形成包括所述公共电极的图形，所述数据线与所述源电极通过所述第一过孔和所述第二过孔电连接，所述第三过孔中同时填充有用于形成所述公共电极的导电材料；
步骤S7’：在完成步骤S6’的所述基板上形成钝化层以及在所述钝化层中形成包括第四过孔的图形，所述第四过孔形成在对应着所述漏电极的位置，且所述第四过孔的位置与所述第三过孔的位置相对应；
步骤S8’：在完成步骤S7’的所述基板上形成包括像素电极的图形，所述像素电极与所述漏电极通过所述第三过孔和所述第四过孔电连接。
17.根据权利要求14所述的阵列基板的制备方法，其特征在于，所述制备方法具体还包括形成像素电极的步骤：
步骤S5”：在完成所述步骤S4的所述基板上形成包括第一过孔、第二过孔以及第三过孔的图形，其中：所述第一过孔形成在对应着所述数据线的位置并贯穿所述缓冲层和所述栅绝缘层，所述第二过孔形成在对应着所述源电极的位置并贯穿所述栅绝缘层，所述第三过孔形成在对应着所述漏电极的位置并贯穿所述栅绝缘层；
步骤S6”：在完成步骤S5”的所述基板上形成包括所述像素电极的图形，所述数据线通过所述第一过孔和所述第二过孔与所述源电极电连接；所述像素电极与所述漏电极通过所述第三过孔电连接。
18.根据权利要求14-17任意一项所述的阵列基板的制备方法，其特征在于，所述步骤S4还进一步包括：采用离子注入方式在所述有源区中形成轻掺杂漏极，所述轻掺杂漏极形成在所述源电极和所述漏电极之间，且分居在所述栅电极对应的区域的两侧。
19.根据权利要求18所述的阵列基板的制备方法，其特征在于，在步骤S1中形成的所述遮光金属层为至少一片，在步骤S3中形成的所述栅电极为至少一个，所述遮光金属层与所述栅电极位置对应设置。
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103383946B (zh) 2013-07-12 2016-05-25 京东方科技集团股份有限公司 一种阵列基板、显示装置及阵列基板的制备方法
CN103676281A (zh) * 2013-12-23 2014-03-26 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置
CN103928472A (zh) 2014-03-26 2014-07-16 京东方科技集团股份有限公司 一种阵列基板及其制作方法和显示装置
CN104022126B (zh) * 2014-05-28 2017-04-12 京东方科技集团股份有限公司 一种阵列基板、其制作方法及显示装置
KR102241442B1 (ko) * 2014-09-05 2021-04-16 엘지디스플레이 주식회사 박막트랜지스터 기판 및 그 제조 방법
KR101679252B1 (ko) * 2014-09-30 2016-12-07 엘지디스플레이 주식회사 박막 트랜지스터 기판과 그 제조방법 및 그를 이용한 디스플레이 장치
CN104393000B (zh) * 2014-10-20 2018-06-19 上海天马微电子有限公司 一种阵列基板及其制作方法、显示装置
CN104536603B (zh) * 2014-12-18 2018-01-09 深圳市华星光电技术有限公司 显示器及具有触控功能的面板
CN104460157B (zh) * 2014-12-19 2019-09-10 深圳市华星光电技术有限公司 阵列基板及显示装置
CN104503172A (zh) * 2014-12-19 2015-04-08 深圳市华星光电技术有限公司 阵列基板及显示装置
CN104538458A (zh) * 2014-12-22 2015-04-22 京东方科技集团股份有限公司 一种显示装置、阵列基板、薄膜晶体管及其制作方法
CN204314580U (zh) * 2015-01-08 2015-05-06 京东方科技集团股份有限公司 一种像素结构、阵列基板、显示面板和显示装置
CN104637955B (zh) * 2015-01-30 2017-10-24 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
CN104965365A (zh) * 2015-07-14 2015-10-07 深圳市华星光电技术有限公司 液晶显示面板及其阵列基板
TWI578509B (zh) * 2015-07-23 2017-04-11 友達光電股份有限公司 畫素結構
KR102402605B1 (ko) * 2015-07-28 2022-05-27 삼성디스플레이 주식회사 유기 발광 표시 장치
CN105047610B (zh) 2015-09-07 2018-10-12 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
CN105097675B (zh) * 2015-09-22 2018-01-30 深圳市华星光电技术有限公司 阵列基板及其制备方法
CN105185742B (zh) * 2015-09-22 2018-02-16 武汉华星光电技术有限公司 一种阵列基板的制作方法及阵列基板
CN105702684A (zh) * 2016-02-02 2016-06-22 武汉华星光电技术有限公司 阵列基板及阵列基板的制备方法
CN105552024B (zh) * 2016-03-14 2018-07-06 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN105742364A (zh) * 2016-04-12 2016-07-06 中山大学 一种抑制有源沟道区光致漏电流产生的mos管及应用
CN105977262B (zh) * 2016-05-27 2019-09-20 深圳市华星光电技术有限公司 一种显示装置、阵列基板及其制造方法
CN106168865B (zh) 2016-06-28 2019-11-26 京东方科技集团股份有限公司 内嵌式触摸屏及其制作方法、显示装置
CN105932068A (zh) * 2016-06-30 2016-09-07 上海中航光电子有限公司 薄膜晶体管、显示面板及显示装置
CN106200170A (zh) * 2016-07-08 2016-12-07 深圳市华星光电技术有限公司 Tft液晶显示器件及其制作方法
US9806197B1 (en) * 2016-07-13 2017-10-31 Innolux Corporation Display device having back gate electrodes
KR102618961B1 (ko) * 2016-09-30 2024-01-02 삼성디스플레이 주식회사 트랜지스터 기판, 표시 장치, 및 트랜지스터 기판 제조 방법
CN106856210B (zh) * 2017-02-16 2019-08-02 北京京东方光电科技有限公司 薄膜晶体管及其制作方法、显示基板及显示装置
CN107425074B (zh) * 2017-05-15 2021-10-29 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板、显示面板
CN107204375B (zh) * 2017-05-19 2019-11-26 深圳市华星光电技术有限公司 薄膜晶体管及其制作方法
CN109037232B (zh) * 2017-06-08 2019-11-01 京东方科技集团股份有限公司 阵列基板及其制造方法、显示面板以及显示装置
CN107797344B (zh) * 2017-11-14 2021-01-15 京东方科技集团股份有限公司 阵列基板、显示面板及其制造方法
CN107797353A (zh) * 2017-11-22 2018-03-13 武汉华星光电技术有限公司 一种液晶显示面板以及液晶显示装置
CN108110010B (zh) 2017-12-15 2021-10-01 京东方科技集团股份有限公司 阵列基板及其制备方法、触控显示面板
KR102574096B1 (ko) * 2017-12-29 2023-09-01 엘지디스플레이 주식회사 유기발광표시패널 및 그 제조 방법과 이를 이용한 유기발광표시장치
CN108899325A (zh) * 2018-06-27 2018-11-27 武汉华星光电技术有限公司 一种ltps-tft阵列基板及其制造方法和显示面板
CN109300917B (zh) * 2018-09-30 2021-01-26 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板
US10852609B2 (en) 2019-02-27 2020-12-01 Au Optronics Corporation Pixel array substrate and driving method thereof
KR20200110573A (ko) * 2019-03-15 2020-09-24 삼성디스플레이 주식회사 표시 장치
CN110085762B (zh) * 2019-04-15 2021-08-03 昆山工研院新型平板显示技术中心有限公司 Oled显示面板及显示装置
CN110190069B (zh) * 2019-05-22 2021-08-03 武汉华星光电技术有限公司 阵列基板及其制备方法
CN110600426A (zh) * 2019-08-22 2019-12-20 武汉华星光电技术有限公司 阵列基板的制备方法及阵列基板
CN110797349B (zh) * 2019-10-15 2022-04-05 深圳市华星光电半导体显示技术有限公司 一种薄膜晶体管基板及其制备方法
CN111969008A (zh) * 2020-06-03 2020-11-20 京东方科技集团股份有限公司 有机发光显示基板及其制备方法、显示装置
CN114002887B (zh) * 2021-11-01 2022-10-04 武汉华星光电技术有限公司 阵列基板和显示面板
CN114660862B (zh) * 2022-01-06 2023-08-29 昆山龙腾光电股份有限公司 阵列基板及制作方法、显示面板
CN114594639A (zh) * 2022-03-09 2022-06-07 昆山龙腾光电股份有限公司 阵列基板及制作方法
TWI805346B (zh) * 2022-05-03 2023-06-11 友達光電股份有限公司 陣列基板與其製造方法
CN114967258A (zh) * 2022-05-18 2022-08-30 武汉华星光电技术有限公司 显示面板及显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1870284A (zh) * 2005-05-03 2006-11-29 三星电子株式会社 有机薄膜晶体管阵列板及其制造方法
CN203422543U (zh) * 2013-07-12 2014-02-05 京东方科技集团股份有限公司 一种阵列基板和显示装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3107075B2 (ja) * 1998-12-14 2000-11-06 日本電気株式会社 液晶表示装置
KR100669270B1 (ko) * 2003-08-25 2007-01-16 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 표시 장치 및 광전 변환 소자
KR100796654B1 (ko) 2006-06-02 2008-01-22 삼성에스디아이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101266273B1 (ko) * 2006-06-30 2013-05-22 엘지디스플레이 주식회사 액정표시소자의 제조방법
CN100508200C (zh) * 2007-09-12 2009-07-01 上海广电光电子有限公司 薄膜晶体管阵列基板及其制造方法
CN101441372B (zh) * 2007-11-23 2011-12-07 上海中航光电子有限公司 液晶显示器的静电放电保护装置及其制造方法
US8242503B2 (en) * 2010-05-21 2012-08-14 Chimei Innolux Corporation Multi-gate thin film transistor device
TW201200948A (en) * 2010-06-22 2012-01-01 Au Optronics Corp Pixel structure and method for manufacturing the same
CN103383946B (zh) 2013-07-12 2016-05-25 京东方科技集团股份有限公司 一种阵列基板、显示装置及阵列基板的制备方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1870284A (zh) * 2005-05-03 2006-11-29 三星电子株式会社 有机薄膜晶体管阵列板及其制造方法
CN203422543U (zh) * 2013-07-12 2014-02-05 京东方科技集团股份有限公司 一种阵列基板和显示装置

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Publication number Publication date
US9559125B2 (en) 2017-01-31
US20170092658A1 (en) 2017-03-30
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CN103383946A (zh) 2013-11-06
US20150028341A1 (en) 2015-01-29

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