KR100796654B1 - 유기 발광 표시 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 저장 캐패시터 형성 공정을 단순화하고 소자의 특성 및 신뢰성을 개선할 수 있는 유기 발광 표시 장치 및 그 제조 방법을 제공한다.
본 발명에 따른 유기 발광 표시 장치는 기판, 기판의 일 부분 위에 형성되고 게이트 절연막을 사이에 두고 배치되는 액티브층과 게이트 전극을 포함하는 박막 트랜지스터, 및 기판의 다른 부분 위에 형성되고 게이트 절연막을 사이에 두고 액티브층과 동일 평면 위에 배치되는 제1 전극과 게이트 전극과 동일 평면 위에 배치되는 제2 전극을 포함하는 저장 캐패시터를 포함하고, 액티브층과 제1 전극이 진성 폴리실리콘막으로 이루어진다.
유기발광표시장치, 저장캐패시터, 액티브층, 진성폴리실리콘, PMOS, NMOS
Description
도 1은 본 발명의 실시예에 따른 유기 발광 표시 장치를 개략적으로 나타낸 도면이다.
도 2는 도 1의 화소를 나타낸 부분 단면도이다.
도 3은 본 발명의 실시예에 따른 유기 발광 표시 장치를 이루는 저장 캐패시터의 캐패시턴스를 종래와 비교하여 나타낸 그래프이다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 유기 발광 표시 장치를 제조하기 위한 제1 방법을 설명하기 위한 단면도이다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 유기 발광 표시 장치를 제조하기 위한 제2 방법을 설명하기 위한 단면도이다.
본 발명은 유기 발광 표시 장치에 관한 것으로, 보다 상세하게는 저장 캐패시터를 구비한 유기 발광 표시 장치 및 그 제조 방법에 관한 것이다.
유기 발광 표시 장치(organic light emitting display) 및 액정 표시 장 치(liquid crystal display)와 같은 표시 장치는 큰 부피와 고전압을 필요로 하는 음극선관과 달리 두께가 얇고 저전압으로 동작하는 장점이 있어 차세대 표시 장치로서 널리 사용되고 있다.
특히, 유기 발광 표시 장치는 유기 물질에 양극(anode)과 음극(cathode)을 통하여 주입된 전자와 정공이 재결합(recombination)하여 여기자(exciton)을 형성하고, 형성된 여기자로부터의 에너지에 의해 특정한 파장의 빛이 발생하는 현상을 이용한 자체 발광형 표시 장치이다. 따라서, 유기 발광 표시 장치는 백라이트와 같은 별도의 광원이 요구되지 않아 액정 표시 장치에 비해 소비 전력이 낮을 뿐만 아니라 광시야각 및 빠른 응답속도 확보가 용이하다는 장점이 있어 차세대 표시 장치로서 주목받고 있다.
유기 발광 표시 장치는 구동 방식에 따라 수동 구동형(passive matrix type)과 능동 구동형(active matrix type)으로 구분되는데, 최근에는 낮은 소비 전력, 고정세, 빠른 응답 속도, 광시야각 및 박형화 구현이 가능한 능동 구동형이 주로 적용되고 있다.
유기 발광 표시 장치는 기판에 화상 표현의 기본 단위인 화소(pixel)가 매트릭스 형태로 배열되고 각각의 화소마다 적(Red; R), 녹(G; Green), 청(Blue; B)을 내는 각각의 유기 물질로 이루어지는 발광층을 사이에 두고 양극의 제1 전극과 음극의 제2 전극이 순차적으로 형성된 발광 소자가 배치되는 구성을 갖는다.
그리고, 능동 구동형 유기 발광 표시 장치는 각 화소마다 발광 소자에 접속하여 형성되는 박막 트랜지스터(thin film transistor; TFT, 이하 TFT라 칭함)와 저장 캐패시터를 더 구비하여 화소를 독립적으로 제어한다.
저장 캐패시터는 통상적으로 TFT의 제조 시 동시에 형성할 수 있으며, 일례로 저장 캐패시터의 제1 전극과 제2 전극은 각각 TFT의 액티브층과 게이트 전극 형성 시 동시에 형성할 수 있다. 이때, 액티브층은 주로 기판 위에 비정질 실리콘막을 증착하고 이를 600℃ 이하의 저온에서 결정화하여 형성된 폴리실리콘막으로 이루어지고, 저장 캐패시터의 제1 전극은 N＋ 불순물이 도핑된 폴리실리콘막으로 이루어진다.
그런데, 저장 캐패시터의 제1 전극이 N＋ 불순물이 도핑된 폴리실리콘막으로 이루어지면, 기판 위에 P 채널 모스(p-channel MOS; PMOS, 이하 PMOS라 칭함) TFT 만을 형성할 때 N＋ 불순물 도핑을 위한 별도의 도핑 마스크 공정이 부가되어야 하므로 공정이 복잡해지고 제조 비용이 높아지는 문제가 있다.
또한, 기판 위에 상보형 모스(Complementary MOS; CMOS, 이하 CMOS 라 칭함) TFT를 형성할 때 N 채널 모스(n-channel MOS; 이하 NMOS라 칭함) TFT의 N＋ 소오스 및 드레인 영역 형성 시 저장 캐패시터의 제1 전극에 N형 불순물을 동시에 도핑할 수 있다. 그러나, 이 경우 NMOS TFT의 소오스 및 드레인 영역 형성을 위한 N＋ 불순물 도핑 공정과 제1 전극에 대한 N＋ 불순물 도핑 공정을 게이트 전극을 형성하기 전에 수행하여야 하므로, 게이트 전극 형성 시 도핑된 N＋ 불순물의 원치 않는 확산 이 발생할 가능성이 높아 TFT의 특성 및 신뢰성 저하가 야기될 수 있다. 그 결과 유기 발광 표시 장치의 표시 품질이 저하되는 문제가 있다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 저장 캐패시터 형성 공정을 단순화하고 소자의 특성 및 신뢰성을 개선할 수 있는 유기 발광 표시 장치 및 그 제조 방법을 제공하는데 있다.
상술한 본 발명의 목적을 달성하기 위하여 본 발명은, 기판, 기판의 일 부분 위에 형성되고 게이트 절연막을 사이에 두고 배치되는 액티브층과 게이트 전극을 포함하는 박막 트랜지스터, 및 기판의 다른 부분 위에 형성되고 게이트 절연막을 사이에 두고 액티브층과 동일 평면 위에 배치되는 제1 전극과 게이트 전극과 동일 평면 위에 배치되는 제2 전극을 포함하는 저장 캐패시터를 포함하고, 액티브층과 제1 전극이 진성 폴리실리콘막으로 이루어지는 유기 발광 표시 장치를 제공한다.
여기서, 진성 폴리실리콘막은 108 내지 1011Ω의 저항을 가질 수 있다.
또한, 박막 트랜지스터 위로 발광 소자가 더욱 형성될 수 있고, 발광 소자는 제1 전극, 유기 발광층 및 제2 전극이 순차적으로 적층된 구조로 이루어질 수 있다.
또한, 액티브층과 제1 전극이 각각 게이트 전극과 제2 전극 아래에 위치할 수 있다.
또한, 게이트 절연막은 실리콘 질화물과 실리콘 산화물이 순차적으로 적층된 구조로 이루어질 수 있다.
상기의 목적을 달성하기 위하여, 본 발명은 PMOS 박막 트랜지스터가 형성되는 제1 영역 및 저장 캐패시터가 형성되는 제2 영역이 정의된 기판을 준비하고, 기판 위에 진성 폴리실리콘막을 형성하고, 진성 폴리실리콘막을 패터닝하여 제1 영역에 액티브층을 형성하고 제2 영역에 제1 전극을 형성하고, 액티브층 및 제1 전극을 덮도록 기판의 전면 위에 게이트 절연막을 형성하고, 액티브층 위의 게이트 절연막에 게이트 전극을 형성하고 제1 전극 위에 제2 전극을 형성하고, 게이트 전극에 의해 노출된 부분의 액티브층에 P＋ 불순물 영역을 형성하는 단계들을 포함하는 유기 발광 표시 장치의 제조 방법을 제공한다.
상기의 목적을 달성하기 위하여 본 발명은, 제1 도전형 MOS 박막 트랜지스터가 형성되는 제1 영역, 제1 도전형과 반대의 제2 도전형 MOS 박막 트랜지스터가 형성되는 제2 영역 및 저장 캐패시터가 형성되는 제3 영역이 정의된 기판을 준비하고, 기판 위에 진성 폴리실리콘막을 형성하고, 진성 폴리실리콘막을 패터닝하여 제1 영역 및 제2 영역에 제1 및 제2 액티브층을 각각 형성하고 제3 영역에 제1 전극을 형성하고, 제1 및 제2 액티브층과 제1 전극을 덮도록 기판의 전면 위에 게이트 절연막을 형성하고, 제1 및 제2 액티브층 위의 게이트 절연막에 제1 및 제2 게이트 전극을 각각 형성하고 제1 전극 위에 제2 전극을 형성하고, 제1 게이트 전극에 의해 노출된 부분의 제1 액티브층에 제1 도전형 불순물 영역을 형성하고, 제2 전극에 의해 노출된 부분의 제2 액티브층에 제2 도전형 불순물 영역을 형성하는 단계들을 포함하는 유기 발광 표시 장치의 제조 방법을 제공한다.
여기서, 진성 폴리실리콘막은 108 내지 1011Ω의 저항을 가질 수 있다.
또한, 진성 폴리실리콘막은 플라즈마 강화 화학 기상 증착에 의해 비정질 실리콘막을 증착하고 어닐링하여 형성할 수 있다.
또한, 게이트 절연막은 실리콘 질화물과 실리콘 산화물을 순차적으로 증착하여 형성할 수 있다.
또한, 제1 도전형이 N형이면 상기 제2 도전형은 P형이고, 제1 도전형이 P형이면 제2 도전형은 N형일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
먼저, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 유기 발광 표시 장치를 설명한다.
도 1은 본 발명의 실시예에 따른 유기 발광 표시 장치를 개략적으로 나타낸 도면이고, 도 2는 도 1의 화소(Pixel)를 나타낸 부분 단면도이다.
도 1을 참조하면, 기판(110)에 실제 발광 및 표시가 이루어지는 화소 영역(A1)이 형성되고, 화소 영역(A1) 주변으로 비화소 영역(A2)이 형성된다. 화소 영역(A1)에 화소(Pixel)가 매트릭스 형태로 배열되고, 비화소 영역(A2)에 화소(Pixel)의 스캔 라인(SL1)을 구동하는 스캔 라인 구동부(130)와 데이터 라인(DL1)을 구동하는 데이터 라인 구동부(140)가 각각 형성된다.
기판(110)은 유리나 플라스틱과 같은 절연 재질 또는 스테인레스 스 틸(stainless steel; SUS)과 같은 금속 재질로 이루어질 수 있으며, 금속 재질로 이루어지는 경우 기판(110) 위에 절연막을 더 형성할 수 있다.
일례로 화소(Pixel)는 2 개의 TFT(T1, T2), 1개의 저장 캐패시터(Cst) 및 발광 소자(L1)로 이루어질 수 있고, 이 중 TFT(T1, T2)는 PMOS TFT로 이루어질 수 있으나 화소(Pixel)를 이루는 TFT와 저장 캐패시터의 구성은 이에 한정되지 않는다.
화소(Pixel)에서 제1 TFT(T1)는 스캔 라인(SL1) 및 데이터 라인(DL1)에 각각 연결되어 스캔 라인(SL1)에서 입력되는 스위칭 전압에 따라 데이터 라인(DL1)에서 입력되는 데이터 전압을 제2 TFT(T2)로 전송하고, 저장 캐패시터(Cst)는 제1 TFT(T1) 및 전원 라인(VDD)에 각각 연결되어 제1 TFT(T1)로부터 전송되는 전압과 전원 라인(VDD)에 공급되는 전압의 차이에 해당하는 전압(Vgs)을 저장한다. 제2 TFT(T2)는 전원 라인(VDD) 및 저장 캐패시터(Cst)에 각각 연결되어 저장 캐패시터(Cst)에 저장된 전압(Vgs)과 문턱 전압(Vth)의 차이의 자승에 비례하는 출력 전류(Id)를 발광 소자(L1)로 공급하며, 발광 소자(L1)가 출력 전류(Id)에 의해 발광한다. 이때, 출력 전류(Id)는 아래의 [수학식 1]로 나타낼 수 있으며 [수학식 1]에서 β는 비례상수를 나타낸다.
도 2를 참조하여 화소(Pixel)의 TFT(T2), 저장 캐패시터(Cst) 및 발광 소자(L1)의 구성을 좀 더 상세히 살펴본다.
기판(110) 위에 버퍼층(120)이 형성되고, 버퍼층(120) 위로 소오스 및 드레인 영역(211, 212)과 이들 사이의 채널 영역(213)을 포함하는 액티브층(210)과 제1 전극(215)이 각각 형성된다. 액티브층(210)과 제1 전극(215)을 덮도록 기판(110)의 전면 위에 게이트 절연막(220)이 형성되고, 액티브층(210)의 채널 영역(213)에 대응하여 게이트 절연막(220) 위에 게이트 전극(230)이 형성된다. 제1 전극(215)에 대응하여 게이트 절연막(220) 위에 제2 전극(235)이 형성되어 저장 캐패시터(Cst)를 구성한다. 게이트 전극(230) 및 저장 캐패시터(Cst)를 덮도록 게이트 절연막(220) 위에 층간 절연막(240)이 형성된다. 층간 절연막(240) 위에 게이트 절연막(220) 및 층간 절연막(240)에 구비된 콘택홀(221, 241)(222, 242)을 통하여 소오스 및 드레인 영역(211, 212)과 전기적으로 연결되는 소오스 및 드레인 전극(251, 252)이 형성되어 TFT(T2)를 구성한다. 소오스 전극(251)은 층간 절연막(240)에 구비된 콘택홀(243)을 통하여 캐패시터(Cst)의 제2 전극(235)과도 전기적으로 연결된다.
여기서, 버퍼층(120)은 실리콘 질화물(SiN) 또는 실리콘 질화물(SiN)과 실리콘 산화물(SiO2)의 적층 구조로 이루어질 수 있다.
액티브층(210)과 제1 전극(215)은 108 내지 1011Ω의 저항을 가지는 진성(intrinsic) 폴리실리콘으로 이루어질 수 있고, 액티브층(210)의 소오스 및 드레인 영역(211, 212)은 P＋ 불순물로 도핑될 수 있다.
상술한 범위의 저항을 가지는 진성 폴리실리콘은 단결정 실리콘과는 달리 실 리콘 내 결정립계 및 계면에 존재하는 많은 결함들이 얕은 레벨의 에너지를 가지고 있어 적은 에너지만으로도 프리 캐리어(free carrier)로 작용할 수 있으므로 저장 캐패시터(Cst)의 제1 전극(215)으로 적용될 수 있다.
도 3은 고주파 영역, 일례로 주파수가 100KHz인 영역에서 저장 캐패시터(Cst)의 제1 전극(215)이 상술한 범위의 저항을 가지는 진성 폴리실리콘으로 이루어지는 본 실시예의 경우 나타나는 캐패시턴스(S1)와, 1MHz 이상의 고주파 영역으로 측정되는 캐패시턴스(S2)를 각각 나타낸 것으로, 본 실시예의 경우 반전된 캐패시턴스를 얻을 수 있음을 확인할 수 있다.
게이트 절연막(220)은 실리콘 질화물(SiN)과 실리콘 산화물(SiO2)이 순차적으로 적층된 구조로 이루어질 수 있고, 이 경우 실리콘 질화물은 약 400Å 정도의 두께를 가질 수 있고 실리콘 산화물은 약 800Å 정도의 두께를 가질 수 있다.
게이트 전극(230)과 제2 전극(235)은 동일한 물질로 이루어질 수 있고, 일례로 MoW, Al, Cr, Al/Cr과 같은 금속으로 이루어질 수 있다.
소오스 전극 및 드레인 전극(251, 252)은 Ti/Al, Ti/Al/Ti와 같은 금속으로 이루어질 수 있다.
한편, TFT(T2)를 덮도록 층간 절연막(240) 위에 평탄화막(260)이 형성되고, 평탄화막(260) 위로 제1 전극(310), 유기 발광층(330) 및 제2 전극(340)이 순차적으로 적층된 구조로 이루어지는 발광 소자(L1)가 형성된다. 제1 전극(310)은 평탄화막(260)에 구비된 비아홀(261)을 통하여 TFT(T2)의 드레인 전극(252)과 전기적으 로 연결된다.
발광 소자(L1)의 제1 전극(310)은 화소 정의막(320)에 의해 인접 화소의 제1 전극(미도시)과 전기적으로 분리되며, 화소 정의막(320)에 구비된 개구부(321)를 통하여 유기 발광층(330)과 접촉한다.
제1 전극(310) 및 제2 전극(320)은 각각 ITO(indium tin oxide), IZO(indium zinc oxide), Al, Mg-Ag, Ca, Ca/Ag, Ba 중의 하나 또는 그 이상의 물질로 이루어질 수 있다.
유기 발광층(330)은 저분자 유기물 또는 고분자 유기물로 이루어질 수 있으며, 경우에 따라 정공 주입층(hole injection layer; HIL), 정공 수송층(hole transport layer; HTL), 전자 주입층(electron injection layer; EIL) 및 전자 수송층(electron transport layer; ETL)을 더 구비할 수 있다.
또한, 도 1에 상세하게 도시되지는 않았지만, 비화소 영역(A2)의 스캔 라인 구동부(130)와 데이터 라인 구동부(140)는 각각 복수개의 PMOS TFT 또는 CMOS TFT로 이루어질 수 있다.
다음으로, 도 4a 내지 도 4c를 참조하여 본 발명의 실시예에 따른 유기 발광 표시 장치를 제조하기 위한 제1 방법을 설명한다. 일례로 제1 방법은 기판(110)에 PMOS TFT만이 존재하는 경우의 제조 방법이며, 도 4a 내지 도 4c는 화소 영역(A1)의 저장 캐패시터 영역과 PMOS TFT 영역만을 나타낸다.
도 4a를 참조하면, 기판(110) 위에 실리콘 질화물(SiN) 또는 실리콘 질화물(SiN)과 실리콘 산화물(SiO2)의 적층 구조로 이루어지는 버퍼층(120)을 형성한다. 그 다음, 버퍼층(120) 위로 108 내지 1011Ω의 저항을 가지는 진성 폴리실리콘막을 형성하고 이를 패터닝하여 PMOS TFT 영역에 액티브층(210)을 형성하고 저장 캐패시터 영역에 제1 전극(215)을 형성한다.
여기서, 진성 폴리실리콘막은 플라즈마 강화 화학기상증착(plasma enhanced chemical vapor deposition; PECVD, 이하 PECVD라 칭함)에 의해 버퍼층(120) 위로 비정질 실리콘막을 증착하고 이를 노(furnace) 공정이나 엑시머 레이저 어닐링(excimer laser annealing; ELA, 이하 ELA라 칭함) 등에 의해 열처리하여 형성할 수 있다. 이때, 버퍼층(120)에 의해 기판(110)에 존재하는 불순물들이 용출되어 비정질 실리콘으로 확산하는 것이 차단될 수 있다.
그 다음, 액티브층(210)과 제1 전극(215)을 덮도록 기판(110)의 전면 위로 게이트 절연막(220)을 형성한다. 게이트 절연막(220)은 실리콘 질화물(SiN)과 실리콘 산화물(SiO2)을 순차적으로 증착하여 형성할 수 있고, 이 경우 실리콘 질화물은 약 400Å 정도의 두께로 증착하고 실리콘 산화물은 약 800Å 정도의 두께로 증착할 수 있다.
도 4b를 참조하면, 게이트 절연막(220) 위에 MoW, Al, Cr, Al/Cr과 같은 금속막을 증착하고 이를 패터닝하여, 액티브층(210)의 중앙 부분, 즉 채널 영역(213, 도 4c 참조)에 대응하는 게이트 전극(230)을 형성함과 동시에 제1 전극(215)에 대응하는 제2 전극(235)을 형성한다. 이로써 기판(100)의 화소 영역(A1)에 저장 캐 패시터(Cst, 도 2 참조)가 형성된다.
도 4c를 참조하면, 마스크 공정 및 이온 주입 공정에 의해 게이트 전극(230)에 의해 노출된 부분의 액티브층(210)에 P＋ 불순물을 도핑하여 P＋ 소오스 및 드레인 영역(211, 212)을 형성한다.
그 후, 도시되지는 않았지만 공지된 방법에 의해 층간 절연막, 소오스 및 드레인 전극, 평탄화막, 화소 정의막 및 발광 소자 등을 형성한다.
이와 같이 저장 캐패시터(Cst)의 제1 전극(215)을 진성 폴리실리콘으로 형성하면 제1 전극(215)에 대한 별도의 도핑 공정을 생략할 수 있어 유기 발광 표시 장치의 제조 공정을 단순화할 수 있다.
다음으로, 도 5a 내지 도 5d를 참조하여 본 발명의 실시예에 따른 유기 발광 표시 장치를 제조하기 위한 제2 방법을 설명한다. 일례로 제2 방법은 기판(110)에 CMOS TFT가 존재하는 경우의 제조 방법이며, 도 5a 내지 도 5d는 화소 영역(A1)의 저장 캐패시터 영역 및 PMOS TFT 영역과 비화소 영역(A2)의 NMOS TFT 영역만을 나타낸다. 또한, 도 5a 내지 도 5d에서 도 4a 내지 도 4c와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여한다.
도 5a를 참조하면, 기판(110) 위에 실리콘 질화물(SiN) 또는 실리콘 질화물(SiN)과 실리콘 산화물(SiO2)의 적층 구조로 이루어지는 버퍼층(120)을 형성한다. 그 다음, 버퍼층(120) 위로 108 내지 1011Ω의 저항을 가지는 진성 폴리실리콘막을 형성하고 이를 패터닝하여 PMOS TFT 영역과 NMOS TFT 영역에 액티브층(210, 216)을 각각 형성하고 저장 캐패시터 영역에 제1 전극(215)을 형성한다.
여기서, 진성 폴리실리콘막은 상술한 제1 방법에서와 마찬가지로 통상의 PECVD에 의해 비정질 실리콘막을 증착하고 이를 노 공정이나 ELA 등에 의해 열처리하여 형성할 수 있고, 이때에도 버퍼층(120)에 의해 기판(110)에 존재하는 불순물들이 용출되어 비정질 실리콘으로 확산하는 것이 차단될 수 있다.
그 다음, 액티브층(210, 216)과 제1 전극(215)을 덮도록 기판(110)의 전면 위로 게이트 절연막(220)을 형성한다. 게이트 절연막(220)은 실리콘 질화물(SiN)과 실리콘 산화물(SiO2)을 순차적으로 증착하여 형성할 수 있고, 이 경우 실리콘 질화물은 약 400Å 정도의 두께로 증착하고 실리콘 산화물은 약 800Å 정도의 두께로 증착할 수 있다.
도 5b를 참조하면, 게이트 절연막(220) 위에 MoW, Al, Cr, Al/Cr과 같은 금속막을 증착하고 이를 패터닝하여, 액티브층(210, 216)의 중앙 부분, 즉 채널 영역(213, 219, 도 4c 참조)에 대응하는 게이트 전극(230, 236)을 각각 형성함과 동시에 제1 전극(215)에 대응하는 제2 전극(235)을 형성한다. 이로써 기판(100)의 화소 영역(A1)에 저장 캐패시터(Cst, 도 2 참조)가 형성된다.
도 5c를 참조하면, 마스크 공정 및 이온 주입 공정에 의해 NMOS TFT 영역의 게이트 전극(216)에 의해 노출된 부분의 액티브층(216) 양 측 가장 자리에 N＋ 불순물을 도핑하여 N＋ 소오스 및 드레인 영역(217a, 217b)을 형성한다.
도 5d를 참조하면, 마스크 공정 및 이온 주입 공정에 의해 PMOS TFT 영역의 게이트 전극(230)에 의해 노출된 부분의 액티브층(210)에 P＋ 불순물을 도핑하여 P＋ 소오스 및 드레인 영역(211, 212)을 형성한다. 그 다음, 마스크 공정 및 이온 주입 공정에 의해 NMOS TFT 영역의 N＋ 소오스 및 드레인 영역(217a, 217b) 내측에 LDD 영역(218a, 218b)을 형성한다.
본 실시예에서는 N＋ 소오스 및 드레인 영역(217a, 217b)을 형성한 후 P＋ 소오스 및 드레인 영역(211, 212)을 형성하였지만, P＋ 소오스 및 드레인 영역(211, 212)을 형성한 후 N＋ 소오스 및 드레인 영역(217a, 217b)을 형성할 수도 있다.
그 후, 공지된 방법에 의해 층간 절연막, 소오스 및 드레인 전극, 평탄화막, 화소 정의막 및 발광 소자 등을 형성한다.
이와 같이 저장 캐패시터(Cst)의 제1 전극(215)을 진성 폴리실리콘으로 형성하면 제1 전극(215)에 대한 별도의 도핑 공정을 생략할 수 있어, 기판(110)에 CMOS TFT가 존재하더라도 게이트 전극(230, 236)을 형성한 후 N＋ 불순물 도핑을 수행할 수 있다. 따라서, 도핑된 N＋ 불순물의 원치 않는 확산을 억제할 수 있어 TFT의 특성 및 신뢰성 저하를 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범 위에 속하는 것은 당연하다.
상술한 바와 같이 본 발명에 따른 유기 발광 표시 장치의 제조 방법은 저장 캐패시터의 제1 전극을 진성 폴리실리콘으로 형성하여 제1 전극에 대한 불순물 도핑 공정을 생략할 수 있다.
따라서, 저장 캐패시터 형성 공정을 단순화할 수 있고 TFT의 특성 및 신뢰성 저하를 방지할 수 있어 유기 발광 표시 장치의 표시 품질을 개선할 수 있다.
Claims (15)
- 기판;상기 기판의 일 부분 위에 형성되고 게이트 절연막을 사이에 두고 배치되는 액티브층과 게이트 전극을 포함하는 박막 트랜지스터; 및상기 기판의 다른 부분 위에 형성되고 상기 게이트 절연막을 사이에 두고 상기 액티브층과 동일 평면 위에 배치되는 제1 전극과 상기 게이트 전극과 동일 평면 위에 배치되는 제2 전극을 포함하는 저장 캐패시터를 포함하고,상기 액티브층은 소오스 영역과 드레인 영역 및 채널 영역을 포함하며,상기 액티브층의 채널 영역과 상기 제1 전극이 108 내지 1011Ω의 저항을 가지는 진성 폴리실리콘막으로 이루어지는 유기 발광 표시 장치.
- 삭제
- 제1 항에 있어서,상기 액티브층과 상기 제1 전극이 각각 상기 게이트 전극과 상기 제2 전극 아래에 위치하는 유기 발광 표시 장치.
- 제1 항에 있어서,상기 박막 트랜지스터 위로 형성되는 발광 소자를 더욱 포함하는 유기 발광 표시 장치.
- 제4 항에 있어서,상기 발광 소자가 제1 전극, 유기 발광층 및 제2 전극이 순차적으로 적층된 구조로 이루어지는 유기 발광 표시 장치.
- 제1 항에 있어서,상기 게이트 절연막이 실리콘 질화물과 실리콘 산화물이 순차적으로 적층된 구조로 이루어지는 유기 발광 표시 장치.
- PMOS 박막 트랜지스터가 형성되는 제1 영역 및 저장 캐패시터가 형성되는 제2 영역이 정의된 기판을 준비하는 단계;상기 기판 위에 108 내지 1011Ω의 저항을 가지는 진성 폴리실리콘막을 형성하는 단계;상기 진성 폴리실리콘막을 패터닝하여 상기 제1 영역에 액티브층을 형성하고 상기 제2 영역에 제1 전극을 형성하는 단계;상기 액티브층 및 상기 제1 전극을 덮도록 상기 기판의 전면 위에 게이트 절연막을 형성하는 단계;상기 액티브층 위의 상기 게이트 절연막에 게이트 전극을 형성하고 상기 제1 전극 위에 제2 전극을 형성하는 단계; 및상기 게이트 전극에 의해 노출된 부분의 상기 액티브층에 P＋ 불순물 영역을 형성하는 단계를 포함하는 유기 발광 표시 장치의 제조 방법.
- 삭제
- 제7 항에 있어서,상기 진성 폴리실리콘막은 플라즈마 강화 화학 기상 증착에 의해 비정질 실리콘막을 증착하고 어닐링하여 형성하는 유기 발광 표시 장치의 제조 방법.
- 제7 항에 있어서,상기 게이트 절연막은 실리콘 질화물과 실리콘 산화물을 순차적으로 증착하여 형성하는 유기 발광 표시 장치의 제조 방법.
- 제1 도전형 MOS 박막 트랜지스터가 형성되는 제1 영역, 상기 제1 도전형과 반대의 제2 도전형 MOS 박막 트랜지스터가 형성되는 제2 영역 및 저장 캐패시터가 형성되는 제3 영역이 정의된 기판을 준비하는 단계;상기 기판 위에 108 내지 1011Ω의 저항을 가지는 진성 폴리실리콘막을 형성하는 단계;상기 진성 폴리실리콘막을 패터닝하여 상기 제1 영역 및 상기 제2 영역에 제1 및 제2 액티브층을 각각 형성하고 상기 제3 영역에 제1 전극을 형성하는 단계;상기 제1 및 제2 액티브층과 상기 제1 전극을 덮도록 상기 기판의 전면 위에 게이트 절연막을 형성하는 단계;상기 제1 및 제2 액티브층 위의 상기 게이트 절연막에 제1 및 제2 게이트 전극을 각각 형성하고 상기 제1 전극 위에 제2 전극을 형성하는 단계;상기 제1 게이트 전극에 의해 노출된 부분의 상기 제1 액티브층에 상기 제1 도전형 불순물 영역을 형성하는 단계; 및상기 제2 전극에 의해 노출된 부분의 상기 제2 액티브층에 상기 제2 도전형 불순물 영역을 형성하는 단계를 포함하는 유기 발광 표시 장치의 제조 방법.
- 삭제
- 제11 항에 있어서,상기 진성 폴리실리콘막은 플라즈마 강화 화학 기상 증착에 의해 비정질 실리콘막을 증착하고 열처리하여 형성하는 유기 발광 표시 장치의 제조 방법.
- 제11 항에 있어서,상기 게이트 절연막은 실리콘 질화물과 실리콘 산화물을 순차적으로 증착하여 형성하는 유기 발광 표시 장치의 제조 방법.
- 제11 항에 있어서,상기 제1 도전형이 N형이면 상기 제2 도전형은 P형이고, 상기 제1 도전형이 P형이면 상기 제2 도전형은 N형인 유기 발광 표시 장치의 제조 방법.
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