KR100685831B1 - 유기전계발광소자 및 그의 제조 방법 - Google Patents

유기전계발광소자 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 유기전계발광소자 및 그의 제조 방법에 관한 것으로서, 게이트 전극 상, 하부에 게이트 절연막이 형성된 구조로 주변부의 TFT를 형성함으로써 공정 단순화를 통해 화소부와 주변부의 반도체층과 게이트 전극 사이의 게이트 절연막 두께를 다르게 하여 각각의 TFT에 대한 전하이동도(Mobility), 문턱 전압(V TH ;Threshold Voltage) 및 온/오프 전류(On/Off Current) 등의 특성을 최적화할 수 있는 유기전계발광소자 및 그의 제조 방법을 제공한다.
유기전계발광소자, 박막트랜지스터, 게이트 절연막, 전하이동도, 문턱 전압

Description

유기전계발광소자 및 그의 제조 방법{Organic Electroluminescence Device and Fabricating Method of the same}
도 1은 종래 기술에 따른 유기전계발광소자의 단면도이다.
도 2는 본 발명에 따른 유기전계발광소자의 단면도이다.
도 3a 내지 도 3m은 본 발명에 따른 유기전계발광소자의 제조 공정을 나타내는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
300 : 기판 310 : 반도체층
320a : 제 1 게이트 절연막 320b : 제 2 게이트 절연막
330a : 제 1 게이트 전극 330b : 제 2 게이트 전극
340 : 층간 절연막 341, 342 : 콘택홀
350, 355 : 소오스/드레인 전극 360 : 패시베이션막
365 : 비아홀 370 : 제 1 전극
375 : 화소정의막 378 : 개구부
380 : 유기막층 390 : 제 2 전극
325, 335 : 마스크
a : 주변부 b : 화소부
d1, d2 : 주변부, 화소부의 제1 게이트 절연막의 두께
d3 : 화소부의 제2 게이트 절연막의 두께
d4 : 화소부의 게이트 절연막의 두께
= 제1 게이트 절연막의 두께(d2) + 제2 게이트 절연막의 두께(d3)
본 발명은 유기전계발광소자의 제조 방법에 관한 것으로서, 보다 자세하게는 유기전계발광소자를 박막트랜지스터(TFT;Thin Film Transistor)를 이용하여 구동할 경우에 주변부의 게이트 전극 상부에 게이트 절연막을 형성함으로써 공정 단순화를 통해 화소부와 주변부의 반도체층과 게이트 전극 사이의 게이트 절연막 두께를 다르게 하여 각각의 TFT에 대한 전하이동도(Mobility), 문턱 전압(V TH ;Threshold Voltage) 및 온/오프 전류(On/Off Current) 등의 특성을 최적화할 수 있는 유기전계발광소자의 제조 방법을 제공한다.
일반적으로, 유기전계발광소자(Organic Electroluminescence Device)는 형광성 유기화합물을 전기적으로 여기시켜 발광시키는 자발광 디스플레이로서, N×M 개의 유기전계발광소자들을 전압구동 혹은 전류구동하여 영상을 표현할 수 있도록 되 어 있다.
상기 유기전계발광소자는 배치된 N×M 개의 화소들을 구동하는 방식에 따라 수동 매트릭스(Passive matrix) 방식과 TFT를 이용한 능동 매트릭스(Active matrix) 방식으로 나뉘어진다. 수동 매트릭스 방식은 양극과 음극을 직교하도록 형성하고 라인을 선택하여 구동하는데 비해, 능동 매트릭스 방식은 TFT와 커패시터를 각 ITO 화소전극에 접속하여 커패시터 용량에 의해 전압을 유지하도록 하는 구동방식으로서 1개의 단위화소에 관하여 그 단위화소 구동부에 구동용 TFT와 화소 스위치용 TFT를 구비한다.
보통 화소에 설계되는 구동 TFT는 상기 유기전계발광소자를 구동시키는 역할을 하는 트랜지스터로서, 전원 전압 라인(ELVDD)과 유기전계발광소자 간에 연결되어 유기전계발광소자로 흐르는 전류를 제어하는 역할을 한다. 상기 스위칭 TFT는 스캔 신호에 따라 온/오프(On/Off)되는 트랜지스터로서, 스캔 라인으로부터 인가되는 상기 스캔 신호에 응답하여 데이터 라인으로부터 인가되는 데이터 전압을 상기 구동 TFT의 게이트로 전달한다.
그러나, TFT는 제조 공정의 특성상 균일한 전압-전류 특성을 얻기 매우 힘들다. 이러한 전기적 특성의 불균일성은 능동 매트릭스 패널 형태의 유기 EL 패널의 디스플레이 특성에 직접적인 영향을 미치게 된다. 최근에는 상기 TFT 채널층의 문턱 전압, 전하 이동도 등을 조절하여 소자의 동작 특성을 향상시키기 위한 노력이 진행되고 있다. 대한민국 공개특허 2003-0056353호에 개시된 바와 같이 근래에는 능동 매트릭스 유기전계발광소자의 각각의 TFT 특성 차이를 보상하기 위한 보상회로를 채용한다. 이러한 보상회로를 채용할 경우 각 화소에 들어가는 트랜지스터 수가 증가하여 실제 발광 영역이 줄어들어 휘도가 낮아지게 되므로 투명전극을 사용한 전면발광 구조가 필요하며, 제조 공정이 복잡해지는 문제점이 있다.
도 1은 종래 기술에 따른 유기전계발광소자의 단면도이다.
도 1을 참조하면, 유리, 플라스틱 또는 석영으로 이루어지며 주변부(a)와 화소부(b)를 구비하는 기판(100)의 각각의 소정 영역에 소오스/드레인 영역(110a, 110c) 및 채널 영역(110b)을 포함하는 반도체층(110)이 패터닝되어 형성되어 있다. 상기 주변부(a)는 N형 불순물이 주입된 NMOS로 형성되어 있고, 화소부(b)는 P형 불순물이 주입된 PMOS로 형성되어 있다.
이어서, 상기 반도체층(110) 상부의 기판 전면에 걸쳐 게이트 절연막(120)이 형성되어 있다. 상기 게이트 절연막(120)은 실리콘 산화막(SiO2)으로 이루어진제1 게이트 절연막(120a)과 실리콘 질화막(SiNx)으로 이루어진 제2 게이트 절연막(120b)으로 형성되나, 상기 주변부(a)의 제2 게이트 절연막(120b)은 마스크(mask)를 이용한 식각을 통해 제거되어 있다.
이어서, 상기 게이트 절연막(120) 상부의 주변부(a)와 화소부(b)에는 상기 반도체층(110)의 채널 영역(110b)에 대응되는 게이트 전극(130)이 패터닝되어 형성되어 있으며, 게이트 전극(130) 상부에는 기판 전면에 걸쳐 층간 절연막(140)이 형성되어 있다.
이어서, 상기 층간 절연막(140) 내로 상기 반도체층(110)의 소오스/드레인 영역(110a, 110c)과 콘택하는 콘택홀(contact hole)(141, 142)을 통하여 소오스/드레인 전극(150, 155)이 패터닝되어 있으며, 상기 소오스/드레인 전극(150, 155) 상부에는 패시베이션막(160)이 형성되어 있다. 이때, 상기 반도체층(110), 게이트 전극(130) 및 소오스/드레인 전극(150, 155)은 박막트랜지스터를 형성한다.
이어서, 상기 화소부(b)의 패시베이션막(160) 내의 비아홀(via hole)(165)을 통해 상기 소오스/드레인 전극(150, 155) 중 어느 하나와 콘택하는 제 1 전극(170)이 형성되어 있으며, 상기 제 1 전극(170) 상부에는 제 1 전극(170)의 표면 일부를 노출시키는 개구부(178)를 갖는 화소정의막(175)이 형성되어 있다.
상기 화소부(b)의 개구부(178) 내로 노출된 제 1 전극(170) 상부에는 적어도 유기발광층을 포함하는 유기막층(180)이 형성되어 있으며, 상기 유기막층(180) 상부에는 상기 유기막층을 포함하는 기판 전면에 걸쳐 제 2 전극(190)이 형성되어 유기전계발광소자가 완성된다.
종래의 유기전계발광소자는 TFT의 문턱 전압(V TH ) 및 전하 이동도 특성 등에 영향을 미치는 게이트 절연막(120)의 두께를 주변부(a)와 화소부(b)에 다르게 형성하기 위하여 제2 절연막(120b) 적층 후 주변부(a)의 제2 게이트 절연막(120b)을 마스크를 이용한 식각(Etching)을 통해 제거하였다.
그러나 이는 마스크가 1개 추가됨으로써 원가를 상승시키고, 아울러 포토 공정, 식각 공정 후 에싱(Ashing) 및 포토레지스트 스트립(PR Strip; Photo Resist Strip) 등의 공정을 거쳐야 하므로 공정이 복잡해지는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위해 본 발명이 이루고자 하는 기술적 과제는 게이트 전극 상, 하부에 게이트 절연막이 형성된 구조로 주변부의 TFT를 형성함으로써 공정 단순화를 통해 화소부와 주변부의 반도체층과 게이트 전극 사이의 게이트 절연막의 두께를 다르게 하여 각각의 TFT에 대한 전하이동도(Mobility), 문턱 전압(V TH ;Threshold Voltage) 및 온/오프 전류(On/Off Current) 등의 특성을 최적화할 수 있는 유기전계발광소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명은,
주변부와 화소부를 포함하는 기판,
상기 주변부와 화소부 기판 상부의 소정 영역에 패터닝되어 형성되는 반도체층,
상기 반도체층 상부의 기판 전면에 걸쳐 형성되는 제1 게이트 절연막,
상기 주변부의 제1 게이트 절연막 상부에 패터닝되어 형성되는 제1 게이트 전극,
상기 제1 게이트 전극을 포함한 기판 전면에 걸쳐 형성되는 제2 게이트 절연 막,
상기 화소부의 제2 게이트 절연막 상부에 패터닝되어 형성되는 제2 게이트 전극,
상기 제1, 2 게이트 전극을 포함한 기판 전면에 걸쳐 형성되어 있는 층간 절연막,
상기 주변부와 화소부의 층간 절연막 내로 콘택홀을 통해 반도체층의 소오스/드레인 영역과 콘택하도록 패터닝되어 형성되는 소오스/드레인 전극,
상기 소오스/드레인 전극을 포함한 기판 전면에 걸쳐 형성되어 있는 패시베이션막,
상기 화소부의 패시베이션막 내의 비아홀을 통해 상기 소오스/드레인 전극 중 어느 하나와 콘택하도록 패터닝되어 형성되는 제1 전극,
상기 제1 전극 상부에 형성되며 상기 제1 전극의 표면 일부를 노출시키는 개구부를 갖는 화소정의막,
상기 노출된 제1 전극 상부에 형성되며 적어도 유기발광층을 포함하는 유기막층, 및
상기 유기막층을 포함한 기판 전면에 걸쳐 형성되는 제2 전극을 포함하는 것을 특징으로 하는 유기전계발광소자를 제공한다.
또한, 본 발명은
주변부와 화소부를 포함하는 기판을 제공하고,
상기 주변부와 화소부 기판 상부의 소정 영역에 반도체층을 패터닝하여 형성 하고,
상기 반도체층 상부의 기판 전면에 걸쳐 제1 게이트 절연막을 형성하고, 상기 주변부의 반도체층에 제1 불순물을 주입하여 소오스/드레인 영역 및 채널 영역을 갖는 반도체층을 형성하고,
상기 주변부의 제1 게이트 절연막 상부에 반도체층의 채널 영역에 대응하는 제1 게이트 전극을 패터닝하여 형성하고,
상기 제1 게이트 전극 상부를 포함한 기판 전면에 걸쳐 제2 게이트 절연막을 형성하여 화소부의 게이트 절연막을 정의하고,
상기 화소부의 제2 게이트 절연막 상부에 상기 반도체층의 채널 영역에 대응하는 제2 게이트 전극을 패터닝하여 형성하고,
상기 화소부의 반도체층에 제2 불순물을 주입하여 소오스/드레인 영역 및 채널 영역을 갖는 반도체층 형성 후 반도체층을 결정화하고,
상기 제2 게이트 전극을 포함한 기판 전면에 걸쳐 층간 절연막을 형성하고,
상기 주변부와 화소부의 층간 절연막 내로 콘택홀을 통해 반도체층의 소오스/드레인 영역과 콘택하는 소오스/드레인 전극을 패터닝하여 형성하고,
상기 소오스/드레인 전극을 포함한 기판 전면에 걸쳐 패시베이션막을 형성하고,
상기 화소부의 패시베이션막 내의 비아홀을 통해 상기 소오스/드레인 전극 중 어느 하나와 콘택하는 제1 전극을 형성하고,
상기 제1 전극의 표면 일부를 노출시키는 개구부를 갖는 화소정의막을 형성 하고,
상기 노출된 제1 전극 상부에 적어도 유기발광층을 포함하는 유기막층을 형성하고, 및
상기 유기막층을 포함한 기판 전면에 걸쳐 제2 전극을 형성하는 것을 특징으로 하는 유기전계발광소자의 제조 방법을 제공한다.
이하, 본 발명에 따른 게이트 절연막과 문턱 전압 및 전하이동도 등의 TFT 특성을 간략히 설명한다.
다음은 일반적인 MOS 트랜지스터의 문턱 전압(V TH )을 정의한 것이다.
V TH = V FB - 2Ψ b + V OX
여기서, 강한 역(strong inversion) 전위일 경우 게이트 전압이 문턱 전압 V TH , 전 영역에서 에너지 띠가 평평하게 될 때의 전압(V G )을 평탄대역전압(Flat Band Voltage) V FB , 표면에서의 역 준위(inversion level)에서 페르미 준위(Fermi level)의 차인 (E i -E f )값이 +qΨb가 되도록 가해야 할 전압이 -2Ψ b , 산화막에 걸린 전압이 V OX 이다.
상기 [수학식 1]에서와 같이 일반적으로 MOS 트랜지스터의 문턱 전압(V TH )은 반도체층 상부의 게이트 절연막에 걸리는 전압(V ox )이 커질수록 높아진다. 이에 의한 전계의 영향을 받아서 반도체 표면의 전하(carrier) 농도가 변하게 된다. 즉, 상기 게이트 절연막의 두께가 얇을수록 절연막에 걸리는 전압(V ox )이 작아지므로 문턱 전압(V TH )은 작아지고, 이때, 전하이동도(Mobility)는 커진다. 이외에도, 절연막의 두께가 얇을수록 문턱치 경사(S-factor)도 작아진다.
또한, 일반적으로 MOS 트랜지스터에서 게이트에 걸어주는 전압(V G )은 인가된 게이트 전압(V GS )에서 평탄대역전압(VFB;Flat band Voltage)을 뺀 값에서 일부는 반도체층 상부의 절연막(V ox )에 걸리고, 또 다른 일부는 반도체 표면에 걸리며, 그에 의한 전계의 영향을 받아서 반도체 표면의 전하(carrier) 농도가 변하게 된다. 이와 같이 전계 효과는 손실 전압성분을 일으키는 절연막의 두께가 얇을수록 크게 된다. 또한, 상기 절연막의 두께가 얇을수록 문턱 전압(VTH)은 작아지고 전하이동도(Mobility)는 커진다.
이들 기능이 다른 구동 TFT와 스위칭 TFT는 각각에 대해 다른 TFT 특성이 요구되고 있다. 스위칭 TFT는 주사 싸이클마다의 표시 신호를 정확하게 구동용 TFT에 전달하기 위해 커패시터를 재빠르게 충전하기에 충분한 전류 구동 능력이 요구된다. 따라서, 스위칭 TFT는 구동 TFT 대비 높은 전하이동도와 온/오프 전류(On/Off Current) 특성이 요구되고, 문턱 전압(V TH )과 문턱치 경사(S-factor)는 조금 작아야 한다. 반면, 구동 TFT는 주변 내장 회로와는 달리 문턱 전압(V TH )과 문턱치 경사(S-factor)는 어느 정도 커야하고, 전하이동도(Mobility)와 온 전류(On Current)는 조금 작아야 한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 보다 상세하게 설명한다. 명세서 전체에 걸쳐 동일한 참조 번호는 동일한 구성 요소를 나타낸다.
도 2는 본 발명에 따른 유기전계발광소자의 단면도이다.
도 2를 참조하면, 본 발명에 따른 유기전계발광소자는 주변부(a)와 화소부(b)를 포함하는 기판(300) 상부의 소정 영역에 소오스/드레인 영역(310a, 310c) 및 상기 소오스/드레인 영역(310a, 310c) 사이에 개재하는 채널 영역(310b)으로 이루어진 반도체층(310)이 패터닝되어 형성된다.
이어서, 상기 반도체층(310) 상부의 기판 전면에 걸쳐 제1 게이트 절연막(320a)이 형성된다. 상기 제1 게이트 절연막(320a)은 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 또는 이들의 복합막인 실리콘산화질화막(SiOxNy)으로 형성될 수 있다. 상기 제1 게이트 절연막(320a)을 반도체층(310)과 계면특성이 우수한 실리콘 산화막, 실리콘 질화막 또는 이들의 복합막으로 형성함으로써, 상기 제1 게이트 절연막(320a)의 절연내압을 향상시킬 수 있으며, 유동전하(Mobile Charge)에 의한 영향을 줄여 박막트랜지스터의 전기적 특성을 향상시킬 수 있다.
이어서, 상기 주변부(a)의 제1 게이트 절연막(320a) 상부에 상기 반도체층(310)의 채널 영역(310b)에 대응하는 제1 게이트 전극(330a)이 형성된다.
상기 제1 게이트 전극(330a)을 포함한 기판 전면에 걸쳐 제2 게이트 절연막(320b)이 형성되며, 상기 제1 절연막(320a)과 제2 게이트 절연막(320b)을 합하여 화소부(b)의 게이트 절연막(320)을 정의한다.
상기 제2 게이트 절연막(320b)은 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 또는 이들의 복합막인 실리콘산화질화막(SiOxNy)으로 형성된다.
상기 화소부(b)의 제2 게이트 절연막(320b) 상부에 상기 반도체층(310)의 채널 영역(310b)에 대응하는 제2 게이트 전극(330b)이 형성된다.
이로써, 상기 주변부(a)는 제1 게이트 전극(330a) 하부에 제1 게이트 절연막(320a), 제1 게이트 전극(330a) 상부에 제2 게이트 절연막(320b)이 형성된 구조가 된다. 반면, 화소부(b)는 제2 게이트 전극(330b) 하부에 제1, 2 게이트 절연막(320a, 320b)이 순차적으로 적층된 구조가 된다.
따라서, 게이트 전극(330a) 상, 하부에 게이트 절연막(330a, 330b)이 형성된 주변부(a)의 TFT를 포토, 식각, 에싱 및 포토레지스트 스트립 공정 등을 거치지 않고 증착 공정만으로 형성함으로써, 공정 단순화를 통해 화소부(b)와 주변부(a)의 반도체층(310)과 게이트 전극(330a, 330b) 사이의 게이트 절연막(320a, 320)의 두께(d1, d4)를 다르게 하여 각각의 TFT에 대한 전하이동도(Mobility), 문턱 전압(V TH ;Threshold Voltage) 및 온/오프 전류(On/Off Current) 등의 특성을 최적화할 수 있는 유기전계발광소자가 형성된다.
특히, 본 발명에서는 상기한 바와 같이 주변부(a) TFT의 게이트 절연막(320a)의 두께(d1)가 화소부(b) TFT의 게이트 절연막(320)의 두께(d4)보다 얇게 형성되므로 화소부(b) TFT 대비 주변부(a) TFT의 전하이동도는 크고, 문턱 전압(V TH ) 은 작아진다.
이어서, 상기 제2 게이트 전극(330b)을 포함한 기판 전면에 걸쳐 층간 절연막(340)이 형성된다. 상기 주변부(a)와 화소부(b)의 층간 절연막(340) 내로 콘택홀(341, 342)을 통해 반도체층(310)의 소오스/드레인 영역(310a, 310c)과 콘택하는 소오스/드레인 전극(350, 355)이 패터닝되어 형성된다.
상기 반도체층(310), 게이트 전극(330) 및 소오스/드레인 전극(350, 355)은 박막트랜지스터(TFT)를 형성한다.
이어서, 상기 소오스/드레인 전극(350, 355)을 포함한 기판 전면에 걸쳐 패시베이션막(360)이 형성된다. 상기 화소부(b)의 패시베이션막(360) 내의 비아홀(via hole;365)을 통해 상기 소오스/드레인 전극(350, 355) 중 어느 하나와 콘택하는 제1 전극(370)이 패터닝되어 형성된다. 상기 제1 전극(370) 상부에는 상기 제1 전극(370)의 표면 일부를 노출시키는 개구부(378)를 갖는 화소정의막(375)이 형성된다.
상기 노출된 제1 전극(370) 상부에 적어도 유기발광층을 포함하는 유기막층(380)이 형성되며, 상기 유기막층(380)을 포함한 기판 전면에 걸쳐 제2 전극(390)이 형성되어 유기전계발광소자가 완성된다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 유기전계발광소자의 제조 방법을 설명한다.
도 3a 내지 도 3m은 본 발명에 따른 유기전계발광소자의 제조 공정을 나타내는 단면도이다.
도 3a를 참조하면, 본 발명의 유기전계발광소자는 유리, 플라스틱 또는 석영 등으로 이루어진 기판(300)을 제공하며, 상기 기판(300)은 주변부(a)와 화소부(b)를 포함한다. 상기 기판(300) 상의 주변부(a)와 화소부(b)의 소정 영역에 비정질 실리콘을 적층 후 마스크(mask)를 이용하여 패터닝함으로써 반도체층(310)을 형성한다. 상기 반도체층(310)은 통상적으로 비정질 실리콘을 플라즈마강화화학기상증착(PECVD;plasma-enhanced chemical vapor deposition), 저압화학기상증착(LPCVD;Low Pressure chemical vapor deposition) 또는 상압화학기상증착(APCVD;Atomosphere chemical vapor deposition) 방법 등을 수행하여 형성한다. 상기 패터닝 방법은 통상적으로 마스크로 사용되는 포토레지스트(PR;Photo Resist)를 도포하고, 그 레지스트를 유리 기판의 이면으로부터 노광, 현상하여 패터닝한다. 이후 불필요한 레지스트는 에싱(ashing) 후 포토레지스트 스트립(PR Strip)을 통해 제거한다.
도 3b를 참조하면, 상기 반도체층(310) 상부의 기판 전면에 걸쳐 제1 게이트 절연막(320a)을 형성한다. 상기 제1 게이트 절연막(320a)은 PECVD 또는 LPCVD 등의 방법을 수행하여 형성한다. 통상적으로, 상기 제1 게이트 절연막(320a)은 1000Å 내지 2000Å의 두께로 형성한다. 상기 주변부 및 화소부(a, b)의 반도체층(310) 상부의 제1 게이트 절연막(320a)의 두께를 각각 d1, d2으로 정의하면, 이때, 상기 제1 게이트 절연막(320a)의 두께는 d1 = d2이다.
상기 제1 게이트 절연막(320a)은 전계 효과를 최대한 살리기 위해 가능한 한 얇게 형성하는 것이 바람직하나, 상기 제1 게이트 절연막(320a)의 두께가 1000Å이 하이면 절연막을 통한 터널링 전류가 늘어날 우려가 있고, 2000Å이상이면 절연막에 의해 손실 전압 성분이 커져 전하이동도(Mobility)는 작아지고 문턱 전압(V TH )이 높아질 수 있다. 따라서, 상기 제1 게이트 절연막(320a)은 1400Å의 두께로 형성하는 것이 바람직하다.
도 3c를 참조하면, 마스크(325)를 이용하여 상기 주변부(a)의 반도체층(310)에 제1 불순물을 주입하여 소오스/드레인 영역(310a, 310c) 및 채널 영역(310b)을 갖는 반도체층(310)을 형성한다. 상기 제1 불순물은 N형 불순물인 것이 바람직하며, 상기 N형 불순물은 인(P), 비소(As), 안티몬(Sb) 및 비스무스(Bi)로 이루어진 군에서 선택되는 1종일 수 있다.
도 3d를 참조하면, 상기 주변부(a)의 제1 게이트 절연막(320a) 상부에 상기 반도체층(310)의 채널 영역(310b)에 대응하는 제1 게이트 전극(330a)을 패터닝하여 형성한다. 상기 제1 게이트 전극(330a)은 비정질 실리콘 또는 다결정 실리콘으로 형성할 수 있고, 또한, 몰리브덴(Mo), 텅스텐(W), 텅스텐몰리브덴(MoW) 및 알루미늄(Al) 등의 금속으로 이루어진 군에서 선택되는 1종 또는 2종으로 단일막, 이중막 또는 Ti/Al/Ti, Mo/Al/Mo, MoW/Al/MoW 등의 삼중막으로 형성한다. 상기 제1 게이트 전극(330a)은 통상의 스퍼터링(Sputtering) 방식을 수행하여 형성한다. 상기 제1 게이트 전극(330a)을 비정질 실리콘으로 형성할 경우 불순물 주입 후 결정화법을 통해 다결정 실리콘으로 형성한다.
도 3e를 참조하면, 상기 주변부(a)의 제1 게이트 전극(330a)을 포함한 기판 전면에 걸쳐 제2 게이트 절연막(320b)을 형성하여 제1 게이트 절연막(320a)과 제2 게이트 절연막(320b)으로 이루어진 화소부(b)의 게이트 절연막(320)을 정의한다. 상기 제2 게이트 절연막(320b)은 상기 SOP 주변부(a)의 TFT에 비해 상기 화소부(b)의 구동 TFT에 높은 문턱 전압(V TH ), 낮은 전하 이동도(Mobility) 및 높은 문턱치 경사(S-factor)의 특성을 만족시키기 위해 형성하는 것으로서, 상기 제2 게이트 절연막(320b)의 형성 물질 및 방법은 상기 제1 게이트 절연막(320a)과 동일하다.
통상적으로, 상기 제2 게이트 절연막(320b)의 두께는 600 내지 1200Å으로 형성한다. 상기 제2 게이트 절연막(320b)의 두께가 600Å이하이면, 화소부(b)의 TFT 특성이 주변부(a)와 유사하게 되어 최적의 TFT 특성을 만족시킬 수 없고, 1200Å이상이면 화소부(b)의 TFT 특성이 너무 저하될 수 있다.
보다 자세하게, 상기 화소부(b)의 반도체층(310) 상부의 제1 게이트 절연막(320a)의 두께(d2)와 제2 게이트 절연막(320b)의 두께(d3)의 합을 화소부(b)의 게이트 절연막(320)의 두께(d4)로 정의하면, 이때, 상기 주변부(a)와 화소부(b)의 제1 게이트 절연막(320a)의 두께(d1)와 화소부(b)의 게이트 절연막(320)의 두께(d4) 간에는 d1 < d4를 만족시킨다. 이때, 상기 화소부(b)의 게이트 절연막(320)의 두께는 통상적으로 1600 내지 3200Å으로 형성된다.
이어서, 상기 화소부(b)의 제2 게이트 절연막(320b) 상부에 상기 반도체층(310)의 소정 영역에 대응하는 제2 게이트 전극(330b)을 패터닝하여 형성한다. 상기 제2 게이트 전극(330b)의 형성 물질 및 방법은 상기 제1 게이트 전극(330a)과 동일하다.
즉, 본 발명에서는 증착 공정을 통해 상기 주변부(a) TFT의 제1 게이트 절연막(320a)은 제1 게이트 전극(330a) 하부에, 제2 게이트 절연막(320b)은 제1 게이트 전극(330a) 상부에 형성하고, 화소부(b) TFT의 게이트 절연막(320a, 320b)은 제2 게이트 전극(330b) 하부에 형성함으로써, 공정 단순화를 통해 상기 주변부(a)와 화소부(b)의 TFT에 형성되는 게이트 절연막의 두께(d1, d4)를 다르게 조절하여 주변부(a) 및 화소부(b)의 TFT 각각에 대한 전하이동도 및 문턱 전압 등의 TFT 특성을 최적화할 수 있다.
또한, 본 발명은 게이트 마스크를 2회 사용하여 주변부(a)와 화소부(b)의 TFT 특성을 다르게 하는 유기전계발광소자의 제조 방법 제공한다.
도 3f를 참조하면, 마스크(335)를 이용하여 상기 화소부(b)의 반도체층(310)에 제2 불순물을 주입하여 소오스/드레인 영역(310d, 310f) 및 채널 영역(310e)을 갖는 반도체층(310)을 형성한다. 상기 불순물은 P형 불순물이 바람직하며, 상기 P형 불순물은 인(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In)으로 이루어진 군에서 선택되는 1종일 수 있다. 이어서, 상기 반도체층(310)은 결정화하여 다결정 실리콘으로 형성한다.
도 3g를 참조하면, 상기 제2 게이트 전극(330b) 상부를 포함한 기판 전면에 걸쳐 층간 절연막(340)을 형성한다. 상기 층간 절연막(340)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층으로 형성하며, PECVD 또는 LPCVD 등의 방법을 수행하여 형성한다. 상기 층간 절연막(340) 내로 마스크를 이용한 식각을 통해 상기 반 도체층(310)의 소오스/드레인 영역(310a, 310c, 310d, 310f)을 노출시키는 콘택홀(341, 342)을 형성한다.
도 3h를 참조하면, 상기 콘택홀(341, 342)에 금속막을 적층 후 이를 마스크를 이용하여 패터닝함으로써, 상기 콘택홀(341, 342) 내에 노출된 반도체층(310)의 소오스/드레인 영역(310a, 310c, 310d, 310f)과 콘택하는 소오스/드레인 전극(350, 355)을 형성한다. 상기 소오스/드레인 전극(350, 355)은 몰리브덴(Mo), 텅스텐(W), 텅스텐몰리브덴(MoW) 및 알루미늄(Al) 등과 같은 금속으로 형성하며, 통상의 스퍼터링 방식을 수행하여 형성한다.
이때, 상기 반도체층(310), 게이트 전극(330a, 330b) 및 소오스/드레인 전극(350, 355)은 박막트랜지스터(TFT)를 형성한다.
도 3i를 참조하면, 상기 소오스/드레인 전극(350, 355)을 포함한 기판 전면에 걸쳐 박막트랜지스터를 보호하는 패시베이션막(360)을 형성한다. 상기 패시베이션막(360)은 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiNx) 등으로 형성하며, PECVD 또는 LPCVD 등의 방법을 수행하여 형성한다. 상기 화소부(b)의 패시베이션막(360) 내에 마스크를 이용한 식각 공정을 통해 상기 소오스/드레인 전극(350, 355) 중 어느 하나를 노출시키는 비아홀(365)을 형성한다.
도 3j를 참조하면, 상기 화소부(b)의 비아홀(365) 내로 투명전극을 적층 후 마스크를 이용하여 패터닝함으로써 제1 전극(370)을 형성한다. 상기 제1 전극(370)은 애노드 전극 또는 캐소드 전극일 수 있으며, 애노드 전극일 경우에는 일함수가 높은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등과 같은 투명전극으로 형성하고, 캐소드 전극일 경우에는 일함수가 낮은 Mg, Al, Ca, MgAg, Ag 및 이들의 합금으로 이루어진 군에서 선택되는 1종으로 형성한다. 상기 제1 전극(370)은 통상적으로 스퍼터링 방식을 수행하여 증착한다.
도 3k를 참조하면, 상기 제1 전극(370) 상부를 포함한 기판 전면에 걸쳐 화소정의막(PDL;Pixel Define Layer)(375)을 증착 후 마스크를 이용하여 제1 전극(370)의 표면 일부를 노출시키는 개구부(378)를 갖도록 화소정의막(375)을 형성한다. 상기 화소정의막(375)은 통상적으로 유기계로서 폴리이미드(polyimide;PI), 폴리아마이드(polyamide;PA), 벤조사이클로부텐(Benzocyclobutene;BCB) 또는 아크릴 수지(Arcyl Resin) 등에서 선택되는 1종으로 형성하며, 통상적으로 스핀코팅 방법에 의해 형성한다.
도 3l을 참조하면, 상기 노출된 제1 전극(370) 상부에 최소한 유기발광층을 포함하는 유기막층(380)을 형성한다. 상기 유기발광층으로는 저분자 물질 또는 고분자 물질 모두 가능하다. 상기 저분자 물질은 알루니 키노륨 복합체(Alq3), 안트라센(Anthracene), 시클로 펜타디엔(Cyclo pentadiene), BeBq2, ZnPBO, DPVBi, BSA-2 및 2PSP로 이루어진 군에서 선택되는 1종으로 형성한다. 바람직하게, 상기 유기발광층은 알루니 키노륨 복합체(Alq3)로 형성한다. 상기 고분자 물질은 폴리페닐렌(PPP;polyphenylene), 폴리(p-페닐렌비닐렌)(PPV;poly(p-phenylenevinylene)), 폴리티오펜(PT;polythiophene) 및 그들의 유도체로 이루어진 군에서 선택되는 1종으로 형성한다. 상기 유기막층(380)은 진공증착, 스핀코팅, 잉크젯 프린팅, 레이저 열전사법(LITI;Laser Induced Thermal Imaging)등의 방법으로 형성된다. 바람직하게 스핀 코팅(Spin Coating) 방식을 통해 형성한다. 또한, 상기 유기막층(380)을 패터닝하는 것은 레이저 열전사법, 새도우 마스크를 사용한 진공증착 등을 사용하여 구현할 수 있다.
도 3m을 참조하면, 상기 유기막층(380)을 포함한 기판 전면에 걸쳐 제2 전극(390)을 형성한다. 상기 제2 전극(390)은 애노드 또는 캐소드 일수 있으며, 제1 전극(370)이 애노드일 경우 캐소드로 형성하고, 제1 전극이 캐소드일 경우 애노드로 형성한다. 즉, 상기 제2 전극(390)은 애노드 전극일 경우에는 일함수가 높은 ITO 또는 IZO 등과 같은 투명전극으로 형성하고, 캐소드 전극일 경우에는 일함수가 낮은 Mg, Al, Ca, MgAg, Ag 및 이들의 합금으로 이루어진 군에서 선택되는 1종으로 형성한다.
상기 제2 전극(390)까지 형성된 기판을 통상적인 방법으로 상부 기판과 봉지함으로써 유기전계발광소자가 완성된다.
상술한 바에 따르면, 게이트 전극 상, 하부에 게이트 절연막이 형성된 구조로 주변부의 TFT를 형성함으로써, 공정 단순화를 통해 화소부와 주변부의 반도체층과 게이트 전극 사이의 게이트 절연막 두께를 다르게 하여 각각의 TFT에 대한 전하이동도 및 문턱 전압 등의 특성 최적화를 구현할 수 있다.

Claims (6)

  1. 주변부 및 화소부를 포함하는 기판,
    상기 주변부 및 화소부 기판 상부의 소정 영역에 패터닝되어 형성되는 반도체층,
    상기 반도체층 상부의 기판 전면에 걸쳐 형성되는 제1 게이트 절연막,
    상기 주변부의 제1 게이트 절연막 상부에 패터닝되어 형성되는 제1 게이트 전극,
    상기 제1 게이트 전극을 포함한 기판 전면에 걸쳐 형성되는 제2 게이트 절연막,
    상기 화소부의 제2 게이트 절연막 상부에 패터닝되어 형성되는 제2 게이트 전극,
    상기 제1, 2 게이트 전극을 포함한 기판 전면에 걸쳐 형성되어 있는 층간 절연막,
    상기 주변부 및 화소부의 층간 절연막 내로 콘택홀을 통해 반도체층의 소오스/드레인 영역과 콘택하도록 패터닝되어 형성되는 소오스/드레인 전극,
    상기 소오스/드레인 전극을 포함한 기판 전면에 걸쳐 형성되어 있는 패시베이션막,
    상기 화소부의 패시베이션막 내의 비아홀을 통해 상기 소오스/드레인 전극 중 어느 하나와 콘택하도록 패터닝되어 형성되는 제1 전극,
    상기 제1 전극 상부에 형성되며 상기 제1 전극의 표면 일부를 노출시키는 개구부를 갖는 화소정의막,
    상기 노출된 제1 전극 상부에 형성되며 적어도 유기발광층을 포함하는 유기막층, 및
    상기 유기막층을 포함한 기판 전면에 걸쳐 형성되는 제2 전극을 포함하는 것을 특징으로 하는 유기전계발광소자.
  2. 제 1 항에 있어서,
    상기 제1, 2 게이트 절연막은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막인 것을 특징으로 하는 유기전계발광소자.
  3. 주변부와 화소부를 포함하는 기판을 제공하고,
    상기 주변부와 화소부 기판 상부의 소정 영역에 반도체층을 패터닝하여 형성하고,
    상기 반도체층 상부의 기판 전면에 걸쳐 제1 게이트 절연막을 형성하고, 상기 주변부의 반도체층에 제1 불순물을 주입하여 소오스/드레인 영역 및 채널 영역을 갖는 반도체층을 형성하고,
    상기 주변부의 제1 게이트 절연막 상부에 반도체층의 채널 영역에 대응하는 제1 게이트 전극을 패터닝하여 형성하고,
    상기 제1 게이트 전극 상부를 포함한 기판 전면에 걸쳐 제2 게이트 절연막을 형성하여 화소부의 게이트 절연막을 정의하고,
    상기 화소부의 제2 게이트 절연막 상부에 상기 반도체층의 채널 영역에 대응하는 제2 게이트 전극을 패터닝하여 형성하고,
    상기 화소부의 반도체층에 제2 불순물을 주입하여 소오스/드레인 영역 및 채널 영역을 갖는 반도체층 형성 후 반도체층을 결정화하고,
    상기 제2 게이트 전극을 포함한 기판 전면에 걸쳐 층간 절연막을 형성하고,
    상기 주변부와 화소부의 층간 절연막 내로 콘택홀을 통해 반도체층의 소오스/드레인 영역과 콘택하는 소오스/드레인 전극을 패터닝하여 형성하고,
    상기 소오스/드레인 전극을 포함한 기판 전면에 걸쳐 패시베이션막을 형성하고,
    상기 화소부의 패시베이션막 내의 비아홀을 통해 상기 소오스/드레인 전극 중 어느 하나와 콘택하는 제1 전극을 형성하고,
    상기 제1 전극의 표면 일부를 노출시키는 개구부를 갖는 화소정의막을 형성하고,
    상기 노출된 제1 전극 상부에 적어도 유기발광층을 포함하는 유기막층을 형성하고, 및
    상기 유기막층을 포함한 기판 전면에 걸쳐 제2 전극을 형성하는 것을 특징으로 하는 유기전계발광소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 유기전계발광소자는 게이트 마스크를 2회 사용하여 주변부와 화소부의 박막트랜지스터 특성을 다르게 하는 것을 특징으로 하는 유기전계발광소자의 제조 방법.
  5. 제 3 항에 있어서,
    상기 제 1, 2 게이트 절연막은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막으로 형성하는 것을 특징으로 하는 유기전계발광소자의 제조 방법.
  6. 제 3 항에 있어서,
    상기 제1, 2 게이트 절연막은 PECVD 또는 LPCVD 방식을 수행하여 형성하는 것을 특징으로 하는 유기전계발광소자의 제조 방법.
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