KR100669415B1 - 박막 트랜지스터 제조 방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title abstract description 13
- 239000010408 film Substances 0.000 claims abstract description 69
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 34
- 229920005591 polysilicon Polymers 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims abstract description 17
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 26
- 239000012535 impurity Substances 0.000 claims description 24
- 238000002425 crystallisation Methods 0.000 claims description 7
- 230000008025 crystallization Effects 0.000 claims description 7
- 239000007772 electrode material Substances 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 claims 1
- 239000000463 material Substances 0.000 description 6
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 239000011368 organic material Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000005525 hole transport Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920003023 plastic Polymers 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 125000001637 1-naphthyl group Chemical group [H]C1=C([H])C([H])=C2C(*)=C([H])C([H])=C([H])C2=C1[H] 0.000 description 1
- MBPCKEZNJVJYTC-UHFFFAOYSA-N 4-[4-(n-phenylanilino)phenyl]aniline Chemical compound C1=CC(N)=CC=C1C1=CC=C(N(C=2C=CC=CC=2)C=2C=CC=CC=2)C=C1 MBPCKEZNJVJYTC-UHFFFAOYSA-N 0.000 description 1
- 229910019015 Mg-Ag Inorganic materials 0.000 description 1
- 229910016048 MoW Inorganic materials 0.000 description 1
- 229920001609 Poly(3,4-ethylenedioxythiophene) Polymers 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002745 absorbent Effects 0.000 description 1
- 239000002250 absorbent Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- XCJYREBRNVKWGJ-UHFFFAOYSA-N copper(II) phthalocyanine Chemical compound [Cu+2].C12=CC=CC=C2C(N=C2[N-]C(C3=CC=CC=C32)=N2)=NC1=NC([C]1C=CC=CC1=1)=NC=1N=C1[C]3C=CC=CC3=C2[N-]1 XCJYREBRNVKWGJ-UHFFFAOYSA-N 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005281 excited state Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000005283 ground state Effects 0.000 description 1
- RBTKNAXYKSUFRK-UHFFFAOYSA-N heliogen blue Chemical compound [Cu].[N-]1C2=C(C=CC=C3)C3=C1N=C([N-]1)C3=CC=CC=C3C1=NC([N-]1)=C(C=CC=C3)C3=C1N=C([N-]1)C3=CC=CC=C3C1=N2 RBTKNAXYKSUFRK-UHFFFAOYSA-N 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000002894 organic compounds Chemical class 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- -1 poly (Phenylene-vinylene Chemical group 0.000 description 1
- 229920002098 polyfluorene Polymers 0.000 description 1
- 239000000565 sealant Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- TVIVIEFSHFOWTE-UHFFFAOYSA-K tri(quinolin-8-yloxy)alumane Chemical compound [Al+3].C1=CN=C2C([O-])=CC=CC2=C1.C1=CN=C2C([O-])=CC=CC2=C1.C1=CN=C2C([O-])=CC=CC2=C1 TVIVIEFSHFOWTE-UHFFFAOYSA-K 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 229920002554 vinyl polymer Polymers 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Electroluminescent Light Sources (AREA)
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Abstract
본 발명의 목적은 소오스 영역 및 드레인 영역 형성을 위한 도핑용 마스크 사용을 배제하여 공정 시간을 감소시키고 제조 비용을 절감할 수 있는 박막 트랜지스터를 제공하는 것이다.
본 발명에 따른 박막 트랜지스터는 기판, 기판 상에 형성된 게이트 전극, 게이트 전극을 덮으면서 기판 전면 상에 형성된 게이트 절연막, 게이트 절연막 상에 형성되고 폴리실리콘막으로 이루어진 액티브층, 액티브층 상에 형성된 소오스 영역 및 드레인 영역, 및 소오스 영역 및 드레인 영역과 전기적으로 연결되는 소오스 전극 및 드레인 전극을 포함한다.
TFT, 유기 EL, 폴리실리콘막, 마스크, 액티브층
Description
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터를 나타낸 단면도.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 순차적 공정 단면도.
도 3은 본 발명에 따른 평판 표시 장치를 개략적으로 나타낸 단면도.
도 4는 도 3의 평판 표시 장치의 화소부를 나타낸 레이아웃 평면도.
도 5은 도 4의 화소부를 나타낸 단면도로서, 도 4의 Ⅰ-Ⅰ 선에 따른 부분 단면도.
본 발명은 박막 트랜지스터에 관한 것으로, 보다 상세하게는 마스크 수를 저감시킬 수 있는 박막 트랜지스터 제조방법, 이 방법에 의해 제조된 박막 트랜지스터 및 이 박막 트랜지스터를 구비한 평판 표시 장치에 관한 것이다.
일반적으로 박막 트랜지스터(Thin Film Transistor; TFT, 이하 TFT라 칭함)는 능동 매트릭스 방식의 액정 표시(Liquid Crystal Display; LCD, 이하 LCD라 칭함) 장치나 유기 전계발광(Electro luminescent; EL, 이하 EL 이라 칭함) 표시 장치의 구동 소자로서 사용되고 있다.
여기서, 유기 EL 표시 장치는 유기 화합물을 전기적으로 여기시켜 발광시키는 자발광형 표시 소자로서, N×M 개의 유기 발광셀들을 전압구동 또는 전류구동하여 영상을 표현할 수 있도록 되어 있다.
상기 유기 발광셀은 다이오드 특성을 가져서 유기 발광 다이오드라고도 불리며, 이는 정공 주입 전극인 애노드 전극과, 발광층인 유기 박막과 전자 주입 전극인 캐소드 전극의 구조로 이루어져, 각 전극으로부터 각각 정공과 전자를 유기박막 내부로 주입시켜 주입된 정공과 전자가 결합한 엑시톤(exiton)이 여기상태로부터 기저상태로 떨어질 때 발광이 이루어진다.
발광층은 전자와 정공의 균형을 좋게 하여 발광 효율을 향상시키기 위해 발광층(emitting layer; EML)에 전자 수송층(Electron Transport Layer; ETL), 정공 수송층(Hole Transport Layer; HTL)을 포함한 다층 구조로 이루어지고, 때로는 별도의 전자 주입층(Electron Injection Layer; EIL)과 홀주입층(Hole Injection Layer; HIL)을 더 포함할 수 있다.
이와 같이 유기 EL 표시 장치는 두 전극 사이에 유기박막의 발광층이 존재함에 따라 LCD 장치와 달리 별도의 광원을 필요로 하지 않을 뿐만 아니라 낮은 전압 구동 및 넓은 시야각 확보가 가능하고 응답속도가 빨라 고해상도 구현에 적합한 장 점을 갖는다.
한편, 능동 매트릭스 방식의 유기 EL 표시 장치에는 각 화소마다 형성되어 각각의 화소를 구동하는 화소 구동용 TFT와, 스캔(scan; gate) 구동 회로와 데이터(data) 구동 회로에 형성되어 화소 구동용 TFT를 작동하는 구동 회로용 TFT가 구비된다.
이러한 유기 EL 표시 장치에 있어, 상기한 TFT로서 근래에는 레이저를 이용한 결정화 기술에 의해 비정질 실리콘(Amorphous silicon; a-Si, 이하 a-Si이라 칭함) TFT와 유사한 600℃ 이하의 낮은 온도에서 제작이 가능하면서 a-Si TFT에 비해 전자(electron)나 정공(hole)의 이동도가 높은 저온 폴리실리콘(Low Temperature Polycrystalline Silicon; LTPS) TFT를 적용함에 따라, N 채널 모스(n-channel Metal Oxide Silicon; NMOS)와 P 채널 모스(p-channel MOS; PMOS)가 공존하는 상보형 모스(Complementary MOS; CMOS) TFT의 구현이 가능하여 기판 상에 화소구동용 TFT와 구동 회로용 TFT를 동시에 집적하는 것이 가능해지고 있다.
이러한 폴리실리콘 TFT에서는 게이트 전극을 게이트 절연막을 사이에 두고 액티브층의 하부 또는 상부에 배치할 수 있다. 그러나, 게이트 전극이 액티브층 상부에 배치되는 구조와는 달리 게이트 전극이 액티브층 하부에 배치되는 구조에서는 이를 제조할 때에 액티브층에 소오스 영역 및 드레인 영역 형성을 위한 도핑 공정 시, 별도의 도핑용 마스크를 사용하여야 하므로 해당 TFT의 전체 공정 시간이 증가하고 제조 비용이 높아지는 문제가 있다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 소오스 영역 및 드레인 영역 형성을 위한 도핑용 마스크 사용을 배제하여 공정 시간을 감소시키고 제조 비용을 절감할 수 있는 박막 트랜지스터의 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 상술한 방법에 의해 제조된 박막 트랜지스터를 제공하는데 다른 목적이 있다.
또한, 본 발명은 상술한 박막 트랜지스터를 구비한 평판 표시 장치를 제공하는데 또 다른 목적이 있다.
상술한 바와 같은 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터는 기판, 기판 상에 형성된 게이트 전극, 게이트 전극을 덮으면서 기판 전면 상에 형성된 게이트 절연막, 게이트 절연막 상에 형성되고 폴리실리콘막으로 이루어진 액티브층, 액티브층 상에 형성된 소오스 영역 및 드레인 영역, 및 소오스 영역 및 드레인 영역과 전기적으로 연결되는 소오스 전극 및 드레인 전극을 포함한다.
여기서, 소오스 영역 및 드레인 영역이 N＋ 또는 P＋ 불순물이 도핑된 폴리실리콘막으로 이루어지고, 액티브층의 내부에 미량의 N＋ 또는 P＋ 불순물이 포함될 수 있다.
또한, 상술한 바와 같은 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터는 게이트 전극을 덮도록 기판 전면 상에 게이트 절연막, 제 1 비정질 실리콘막 및 N＋ 또는 P＋ 불순물이 도핑된 제 2 비정질 실리콘막을 순차적으로 증착하고, 제 1 비정질 실리콘막과 제 2 비정질 실리콘막을 동시에 결정화시켜 제 1 폴리실리콘막과 제 2 폴리실리콘막을 형성하고, 제 2 폴리실리콘막과 제 1 폴리실리콘막을 패터닝하여 제 2 폴리실리콘막으로 이루어진 폴리실리콘막 패턴과 제 1 폴리실리콘막으로 이루어진 액티브층을 형성하고, 기판 전면 상에 소오스 전극 및 드레인 전극 물질막을 증착하고, 그리고 소오스 전극 및 드레인 전극 물질막과 폴리실리콘막 패턴을 패터닝하여 게이트 전극 양측의 액티브층 상에 소오스 영역 및 드레인 영역을 형성함과 동시에 소오스 영역 및 드레인 영역과 전기적으로 연결되는 소오스 전극 및 드레인 전극을 형성하는 것에 의해 제조된다.
여기서, 결정화 시 제 2 비정질 실리콘막의 불순물을 확산시켜 상기 제 1 비정질 실리콘막에 미량의 불순물을 도핑시킨다.
이때, N＋ 불순물로 PH3를 이용하고, P＋ 불순물로 B2H6
를 이용하며, 결정화는 엑시머 레이저를 이용하여 수행한다.
또한, 상술한 바와 같은 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 평판 표시 장치는 기판 상에 형성된 구동 소자 및 구동 소자와 전기적으로 연결되는 표시부로 구성된 화소부를 포함하고, 구동 소자가 기판 상에 형성된 게이트 전극, 게이트 전극을 덮으면서 상기 기판 전면 상에 형성된 게이트 절연막, 게이트 절연막 상에 형성되고 폴리실리콘막으로 이루어진 액티브층, 액티브층 상에 형성된 소오스 영역 및 드레인 영역, 및 소오스 영역 및 드레인 영역과 전기적으로 연결되는 소오스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 포함한다.
여기서, 소오스 영역 및 드레인 영역이 N＋ 또는 P＋ 불순물이 도핑된 폴리실리콘막으로 이루어지고, 액티브층의 내부에 미량의 N＋ 또는 P＋ 불순물이 포함될 수 있다.
또한, 표시부가 제 1 전극, 유기 발광층 및 제 2 전극이 순차적으로 적층된 구조로 이루어진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
먼저, 도 1을 참조하여 본 발명의 실시예에 따른 TFT를 설명한다.
도 1에 나타낸 바와 같이, 기판(10) 상에 게이트 전극(12)이 형성되고, 게이트 전극(12)을 덮도록 기판(10) 전면 상에 게이트 절연막(14)이 형성되며, 게이트 절연막(14) 상에는 액티브층(16)이 형성된다. 액티브층(16)의 중앙부는 채널영역으로 작용하는 부분으로서 게이트 전극(12)에 대응하여 배치된다. 그리고, 게이트 전극(12)의 양측에 대응하여 액티브층(16) 상에는 소오스 영역 및 드레인 영역(18a, 18b)이 형성되며, 소오스 영역 및 드레인 영역(18a, 18b) 상에는 소오스 영역 및 드레인 영역(18a, 18b)과 전기적으로 연결되는 소오스 전극 및 드레인 전극(20a, 20b)이 형성된다.
여기서, 기판(10)은 투명한 절연 기판으로 이루어지고 그 재질로는 유리나 플라스틱이 사용될 수 있다.
그리고, 액티브층(16)은 폴리실리콘막으로 이루어지고 그 내부에 미량의 N＋ 또는 P＋ 불순물을 포함할 수 있으며, 소오스 영역 및 드레인 영역(18a, 18b)은 N＋ 또는 P＋ 불순물이 도핑된 폴리실리콘막으로 이루어진다.
이와 같이, 액티브층(16)이 미량의 N＋ 또는 P＋ 불순물을 포함하게 되면 채널의 농도가 증가하여 문턱전압(Vth) 특성이 개선되므로 TFT의 전기적 특성이 향상되는 효과를 예상할 수 있다.
이어서, 도 2a 내지 도 2d를 참조하여 상술한 TFT의 제조방법을 설명한다.
도 2a를 참조하면, 유리 또는 플라스틱으로 이루어진 투명한 절연 기판(10) 상에 게이트 전극 물질막으로서 MoW, Al, Cr, Al/Cr 등의 금속막을 증착하고, 게이트 전극 형성용 제 1 마스크를 이용한 포토리소그라피 및 식각 공정에 의해 상기 금속막을 패터닝하여 게이트 전극(12)을 형성한다. 그 다음, 게이트 전극(12)을 덮도록 기판(10) 전면 상에 게이트 절연막(14)을 형성한다.
도 2b를 참조하면, 게이트 절연막(14) 상에 제 1 a-Si막(16")을 증착하여 형성하고, 제 1 a-Si막(16") 상부에 N＋ 또는 P＋ 불순물이 도핑된 제 2 a-Si막(18")을 증착하여 형성한다. 이때, N＋ 불순물로는 PH3를 이용하고, P＋ 불순물로는 B2H6를 이용한다.
도 2c를 참조하면, 기판(10)을 약 250℃ 정도로 가열하면서 제 1 a-Si막(16")과 제 2 a-Si막(18")에 엑시머 레이저(19)를 조사하여 동시에 결정화시킴으로써 제 1 폴리실리콘막(16')과 제 2 폴리실리콘막(18')을 형성한다. 여기서, 제 1 a-Si막(16")이 결정화된 제 1 폴리실리콘막(16')의 부위는 이후 액티브층 및 채널영역을 이루게 되며, 이 부위에는 상기 결정화시 제 2 a-Si막(18")에 함유된 불순물들이 일부 확산하여 그 내부에 미량의 N＋ 또는 P＋ 불순물이 포함되어 채널 도핑 효과가 이루어지게 된다. 이에 따라, 채널의 문턱 전압(Vth) 조절을 위한 별도의 도핑 공정을 수행하지 않아도 TFT의 우수한 문턱전압 특성을 얻을 수 있다.
도 2d를 참조하면, 액티브층 형성용 제 2 마스크를 이용한 포토리소그라피 및 식각 공정에 의해 제 2 폴리실리콘막(18')과 제 1 폴리실리콘막(16')을 패터닝하여 중앙부가 게이트 전극(12)과 대응하는 폴리실리콘막 패턴(18)과 액티브층(16)을 각각 형성한다.
도 2d를 참조하면, 폴리실리콘막 패턴(18)과 액티브층(16)을 덮도록 게이트 절연막(14) 상에 소오스 전극 및 드레인 전극 물질막(20)을 증착하여 형성한다. 그 다음, 소오스 전극 및 드레인 전극 형성용 제 3 마스크를 이용한 포토리소그라피 및 식각 공정에 의해 소오스 전극 및 드레인 전극 물질막(20)을 패터닝함과 동시에 하부의 폴리실리콘막 패턴(18)도 패터닝하여, 게이트 전극(12)의 양측에 대응하여 액티브층(16) 상에 소오스 영역 및 드레인 영역(18a, 18b)을 형성함과 동시에 소오스 영역 및 드레인 영역(18a, 18b)과 전기적으로 연결되는 소오스 전극 및 드 레인 전극(20a, 20b)을 형성한다(도 1 참조).
이와 같이, 소오스 영역 및 드레인 영역(18a, 18b)을 별도의 도핑 마스크를 사용하는 것 없이 N＋ 또는 P＋ 불순물이 도핑된 제 2 a-Si막(18')을 이용하여 액티브층(16) 및 소오스 전극 및 드레인 전극(20a, 20b) 형성 시 결정화 및 패터닝 등을 동시에 수행하여 형성한다. 또한, 액티브층(16) 형성을 위한 a-Si막(16')의 결정화 시 채널 도핑이 동시에 이루어지므로 문턱 전압 조절을 위한 별도의 도핑 공정도 배제할 수 있다.
그 결과, TFT 제조 공정을 단순화할 수 있어 공정 시간을 감소시킬 수 있고 제조 비용을 절감할 수 있을 뿐만 아니라 우수한 문턱 전압 특성을 확보할 수 있어 TFT의 전기적 특성을 개선할 수 있다.
다음으로, 도 3 내지 도 5를 참조하여 본 발명에 따른 평판 표시 장치를 설명한다. 본 발명에서는 평판 표시 장치의 일 예로 유기 EL 표시 장치에 대하여 설명한다.
도 3에 나타낸 바와 같이, 유기 EL 표시 장치(100)는 제 1 기판(30)과 제 2 기판(50)이 실런트(60)를 통해 합착되어 서로 대향하여 배치되고, 제 1 기판(30) 상부에는 TFT 어레이로 이루어진 화소 구동부(T)와, 이 화소 구동부(T)에 전기적으로 연결된 양극 전극으로서의 제 1 전극(34)과, 적(R), 녹(G), 청(B)의 빛을 발광하는 유기 발광층(36)과, 음극 전극으로서의 제 2 전극(40)으로 이루어진 표시부(L)로 구성된 화소부(P)가 형성되며, 제 2 기판(50)에는 테이프(52)에 의해 고정되 어 흡습제(54)가 형성된다.
도 4를 참조하여 상술한 유기 EL 표시 장치의 화소부(P)의 구성을 좀 더 상세히 살펴보면, 제 1 기판(30; 도 3 참조) 상에 구동할 화소를 선택하는 스캔 라인(Scan Line; SL)이 일 방향으로 배치되고, 제어된 양에 따라 화소에 전압을 인가하는 데이터 라인(Data line; DL)이 스캔 라인(SL)에 교차하여 배치되며, 전원을 공급하는 파워 라인(Power Line; PL)이 데이터 라인(DL)과 평행하게 이격되면서 스캔 라인(SL)에 교차하여 배치된다. 화소부(P)는 실질적으로 스캔 라인(SL)과 데이터 라인(DL)에 의해 정의되는 영역이다.
스캔 라인(SL)과 데이터 라인(DL)이 교차하는 부분에는 스캔 라인(SL)의 신호에 따라 데이터의 흐름을 제어하는 스위칭 소자(T1)가 배치되고, 스위칭 소자(T1)에 연결되어 데이터 라인(DL)으로부터 인가되는 전압에 따라 이 전압과 파워라인(PL)에 의해 공급되는 전압차 만큼의 전하를 축적하는 저장 캐패시터(Cs)가 배치된다. 더욱이, 상기 교차 부위에는 파워라인(PL)에 연결되어 스위칭 소자(T1) 및 저장 캐패시터(Cs)에 축적된 전하에 의한 전압을 입력받아 전류를 흘려주는 구동 소자(T2)가 배치되고, 구동 소자(T2)에 연결되어 구동 소자(T2)에 흐르는 전류에 의해 발광하는 표시부(L)가 배치된다.
여기서, 스위칭 소자(T1)와 구동 소자(T2)는 각각 1개의 TFT로 구성되어 있는데, 이러한 스위칭 소자(T1)와 구동 소자(T2)는 동작 특성에 따라 각각 하나 이상의 TFT의 조합으로 구성될 수 있다.
도 5를 참조하여, 상술한 화소부(P)의 구동 소자(T2)와 표시부(L)의 구성을 좀 더 상세히 살펴본다. 이때, 도 5에서 도 1과 동일한 구성에 대해서는 동일한 도면 부호를 부여한다.
도시된 바와 같이, 제 1 기판(30) 상에 게이트 전극(12)이 형성되고, 게이트 전극(12)을 덮도록 기판(10) 전면 상에 게이트 절연막(14)이 형성되며, 게이트 절연막(14) 상에는 액티브층(16)이 형성된다. 액티브층(16)의 중앙부는 채널영역으로 작용하는 부분으로서 게이트 전극(12)에 대응하여 배치된다. 그리고, 게이트 전극(12)의 양측에 대응하여 액티브층(16) 상에는 소오스 영역 및 드레인 영역(18a, 18b)이 형성되며, 소오스 영역 및 드레인 영역(18a, 18b) 상에는 소오스 영역 및 드레인 영역(18a, 18b)과 전기적으로 연결되는 소오스 전극 및 드레인 전극(20a, 20b)이 형성되어 TFT를 이룸으로써 구동 소자(T2)를 구성한다.
여기서, 구동 소자(T2)의 각 층의 물질 및 제조 방법은 상술한 일 실시예와 동일하다. 이에 따라, 구동 소자(T2)의 우수한 전기적 특성을 확보할 수 있으므로 유기 EL 표시 장치의 표시 품질 개선 효과를 예상할 수 있다.
구동 소자(T2)를 보호하도록 게이트 절연막(14) 상에 드레인 전극(20b)을 노출시키는 비아홀(32a)이 구비된 제 1 절연막(32)이 형성된다. 제 1 절연막(32) 상에는 비아홀(32a)을 통하여 드레인 전극(20b)과 전기적으로 연결되는 양극 전극으로서의 제 1 전극(34)이 형성되고, 제 1 전극(34) 상에는 특정한 색의 빛을 발광하는 유기 발광층(36)과 음극 전극으로서의 제 2 전극(40)이 순차적으로 형성되어 표시부(L)를 구성하며, 제 1 절연막(32) 상에는 화소부(P)와 화소부(P) 사이를 절연하면서 표면을 평탄화하는 제 2 절연막(38)이 형성된다.
여기서, 제 1 전극(34) 및 제 2 전극(40)은 ITO, Al, Mg-Ag 중의 하나 또는 그 이상의 물질로 이루어질 수 있으며, 또한 디스플레이 장치의 발광 유형에 따라 그 물질이 달라질 수 있다. 예컨대, 이 유기 EL 표시 장치가 전면 발광형인 경우 제 1 전극(34)은 Pt, Au, Pd 또는 Ni로 이루어질 수 있고, 제 2 전극(40)은 IZO로 이루어질 수도 있다.
유기 발광층(36)은 코퍼 프탈로시아닌(copper phthalocyanine; CuPc), N,N'-디(나프탈렌-1-일)-N,N'-디페틸-벤지딘(N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl -benzidine; NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등과 같은 저분자 유기물로 이루어지거나 고분자 유기물로 이루어진다.
예컨대, 유기 발광층(36)이 저분자 유기물로 이루어지는 경우에는 홀 주입층(Hole Injection layer; HIL), 홀 수송층(Hole Transport Layer; HTL), 발광층(Emitting Layer; EML) 및 전자 수송층(Electron Transport Layer; ETL)을 포함한 다층 구조로 이루어진다.
또한, 유기 발광층(36)이 고분자 유기물로 이루어지는 경우에는 홀 수송층(Hole Transport Layer; HTL) 및 발광층(Emitting Layer; EML)으로 이루어지며, 이때 HTL는 PEDOT 물질로 이루어지고 EML은 폴리-페닐렌비닐렌(Poly-Phenylenevinylene; PPV)계 또는 폴리플루오렌(Polyfluorene)계 물질로 이루어진다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
예를 들어, 상기 실시예에서는 TFT가 화소부의 구동 소자로 적용된 경우만을 설명하였지만, 이러한 TFT는 화소부 뿐만 아니라 구동 회로에도 적용하여 실시할 수 있다.
또한, 상기 실시예에서는 구동 소자로 TFT를 사용하고 발광부가 유기 발광층을 포함하는 유기 EL 표시 장치에 대해서만 설명하였지만, TFT를 구동 소자로 사용하는 것이 가능한 액정 표시 장치 등의 평판 표시 장치에도 적용하여 실시할 수 있다.
상술한 본 발명에 의하면, TFT의 소오스 영역 및 드레인 영역을 별도의 도핑 마스크를 사용하는 것 없이 N＋ 또는 P＋ 불순물이 도핑된 a-Si막을 이용하여 액티브층 및 소오스 전극 및 드레인 전극 형성 시 결정화 및 패터닝 등을 동시에 수행하여 형성한다. 또한, 액티브층 형성을 위한 a-Si막의 결정화 시 채널 도핑이 동시에 이루어지므로 문턱 전압 조절을 위한 별도의 도핑 공정도 배제할 수 있다.
그 결과, TFT 제조 공정을 단순화할 수 있어 공정 시간을 감소시킬 수 있고 제조 비용을 절감할 수 있을 뿐만 아니라 우수한 문턱 전압 특성을 확보하여 TFT의 전기적 특성을 개선할 수 있다.
또한, 이러한 TFT를 유기 EL 표시 장치 등의 평판 표시 장치에 적용할 경우 화면의 표시 품질을 개선할 수 있다.
Claims (12)
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- 기판 상에 게이트 전극을 형성하고;상기 게이트 전극을 덮도록 기판 전면 상에 게이트 절연막, 제 1 비정질 실리콘막 및 N＋ 또는 P＋ 불순물이 도핑된 제 2 비정질 실리콘막을 순차적으로 증착하고;상기 제 1 비정질 실리콘막과 제 2 비정질 실리콘막을 동시에 결정화시켜 제 1 폴리실리콘막과 제 2 폴리실리콘막의 형성과 동시에 상기 제 2 비정질 실리콘 막의 불순물을 확산시켜 상기 제 1 비정질 실리콘막에 미량의 불순물을 도핑 시키고;상기 제 2 폴리실리콘막과 제 1 폴리실리콘막을 패터닝하여 제 2 폴리실리콘막으로 이루어진 폴리실리콘막 패턴과 제 1 폴리실리콘막으로 이루어진 액티브층을 형성하고;상기 기판 전면 상에 소오스 전극 및 드레인 전극 물질막을 증착하고;상기 소오스 전극 및 드레인 전극 물질막과 상기 폴리실리콘막 패턴을 패터닝하여 상기 게이트 전극 양측의 상기 액티브층 상에 소오스 영역 및 드레인 영역을 형성함과 동시에 상기 소오스 영역 및 드레인 영역과 전기적으로 연결되는 소오스 전극 및 드레인 전극을 형성하는 단계들을 포함하는 박막 트랜지스터의 제조방법.
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- 제 4 항에 있어서,상기 N＋ 불순물로 PH3를 이용하는 박막 트랜지스터의 제조방법.
- 제 4 항에 있어서,상기 P＋ 불순물로 B2H6를 이용하는 박막 트랜지스터의 제조방법.
- 제 4 항에 있어서,상기 결정화는 엑시머 레이저를 이용하여 수행하는 박막 트랜지스터의 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
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| KR20060053527A KR20060053527A (ko) | 2006-05-22 |
| KR100669415B1 true KR100669415B1 (ko) | 2007-01-15 |
Family
ID=37150478
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| Application Number | Title | Priority Date | Filing Date |
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| KR1020040093924A KR100669415B1 (ko) | 2004-11-17 | 2004-11-17 | 박막 트랜지스터 제조 방법 |
Country Status (1)
| Country | Link |
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