KR101225347B1 - 폴리실리콘막 제조 방법, 그를 이용한 박막트랜지스터 및유기전계발광표시장치 제조 방법 - Google Patents
폴리실리콘막 제조 방법, 그를 이용한 박막트랜지스터 및유기전계발광표시장치 제조 방법 Download PDFInfo
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Abstract
본 발명은 폴리실리콘막 제조 방법 및 그를 이용한 박막트랜지스터 및 유기전계발광표시장치의 제조 방법에 관한 것으로, 특히 비정질 실리콘막에 이온화된 비활성원소를 주입한 후 결정화하여 폴리실리콘막을 형성함으로써 PMOS 박막트랜지스터 소자의 히스테리시스(ΔVth)를 감소시킬 수 있는 폴리실리콘막의 제조 방법을 제공하고, 이를 통해 소자 특성이 향상된 박막트랜지스터의 제조 방법 및 패널의 잔상을 개선할 수 있는 유기전계발광표시장치의 제조 방법을 제공한다.
히스테리시스(ΔVth), 문턱전압, 폴리실리콘, 결정화, 불순물 주입, 잔상
Description
도 1a 및 1b는 종래의 SPC 결정화에 따른 폴리실리콘 결정화 방법을 도시한 공정단면도.
도 2는 본 발명의 SPC 결정화에 따른 폴리실리콘 결정화 방법을 나타낸 순서도.
도 3a 내지 3c는 본 발명의 SPC 결정화에 따른 폴리실리콘 결정화 방법을 도시한 공정단면도.
도 4a 내지 도 4g는 본 발명에 따른 SPC 결정화에 따른 폴리실리콘 결정화 방법을 이용한 PMOS를 구비하는 박막트랜지스터의 제조 방법을 설명하기 위한 공정단면도.
도 5a 내지 도 5d는 도 4에서 제조된 폴리실리콘 박막트랜지스터를 이용한 PMOS를 구비하는 유기전계발광표시장치의 제조 방법을 설명하기 위한 공정단면도.
도 6은 본 발명의 실험예 및 비교예에 따른 PMOS 폴리실리콘 박막트랜지스터의 단면도.
도 7은 종래의 폴리실리콘 결정화 방법을 이용하여 제작된 박막트랜지스터의 히스테리시스 특성을 도시한 도면.
도 8은 본 발명의 실험예에 따른 폴리실리콘 결정화 방법을 이용하여 제작된 박막트랜지스터의 히스테리시스 특성을 도시한 도면.
<도면의 주요부분에 대한 부호 설명>
200, 300, 500 : 기판 210, 310, 510 : 버퍼층
220, 320 : 비정질 실리콘막 230, 325 : 불순물
220', 320', 520' : 폴리실리콘막 320' : 액티브층
330, 530 : 게이트 절연막 340, 540 : 게이트 전극
350 : 층간절연막 355 : 콘택홀
360 : 소스 전극 365 : 드레인 전극
370 : 보호층 375 : 비아홀
380 : 제 1 전극 385 : 뱅크
390 : 유기막층 395 : 제 2 전극
본 발명은 폴리실리콘막 제조 방법 및 그를 이용한 박막트랜지스터 및 유기전계발광표시장치의 제조 방법에 관한 것으로, 특히 비정질 실리콘막에 이온화된 비활성원소를 주입한 후 결정화하여 폴리실리콘막을 형성함으로써 PMOS 박막트랜지 스터 소자의 문턱전압 변동, 즉 히스테리시스(ΔVth)를 감소시킬 수 있는 폴리실리콘막의 제조 방법 및 이를 이용한 박막트랜지스터 및 유기전계발광표시장치의 제조 방법에 관한 것이다.
최근 정보화 사회로 시대가 급발전함에 따라 박형화, 경량화, 저 소비전력화 등의 우수한 특성을 가지는 평판표시장치(Flat Panel Display)의 필요성이 대두되었는데, 그 중 유기전계발광표시장치(OLED;Organic Electroluminescence Display Device)는 자발광이며, 시야각이 넓고, 응답속도가 빠르고, 얇은 두께와 낮은 제작비용 및 높은 콘트라스트(Contrast) 등의 특성을 나타냄으로써 향후 차세대 평판표시소자로 주목받고 있다.
통상적으로, 유기전계발광소자는 애노드 전극과 캐소드 전극 사이에 유기발광층을 포함하고 있어 애노드 전극으로부터 공급받는 홀과 캐소드 전극으로부터 공급받은 전자가 유기발광층 내에서 결합하여 정공-전자 쌍인 여기자를 형성하고 다시 상기 여기자가 바닥상태로 돌아오면서 발생되는 에너지에 의해 발광하게 된다.
일반적으로 유기전계발광소자는 매트릭스 형태로 배치된 N×M 개의 화소들을을 구동하는 방식에 따라 수동 매트릭스(Passive matrix)방식과 능동 매트릭스 (Active matrix)방식으로 나뉘어진다. 상기 능동 매트릭스 방식에 있어서 단위화소 영역에는 발광영역을 정의하는 화소 전극과 상기 화소 전극에 전류 또는 전압을 인가하기 위한 단위화소구동회로가 위치하는데, 상기 단위화소구동회로는 적어도 하나의 박막트랜지스터(TFT;Thin Film Transistor)를 구비한다.
이러한 박막트랜지스터(TFT)는 일반적으로 액티브층, 게이트 전극, 소스 전 극 및 드레인 전극을 포함하며, 여기서 상기 액티브층은 소스 영역 및 드레인 영역들과 상기 소스 영역 및 드레인 영역들 사이에 개재된 채널 영역을 구비한다.
상기 액티브층은 비정질 실리콘(amorphous silicon) 또는 폴리실리콘(poly silicon)으로 형성할 수 있으나, 상기 폴리실리콘막이 높은 전계 효과 이동도와 고속 동작 회로에 적용이 가능하며 CMOS 회로 구성이 가능하다는 장점이 있어 박막트랜지스터용 액티브층 용도로서 많이 사용되고 있다. 이러한 폴리실리콘막을 이용한 박막트랜지스터는 주로 능동 매트릭스 액정디스플레이장치(AMLCD;Active Matrix Liquid Crystal Display Device)의 능동소자와 유기전계발광표시장치(OLED)의 스위칭 소자 및 구동 소자에 사용된다.
통상, MOS(Metal Oxide Semiconductor)는 n채널(channel)과 p채널에 불순물을 주입하여 형성하는 방식에 의해 NMOS 또는 PMOS로 나누어지며, 능동 매트릭스 유기전계발광소자에서는 주로 PMOS를 구비하는 박막트랜지스터를 이용하며, 상기 폴리실리콘 TFT는 TFT 어레이 기판에 구동 드라이브 IC를 함께 직접시킬 수 있기 때문에 직접도 및 가격 경쟁력이 우수한 장점이 있다.
상기 TFT에 사용되는 액티브층을 폴리실리콘 박막으로 형성하기 위해서는 순수 비정질 실리콘(Intrinsic amorphous silicon)을 소정의 방법 즉, 절연 기판에 플라즈마화학기상증착(plasma enhanced chemical vapor deposition;PECVD)이나 저압화학기상증착(low pressure chemical vapor deposition;LPCVD) 방법으로 비정질 실리콘 막을 증착한 후, 이를 다시 결정화하는 방법을 사용했다.
상기 결정화는 고출력 펄스 레이저인 엑시머 레이저를 순간적으로 조사하여 열을 가함으로써 비정질 실리콘을 결정화하는 엑시머 레이저 어닐링법(ELA법;Excimer Laser Annealing), 반응로(furnace) 속에서 노(爐) 가열법을 이용하여 비정질 실리콘을 결정화하는 고상결정화법(SPC법;Solid Phase Crystallization), 완전 멜팅 영역대의 에너지를 사용하는 순차적 측면 고상화법(SLS;Sequential Lateral Solidification) 또는 비정질 실리콘막 상에 금속을 선택적으로 증착한 후 열처리를 진행하여 금속을 씨드(seed)로 하여 결정화가 일어나도록 유도하는 금속유도결정화법(MIC;Metal Induced Crystallization) 중에서 어느 하나를 선택할 수 있다.
상기 SPC 방법은 고상결정방법으로서, 고온(600℃ 이상)에서 20분 ~ 1시간 내에 비정질 실리콘막을 결정화하는 방법으로서, 저비용 열처리 방법으로 널리 사용되고 있다.
도 1a 및 1b는 종래의 SPC 결정화에 따른 폴리실리콘 결정화 방법을 도시한 공정단면도이다.
폴리실리콘 결정화 방법은, 우선 도 1a에서와 같이 유리 기판(100) 전면에 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiNx)을 PECVD 또는 LPCVD 방법으로 증착하여 버퍼층(buffer layer)(110)을 형성하고, 상기 버퍼층(110) 상에 PECVD, LPCVD 또는 스퍼터링(Sputtering) 등의 방법을 이용하여 비정질 실리콘을 증착하여 비정질 실리콘막(120)을 형성한다.
도 1b를 참조하면, 상기 비정질 실리콘막(120)을 열처리 장비를 이용하여 600℃ 이상의 고온(600℃ 이상)에서 20분 ~ 1시간 동안 결정화하여 폴리실리콘막(120')으로 전환시킨다. 이때, 상기 폴리실리콘막(120')의 그레인(grain) 내부에는 다수의 결정결함(defect)(130)이 존재한다.
상기 SPC 방법을 이용한 결정화는 열 에너지에 의해 고체 상(solid phase)의 비정질 실리콘(a-Si)에서 다시 고체 상의 폴리실리콘(poly silion)으로 상 전이하는 원리를 이용한다.
종래의 SPC 폴리결정화 방법은 이러한 상 전이 메카니즘(mechanism)의 차이 때문에 씨드(seed)를 많이 포함하여 결정화된 그레인의 결정이 작고, 결정화된 폴리실리콘막(120')의 그레인(grain) 내부에 결정결함(defect)(130)이 많이 포함되게 된다. 이러한 결함에 의해 게이트 전압이 온 상태에서 오프 상태(on->off)로 전환될 때의 문턱전압(Thrdshold Voltage;Vth)과 오프 상태에서 온 상태(off->on)로 전환될 때의 문턱전압(Vth)의 차이로 정의되는 히스테리시스(ΔVth)가 커서 패널에 잔상을 일으켜 화면의 품질을 저하시키는 문제점이 있다.
따라서, 능동 매트릭스 유기전계발광표시장치를 위해서는 폴리실리콘 박막트랜지스터의 히스테리시스(ΔVth) 가 작은 것이 요구된다.
열처리를 장시간 하여 폴리실리콘 박막트랜지스터의 소자 특성을 좋게 하는 방법이 일반적으로 알려져 있으나 이는 공정 시간을 늘리므로 생산에 적용할 수 없는 한계가 있다.
본 발명은 박막트랜지스터의 문턱전압 변동, 즉 히스테리시스(ΔVth)를 감소 시킬 수 있는 폴리실리콘 제조 방법 및 그를 이용한 박막트랜지스터 및 유기전계발광표시장치의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 폴리실리콘막 제조 방법은, 기판 상에 비정질 실리콘막을 형성하는 단계, 상기 비정질 실리콘막 상에 이온화된 비활성원소를 주입하는 단계, 및 상기 비정질 실리콘막을 결정화하는 단계를 포함하는 것을 특징으로 한다.
상기한 목적을 달성하기 위하여 본 발명에 따른 박막트랜지스터의 제조 방법은, 기판 상에 비정질 실리콘막을 형성하는 단계, 상기 비정질 실리콘막 상에 이온화된 비활성원소를 주입하는 단계, 상기 이온화된 비활성원소가 주입된 비정질 실리콘막을 결정화하여 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막을 패터닝하여 액티브층을 형성하는 단계, 상기 액티브층 상에 게이트 전극을 패터닝하여 형성하는 단계, 상기 액티브층에 상기 게이트 전극을 마스크로 하여 불순물을 주입하여 소스 영역, 드레인 영역 및 상기 소스 영역과 드레인 영역 사이에 채널 영역을 정의하는 단계, 및 상기 게이트 전극 상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위하여 본 발명에 따른 유기전계발광표시장치는, 기판 비정질 실리콘막을 형성하는 단계, 상기 비정질 실리콘막 상에 이온화된 비활성원소를 주입하는 단계, 상기 이온화된 비활성원소가 주입된 비정질 실리콘막을 결정화하여 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막을 패터닝하여 액 티브층을 형성하는 단계, 상기 액티브층 상에 게이트 전극을 패터닝하여 형성하는 단계, 상기 액티브층에 상기 게이트 전극을 마스크로 하여 불순물을 주입하여 소스 영역, 드레인 영역 및 상기 소스 영역과 드레인 영역 사이에 채널 영역을 정의하는 단계, 상기 게이트 전극 상에 소스 전극 및 드레인 전극을 형성하는 단계, 상기 드레인 전극과 전기적으로 연결된 제 1 전극을 형성하는 단계, 상기 제 1 전극 상에 적어도 유기발광층을 포함하는 유기막층을 형성하는 단계, 및 상기 유기막층 상에 제 2 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명한다.
도 2는 본 발명의 SPC 결정화에 따른 폴리실리콘 결정화 방법을 나타낸 순서도이고, 도 3a 내지 3c는 본 발명의 SPC 결정화에 따른 폴리실리콘 결정화 방법을 도시한 공정단면도이다.
도 2를 참조하면, 본 발명의 SPC 결정화에 따른 폴리실리콘 결정화 방법은, 기판 상에 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiNx)으로 버퍼층(Buffer layer)을 형성하고, 상기 버퍼층 상에 비정질 실리콘막을 형성하는 단계(S10)와, 상기 비정질 실리콘막 상에 이온화된 비활성원소를 주입하는 단계(S20)와, 상기 이온화된 비활성원소가 주입된 비정질 실리콘막을 고온에서 열처리하여 결정화하는 단계(S30)로 이루어진다.
도 3a 내지 도 3c를 참조하여 본 발명에 따른 폴리실리콘 결정화 방법을 보다 자세하게 설명하기로 한다.
도 3a를 참조하면, 기판(200) 상에 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiNx)을 PECVD 또는 LPCVD 방법으로 증착하여 버퍼층(210)을 형성하고, 상기 버퍼층(210) 상에 비정질 실리콘을 PECVD 또는 LPCVD 방법으로 증착하여 비정질 실리콘막(220)을 형성한다.
상기 버퍼층(210)은 상기 기판(200)에서 유출되는 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하기 위해 형성한다.
도 3b를 참조하면, 상기 비정질 실리콘막(220) 상에 이온화된 비활성원소(230)를 주입한다. 이때, 상기 주입된 비활성원소는 상기 버퍼층(210)과 비정질 실리콘막(220)의 경계면에 위치된다.
여기서, 상기 이온화된 비활성원소(0족 원소)(230)는 헬륨(He), 네온(Ne), 아르곤(Ar), 크롬(Kr) 및 크세논(Xe) 중에서 선택되는 1종으로 형성한다. 일반적으로 원자의 질량을 고려하여 아르곤(Ar) 이온을 주입하며, 이때, 상기 비활성원소 중 질량이 크세논(Xe)보다 큰 물질은 이온 주입이 잘 되지 않을 뿐만 아니라 주입되더라도 상기 비정질 실리콘막(220)을 파괴시킬 수 있으므로 제한한다.
상기 이온화된 비활성원소(230) 주입 시 도즈(dose) 량은 1x1013 내지 1x1015ions/㎠ 범위로 한다. 상기 도즈 량이 1x1013ions/㎠ 이하일 경우에는 불순물 주입에 의한 효과가 없고, 1x1015ions/㎠ 이상일 경우에는 결정화가 제대로 형성되지 않을 수 있다.
상기 이온화된 비활성원소(230) 주입 시 가속 전압은 10 내지 100KeV 범위로 한다. 일반적으로 상기 비정질 실리콘막(220)은 약 300 내지 600Å로 형성되는데, 상기 가속 전압은 상기 비정질 실리콘막(220)의 두께에 의존하므로 적절히 조절하여 상기 이온화된 비활성원소(230)의 침투 범위가 상기 비정질 실리콘막(220)에 형성되도록 한다.
본 발명에서는 아르곤 양이온(Ar+)을 주입하는 것으로 설명한다. 상기 비정질 실리콘막(220)에 주입된 아르곤 양이온(Ar+)(230)은 질량이 크기 때문에 상기 버퍼층(210)과 비정질 실리콘막(220)의 경계면에서 접촉 트랩(interface trapping) 상태를 유지하며, 불활성 원소이기 때문에 막질에서 화학적 작용은 발생되지 않는다.
도 3c를 참조하면, 상기 도 2에서 아르곤 양이온(Ar+)(230)이 주입된 비정질 실리콘막(220)에 600℃ 내지 800℃ 이상의 고온에서 열처리하여 폴리실리콘막(220')으로 결정화한다. 상기 결정화는 반응로(furnace) 속에서 노(爐) 가열법을 이용하여 비정질 실리콘을 결정화하는 SPC 방법을 이용한다.
상기 폴리실리콘막(220') 형성 시 상기 주입된 아르곤 양이온(Ar+)은 이온주입 손상(damage)에 의해 씨드(seed)를 감소시켜 결정성(crystallinity) 이 나쁜 결정의 수를 줄이는 역할을 한다. 또한, 결정화를 위해 온도를 고온으로 올리는 동안 저온에서 발생하여 결정성이 나쁜 그레인으로 성장할 수 있는 마이크로 결정(micro crystall)을 깨뜨려 낮은 품질의 결정수를 감소시키는 역할을 한다.
따라서, 본 발명에 따른 상기 폴리실리콘막(220')의 그레인 내부에는 결정결 함이 기존에 비해 감소하는 효과를 갖게 된다.
이로써, 본 발명의 SPC 방법에 의한 폴리실리콘 제조 방법이 완성된다.
상기한 바와 같이, 본 발명에 따른 특히 비정질 실리콘막에 이온화된 비활성 원소를 주입한 후 고온에서 결정화함으로써 양질의 폴리실리콘막을 제조할 수 있다.
한편, 이와 같은 비정질 실리콘막에 이온화된 비활성원소를 주입한 후 결정화하여 폴리실리콘막을 형성하는 방법은 폴리실리콘 박막트랜지스터 및 능동 매트릭스 유기전계발광표시장치를 제조하는데 있어 매우 유용하게 이용될 수 있다.
특히, 상기한 방법으로 PMOS 박막트랜지스터의 폴리실리콘막을 제조할 경우 히스테리시스(ΔVth)를 감소시키는 효과가 있다.
따라서, 상기 PMOS 박막트랜지스터를 유기전계발광표시장치에 채용할 경우 히스테리시스(ΔVth)를 감소시켜 패널의 잔상을 개선할 수 있다.
그러면, 이와 같은 폴리실리콘 제조 방법을 이용하여 박막트랜지스터 및 유기전계발광표시장치를 제조하는 과정에 대하여 간략하게 설명해 보기로 한다. 알려진 바와 같이, 능동 매트릭스 유기전계발광표시장치의 TFT 기판을 제조하는 공정 중에는 박막트랜지스터를 제조하는 공정이 포함되어 있으므로, 여기서는 액정표시장치의 TFT 기판을 제조하는 공정을 기준으로 하여 통합하여 설명하기로 한다.
도 4a 내지 도 4g는 본 발명에 따른 SPC 결정화에 따른 폴리실리콘 결정화 방법을 이용한 PMOS를 구비하는 박막트랜지스터의 제조 방법을 설명하기 위한 공정단면도이고, 도 5a 내지 도 5d는 도 4에서 제조된 폴리실리콘 박막트랜지스터를 이 용한 PMOS를 구비하는 유기전계발광표시장치의 제조 방법을 설명하기 위한 공정단면도이다.
도 4a 내지 도 4c를 참조하면, 기판(300) 상에 버퍼층(310)을 형성하고, 상기 버퍼층(310) 상에 비정질 실리콘막(320)을 형성한다(도 4a).
상기 비정질 실리콘막(320)에 이온화된 비활성원소(325)를 주입한다. 상기 이온화된 비활성원소(325)는 상기 버퍼층(310)과 비정질 실리콘막(320)의 경계면에 위치된다(도 4b).
이어서, 상기 이온화된 비활성원소(325)가 주입된 비정질 실리콘막(320)을 SPC 방법에 의해 고온(600℃)에서 20분~1시간 동안 열처리하여 그레인 내부에 결정결함이 없는 양질의 폴리실리콘막(320')으로 결정화한다.
상기 폴리실리콘막(320') 제조 방법은 상기 도 3에서 언급한 바와 동일하므로, 상기 버퍼층(310), 비정질 실리콘막(320) 및 폴리실리콘(320') 형성 물질 및 형성 방법은 도 3에서와 언급한 바와 동일하다.
도 4d를 참조하면, 상기 폴리실리콘막(320')을 사진식각(photolithography) 공정에서 형성된 마스크를 이용하여 건식 식각(dry etching) 또는 습식 식각(wet etching)을 통해 패터닝하여 액티브층(320')을 형성한다.
도 4e를 참조하면, 상기 액티브층(320') 상에 실리콘 산화막 또는 실리콘 질화막을 PECVD 또는 LPCVD 방법을 증착하여 게이트 절연막(330)을 형성하고, 상기 게이트 절연막(330) 상에 도전성 금속을 스퍼터링(sputtering) 또는 진공증착법(evaporation)으로 증착 후 패터닝하여 상기 액티브층(320')과 대응되는 게이트 전 극(340)을 형성한다.
도 4f를 참조하면, 상기 게이트 전극(340)을 마스크로 하여 불순물을 주입하여 상기 액티브층(320')에 불순물이 주입된 소스 영역(320'a), 드레인 영역(320'c) 및 상기 소스 영역(320'a)과 드레인 영역(320'c) 사이에 개재되며 불순물이 주입되지 않은 채널 영역(320'b)를 정의한다. 상기 불순물은 N형 또는 P형 불순물일 수 있으며, 상기 N형 불순물은 인(P), 비소(As), 안티몬(Sb) 및 비스무스(Bi)로 이루어진 군에서 선택될 수 있고, 상기 P형 불순물은 붕소(B), 알루미늄(Al), 칼륨(Ga) 및 인듐(In)으로 이루어진 군에서 선택될 수 있다. 본 발명에서는 P형 불순물로 설명하기로 한다.
도 4g를 참조하면, 상기 게이트 전극(340) 상에 실리콘 산화막 또는 실리콘 질화막을 PECVD 또는 LPCVD 방법으로 증착하여 층간절연막(350)을 형상한 후 마스크를 이용하여 상기 층간절연막(350)의 일부를 식각하여 상기 소스 영역 및 드레인 영역(320'a, 320'c)의 표면 일부를 노출시키는 콘택홀(355)을 형성한다. 이어서, 상기 층간절연막(350) 상에 도전성 금속을 스퍼터링 또는 진공증착법으로 증착 후 마스크를 이용하여 패터닝하여 상기 콘택홀(355)을 통해 상기 소스 영역 및 드레인 영역(320'a, 320'c)과 전기적으로 연결되는 소스 전극(360) 및 드레인 전극(365)을 형성한다.
이로써, 액티브층(320'), 게이트 전극(340), 소스 전극(360) 및 드레인 전극(365)을 포함하는 PMOS 박막트랜지스터(TFT)를 완성한다.
본 발명에 따른 폴리실리콘 제조 방법을 이용한 상기 PMOS 박막트랜지스터 는 히스테리시스(ΔVth)를 감소시키는 효과가 있다.
또한, 본 발명에 따른 유기전계발광표시장치를 도 5를 통해 간략하게 설명한다. 우선 도 5를 참조하면 도 4에서 제조된 박막트랜지스터 상부에 실리콘 산화막 또는 실리콘 질화막을 PECVD 또는 LPCVD 방법으로 증착하여 보호층(370)을 형성한 후 마스크를 이용하여 상기 보호층(370)의 일부를 식각하여 상기 드레인 전극(365)의 표면 일부를 노출시키는 비아홀(375)을 형성한다. 이어서, 상기 보호층(370)에 투명 도전성 물질을 스퍼터링 또는 진공증착법으로 증착한 후 패터닝하여 상기 비아홀(375)을 통해 상기 드레인 전극(365)과 연결되는 제 1 전극(380)을 형성한다.
상기 제 1 전극(380)은 일함수가 높은(4.5eV이상) 도전성 물질인 애노드 전극으로 형성되며, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)로 이루어진 투명전극으로 형성된다.
상기 제 1 전극(380) 상에는 개구부를 구비하며 화소 영역을 정의하는 뱅크(385)를 형성한다. 상기 뱅크(385)는 아크릴계 수지 또는 폴리이미드를 스핀 코팅(spin coating)을 수행하여 형성한다.
이어서, 상기 제 1 전극(380) 상에는 적어도 유기발광층(EML;Emitting Layer)을 포함한 유기막층(390)을 형성한다. 상기 유기발광층으로는 저분자 물질 또는 고분자 물질 모두 가능하다. 상기 저분자 물질은 알루니 키노륨 복합체(Alq3), 안트라센(Anthracene), BeBq2, Balq 및 DPVBi 등으로 이루어진 군에서 선택되는 1종으로 형성된다. 상기 고분자 물질은 폴리(p-페닐렌비닐렌)(PPV;poly(p-phenylenevinylene)) 및 그 유도체, 폴리티오펜(PT;polythiophene) 및 그 유도체 및 폴리페닐렌(PPP;polyphenylene) 및 그 유도체 등으로 이루어진 군에서 선택되는 1종으로 형성된다.
상기 유기막층(390)은 유기발광층(EML) 외에 정공과 전자의 주입을 원활하게 하여 소자 특성을 개선하기 위한 정공주입층(HIL;Hole Injection Layer), 정공수송층(HTL;Hole Transport Layer), 전자수송층(ETL;Electron Transport Layer) 및 전자주입층(EIL;Electron Injection Layer) 중 1층 이상을 더 포함할 수 있다.
상기 유기막층(390)은 진공증착, 스핀코팅 또는 잉크젯 프린팅(Ink-jet printing) 등의 방법으로 적층 후 패터닝하여 형성하며, 레이저 열전사법(LITI;Laser Induced Thermal Imaging) 또는 섀도우 마스크를 사용한 진공증착법 으로 원하는 패터닝을 구현할 수 있다.
상기 유기막층(390) 상에는 일함수가 낮은(4.2eV이하) 도전성 금속을 스퍼터링 또는 진공증착법으로 증착하여 캐소드 전극인 제 2 전극(395)을 형성한다. 상기 제 2 전극(395)은 Mg, Ca, Al, Ag 및 이들의 합금으로 이루어진 군에서 선택된 하나의 물질로서 두꺼운 두께를 갖는 반사전극으로 형성된다.
상기 제 1 전극(380), 유기막층(390) 및 제 2 전극(395)은 유기전계발광소자로 형성되며, 이로써, 본 발명에 따른 폴리실리콘 제조 방법을 이용한 PMOS 박막트랜지스터가 채용된 유기전계발광표시장치를 완성한다.
상기한 PMOS 박막트랜지스터를 채용한 유기전계발광표시장치는 히스테리시스(ΔVth)를 감소시켜 패널의 잔상을 개선하여 패널의 품질 및 신뢰성을 향상시킬 수 있다.
이하, 본 발명의 일실험예를 제시한다. 다만, 하기하는 실험예는 본 발명을 잘 이해하기 위하여 제공되는 것일 뿐, 본 발명이 하기하는 실험예에 한정되는 것은 아니다.
실험예
본 발명에 따른 폴리실리콘막의 제조 방법을 기준으로 PMOS 폴리실리콘 박막트랜지스터를 제작하였다.
도 6은 본 발명의 실험예 및 비교예에 따른 PMOS 폴리실리콘 박막트랜지스터의 단면도이다.
도시한 바와 같이, 유리 기판(500) 상에 실리콘 산화막(SiO2)를 PECVD 방법을 수행하여 3000Å 두께의 버퍼층(510)을 형성하고, 동일 챔버 내에서 상기 버퍼층(510) 상에 PECVD 방법을 수행하여 450Å두께의 비정질 실리콘막(미도시)을 형성하였다. 이후 다른 장비인 이온 주입 장비를 통해 도즈 량 1x1015ions/㎠, 가속 전압 10KeV로 하여 아르곤 양이온(Ar+)을 상기 비정질 실리콘막에 주입한 후 AMFC(Alternating Magnetic Field Crystallization)(제조사:(주)Viatron) 열처리 장비를 이용하여 700℃ 에서 20분 동안 열처리하여 폴리실리콘막(미도시)을 형성하였다.
이어서, 상기 폴리실리콘막을 마스크를 이용하여 패터닝하여 액티브층을 형성하고, 상기 액티브층에 이온 주입 장비를 통해 붕소(B)를 주입하여 불순물이 주입된 소스 영역 및 드레인 영역(520'a, 520'c)과 불순물이 주입되지 않은 채널 영 역(520'b)으로 이루어진 액티브층(520')을 형성하고, 상기 액티브층(520') 상에 PECVD 방법으로 500Å 두께의 게이트 절연막(530)을 형성하고, 상기 게이트 절연막(530) 상에 스퍼터링법으로 Al/Mo을 3000Å/1000Å 두께로 차례로 증착한 후 패터닝하여 게이트 전극(540)을 형성하였다.
이어서, 상기 게이트 전극(540) 상에 실리콘 질화막을 PECVD 방법으로 증착하여 2500Å 두께의 층간절연막(550)을 형성하고, 상기 층간절연막(550)을 식각하여 콘택홀(555)을 형성한 후 상기 층간절연막(550) 상에 Mo/Al/Mo을 50Å/2000Å/500Å 두께로 스퍼터링 방법으로 차례대로 증착한 후 패터닝하여 소스 전극(560) 및 드레인 전극(565)을 형성하여 PMOS 폴리실리콘 박막트랜지스터를 형성하였다. 이때, 상기 박막트랜지스터의 채널 폭(Width)/채널 길이(length)는 5㎛/20㎛으로 형성하였다.
비교예
상기 비정질 실리콘막 증착 후 결정화를 위한 열처리 전 아르곤 양이온(Ar+)을 주입하지 않는 것을 제외하고, 상기 실험예와 동일하게 형성하였다.
상기한 방법으로 제조된 박막트랜지스터에 0.1V의 드레인 전압을 인가한 후 HP4155A(제조사:HP)를 이용하여 문턱전압(Vth) 및 히스테리시스(ΔVth)를 측정하였다.
도 7은 비교예에 따른 폴리실리콘 결정화 방법을 이용하여 제작된 박막트랜지스터의 히스테리시스 특성을 도시한 도면이고, 도 8은 본 발명의 실험예에 따른 폴리실리콘 결정화 방법을 이용하여 제작된 박막트랜지스터의 히스테리시스 특성을 도시한 도면이다. 또한, 아래의 표 1은 상기 도 7과 도 8의 실험예 및 비교예에 따른 문턱전압(Vth) 및 히스테리시스(ΔVth)를 정리하여 나타낸 것이다.
| 문턱전압(Vth) | 히스테리시스(ΔVth) | |
| 실험예 | -2.7072 | 0.34 |
| 비교예 | -4.2256 | 0.64 |
상기 표 1과 도 7 및 도 8을 참조하면, 상기 비교예는 게이트 전압이 온 상태에서 오프 상태(on->off)로 전환될 때의 문턱전압(Thrdshold Voltage;Vth)(a)과 오프 상태에서 온 상태(off->on)로 전환될 때의 문턱전압(Vth)(b)의 차이로 정의되는 히스테리시스(ΔVth)가 0.64임을 확인할 수 있었다.
본 발명에 따른 상기 실험예는 게이트 전압이 온 상태에서 오프 상태(on->off)로 전환될 때의 문턱전압(Thrdshold Voltage;Vth)(c)과 오프 상태에서 온 상태(off->on)로 전환될 때의 문턱전압(Vth)(d)의 차이로 정의되는 히스테리시스(ΔVth)가 0.34임을 확인할 수 있었다.
즉, 상기 실험예와 같이 비정질 실리콘막에 아르곤 양이온(Ar+)을 주입한 후 결정화하여 박막트랜지스터를 형성할 때 히스테리시스(ΔVth)가 감소됨을 확인할 수 있었다.
또한, 문턱전압(Vth)도 -4.2256에서 -2.7072로 포지티브(+) 방향으로 시프트 되어, 문턱전압(Vth) 전압 특성이 향상됨을 확인할 수 있었다.
이에 따라 본 발명에 따른 폴리실리콘 제조 방법으로 형성되어 히스테리시스(ΔVth)가 감소된 박막트랜지스터를 채용한 유기전계발광표시장치를 제작할 경우 패널의 잔상 문제를 개선하여 패널의 품질 및 신뢰성을 향상시킬 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명은 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명은 비정질 실리콘막에 이온화된 비활성원소를 주입한 후 결정화하여 폴리실리콘막을 형성함으로써 박막트랜지스터 소자의 히스테리시스(ΔVth)를 감소시킬 수 있는 효과가 있다.
본 발명은 상기 폴리실리콘 결정화 방법을 이용한 박막트랜지스터를 채용하여 히스테리시스가 감소된 유기전계발광표시장치를 제작함으로써 패널의 잔상 문제를 개선하여 패널의 화질을 향상시킬 수 있는 효과가 있다.
본 발명은 상기 폴리실리콘 결정화 방법을 이용함으로써 박막트랜지스터 소자의 문턱전압 특성을 향상시킬 수 있는 또 다른 효과가 있다.
Claims (15)
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- 버퍼층이 형성된 기판 상에 비정질 실리콘막을 형성하는 단계;상기 비정질 실리콘막 상에 이온화된 비활성원소를 주입하는 단계;상기 이온화된 비활성원소가 주입된 비정질 실리콘막을 결정화하여 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막을 패터닝하여 액티브층을 형성하는 단계;상기 액티브층 상에 게이트 전극을 패터닝하여 형성하는 단계;상기 액티브층에 상기 게이트 전극을 마스크로 하여 불순물을 주입하여 소스 영역, 드레인 영역 및 상기 소스 영역과 드레인 영역 사이에 채널 영역을 정의하는 단계; 및상기 게이트 전극 상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,상기 이온화된 비활성원소는 헬륨(He), 아르곤(Ar), 크롬(Kr) 또는 크세논(Xe) 중에서 선택되는 1종이며, 상기 주입되는 비활성원소들은 상기 버퍼층과 비정질 실리콘막 경계에 접촉 트랩(interface trapping) 상태를 유지하면서 위치하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 6 항에 있어서,상기 이온화된 비활성원소는 헬륨(He), 아르곤(Ar), 크롬(Kr) 또는 크세논(Xe) 중에서 선택되는 1종인 것을 특징으로 하는 박막트랜지스터의 제조 방법.
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- 제 6 항에 있어서,상기 이온화된 비활성원소 주입 시 가속 전압은 10 ~ 100KeV 범위인 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 제 6 항에 있어서,상기 결정화는 600℃ 내지 800℃에서 열처리하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
- 버퍼층이 형성된 기판 비정질 실리콘막을 형성하는 단계;상기 비정질 실리콘막 상에 이온화된 비활성원소를 주입하는 단계;상기 이온화된 비활성원소가 주입된 비정질 실리콘막을 결정화하여 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막을 패터닝하여 액티브층을 형성하는 단계;상기 액티브층 상에 게이트 전극을 패터닝하여 형성하는 단계;상기 액티브층에 상기 게이트 전극을 마스크로 하여 불순물을 주입하여 소스 영역, 드레인 영역 및 상기 소스 영역과 드레인 영역 사이에 채널 영역을 정의하는 단계;상기 게이트 전극 상에 소스 전극 및 드레인 전극을 형성하는 단계;상기 드레인 전극과 전기적으로 연결된 제 1 전극을 형성하는 단계;상기 제 1 전극 상에 적어도 유기발광층을 포함하는 유기막층을 형성하는 단계; 및상기 유기막층 상에 제 2 전극을 형성하는 단계를 포함하고,상기 이온화된 비활성원소는 헬륨(He), 아르곤(Ar), 크롬(Kr) 또는 크세논(Xe) 중에서 선택되는 1종이며, 상기 주입되는 비활성원소들은 상기 버퍼층과 비정질 실리콘막 경계에 접촉 트랩(interface trapping) 상태를 유지하면서 위치하는 것을 특징으로 하는 유기전계발광표시장치의 제조 방법.
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- 제 11 항에 있어서,상기 이온화된 비활성원소의 도즈 량은 1x1013 ~ 1x1015ions/㎠ 범위인 것을 특징으로 하는 유기전계발광표시장치의 제조 방법.
- 제 11 항에 있어서,상기 이온화된 비활성원소 주입 시 가속 전압은 10 ~ 100KeV 범위인 것을 특징으로 하는 유기전계발광표시장치의 제조 방법.
- 제 11 항에 있어서,상기 결정화는 600℃ 내지 800℃에서 열처리하는 것을 특징으로 하는 유기전계발광표시장치의 제조 방법.
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| KR1020050134659A KR101225347B1 (ko) | 2005-12-30 | 2005-12-30 | 폴리실리콘막 제조 방법, 그를 이용한 박막트랜지스터 및유기전계발광표시장치 제조 방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11024689B2 (en) | 2018-10-31 | 2021-06-01 | Samsung Display Co., Ltd. | Display apparatus and method of manufacturing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326020A (ja) * | 1993-05-14 | 1994-11-25 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| KR20050099025A (ko) * | 2004-04-07 | 2005-10-13 | 삼성에스디아이 주식회사 | 유기 전계 발광 표시 장치용 박막 트랜지스터 및 그를사용하는 유기 전계 발광 표시 장치 |
-
2005
- 2005-12-30 KR KR1020050134659A patent/KR101225347B1/ko active IP Right Grant
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| US11024689B2 (en) | 2018-10-31 | 2021-06-01 | Samsung Display Co., Ltd. | Display apparatus and method of manufacturing the same |
| US11744110B2 (en) | 2018-10-31 | 2023-08-29 | Samsung Display Co., Ltd. | Display apparatus and method of manufacturing the same |
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| KR20070071320A (ko) | 2007-07-04 |
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