KR100667080B1 - Ｃｍｏｓ 박막트랜지스터의 제조방법 - Google Patents

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Abstract

본 발명은 CMOS 박막트랜지스터의 제조방법에 관한 것이다. 개시된 본 발명에 따른 박막트랜지스터의 제조방법은, 제 1 영역과 제 2 영역을 갖는 기판 상에 폴리실리콘층을 형성하고 상기 폴리실리콘층 상에 제 1 게이트 절연막 또는 제 1 및 제 2 게이트 절연막을 형성한 다음, N형 불순물 이온주입 및 폴리실리콘 패터닝 공정을 수행하여 제 1 영역에는 NMOS 트랜지스터, 제 2 영역에는 PMOS 트랜지스터를 갖는 CMOS 박막트랜지스터를 형성하는 것을 특징으로 한다. 이로써, 박막트랜지스터의 특성이 열화되는 것을 방지할 수 있으며 박막 트랜지스터 특성의 산포를 줄일 수 있다.
CMOS 박막트랜지스터, 포토레지스트, 오염

Description

ＣＭＯＳ 박막트랜지스터의 제조방법{Fabricating Method of CMOS Thin Film Transistor}
도 1a 내지 도 1d는 종래기술에 따른 CMOS 박막트랜지스터의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2c는 본 발명의 실시예 1에 따른 CMOS 박막트랜지스터의 제조방법을 설명하기 위한 공정별 단면도.
도 3a 내지 도 3c는 본 발명의 실시예 2에 따른 CMOS 박막트랜지스터의 제조방법을 설명하기 위한 공정별 단면도.
*도면의 주요부분에 대한 부호의 설명*
110: 기판 120: 버퍼층
130: 폴리실리콘층 130A,130B: 제 1 및 제 2 반도체층
131a,131b,136a,136b: 소오스 및 드레인 영역
133, 137: 채널 영역 133: LDD 영역
140: 제 1 게이트 절연막 145: 제 1 마스크 패턴
146: 제 2 마스크 패턴 150: 제 2 게이트 절연막
160A,160B: 제 1 및 제 2 게이트 전극
Ⅰ: 제 1 영역 Ⅱ: 제 2 영역
본 발명은 CMOS 박막트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는 CMOS 박막트랜지스터의 특성을 향상시킴과 아울러 트랜지스터 특성의 산포를 줄일 수 있는 CMOS 박막트랜지스터의 제조방법에 관한 것이다.
최근, 평판표시장치(FPD: Flat Panel Display)는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 디스플레이(Liquid Crystal Display : LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 전계 방출 표시 장치(Field Emission Display: FED), 유기 전계 발광 표시장치(Organic Electroluminescent Display Device) 등과 같은 여러 가지의 평면형 디스플레이가 실용화되고 있다.
여기서, 액정표시장치는 두 기판 사이에 주입되어 있는 이방성 유전율을 갖는 액정 물질에 전계(electric field)를 인가하고 이 전계의 세기를 조절하여 외부의 광원(백라이트)으로부터 기판에 투과되는 빛의 양을 조절함으로써 원하는 화상 신호를 얻는 표시 장치이다.
특히, 유기전계발광표시장치는 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 소비 전력이 낮고, 자체 발광이므로 시야각에 문제가 없어서, 장치의 크기에 상관없이 동화상 표시 매체로서 장점이 있다. 또한, 저온 제작이 가능하고, 기존의 반도체 공정 기술을 바탕으로 제조 공정이 간단하므로 향후 차세대 평판표시 장치로 주목받고 있다.
일반적으로, 유기전계발광표시장치는 형광성 유기 화합물을 전기적으로 여기시켜 발광시키는 표시장치로서, 행렬 형태로 배열된 NㅧM개의 유기발광소자(OLED)들을 전압 구동(Voltage Programming) 혹은 전류 구동(Current Programming)하여 영상을 표현할 수 있다. 이와 같은 유기 전계 발광 표시장치를 구동하는 방식에는 수동 매트릭스(passive matrix) 방식과 박막 트랜지스터(thin film transistor)를 이용한 능동 매트릭스(active matrix) 방식이 있다. 수동 매트릭스 방식은 양극과 음극을 직교하도록 형성하고 라인을 선택하여 구동하는데 비해, 능동 매트릭스 방식은 박막 트랜지스터를 각 ITO(Indium Tin Oxide) 화소 전극에 연결하고 박막 트랜지스터의 게이트에 연결된 커패시터 용량에 의해 유지된 전압에 따라 구동하는 방식이다.
한편, CMOS 박막트랜지스터는 PMOS 및 NMOS 박막트랜지스터를 구비하고 있는 소자로서, NMOS나 PMOS만으로는 구현하기 어려운 다양한 회로 및 시스템을 구현할 수 있는 장점이 있으며, NMOS 박막트랜지스터의 누설 전류 감소와 미세화에 따른 핫 캐리어 효과 등의 신뢰성 문제 해결을 위해 LDD 영역을 형성하여야 한다.
도 1a 내지 도 1d는 종래의 유기전계발광표시장치의 CMOS 박막트랜지스터를 제조하는 방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 제 1 영역(Ⅰ)과 제 2 영역(Ⅱ)을 갖는 기판(10) 상에 버퍼층(20)을 형성한 다음, 상기 버퍼층(20) 상에 폴리실리콘층(30)을 형성한다. 이어서, 상기 폴리실리콘층(30) 상에 포토레지스트를 도포한 다음, 이를 노광 및 현상하여 제 1 마스크 패턴(35)을 형성한다.
도 1b를 참조하면, 상기 제 1 마스크 패턴(35)을 이용해서 상기 폴리실리콘층(30)을 식각하여 제 1 및 제 2 반도체층(30A,30B)을 형성한 다음, 상기 제 1 마스크 패턴(35)을 제거한다.
도 1c를 참조하면, 상기 제 1 및 제 2 반도체층(30A,30B) 상에 제 1 게이트 절연막(40)을 형성한 다음, 상기 제 1 게이트 절연막(40) 상에 포토레지스트를 도포하고 이를 노광 및 현상하여 제 2 마스크 패턴(45)을 형성한다. 다음으로, 상기 제 2 마스크 패턴(45)을 이용해서 N형 불순물 이온주입을 수행하여 제 1 영역(Ⅰ)의 제 1 반도체층(30A)에 소오스 및 드레인 영역(31a, 31b)을 형성한 후, 제 2 마스크 패턴(45)을 제거한다.
도 1d를 참조하면, 상기 제 1 및 제 2 반도체층(30A,30B)과 제 1 게이트 절연막(40)을 포함한 기판 상에 제 2 게이트 절연막(50)을 형성한다. 그런 다음, 상기 제 2 게이트 절연막(50)의 소정 영역에 게이트 전극용 금속막을 적층하고 이를 패터닝하여, 제 1 및 제 2 게이트 전극(60A,60B)을 형성한다.
다음으로, 상기 제 1 게이트 전극(60A)을 이용해서 상기 제 1 반도체층(30A) 내에 저농도 불순물 이온주입을 수행함으로써, 상기 제 1 영역(Ⅰ)에 소오스 및 드레인 영역(31a,31b), 채널 영역(33) 및 그들 사이에 개재된 LDD 영역(32)을 갖는 NMOS 트랜지스터를 제조한다.
이어서, 상기 제 1 영역(Ⅰ)을 덮는 제 3 마스크 패턴(미도시)을 형성한 다음, 상기 제 2 게이트 전극(60B)을 이용해서 상기 제 2 영역(Ⅱ)의 제 2 반도체층 (30B) 내에 P형 불순물 이온주입을 수행하여 소오스 및 드레인 영역(36a,36b)과 채널 영역(37)을 갖는 PMOS 트랜지스터를 형성하면, CMOS 트랜지스터의 제조가 완성된다.
상기와 같이, CMOS 박막트랜지스터의 제조시 반도체층을 형성하기 위해서는 상기 폴리실리콘층 상에 포토레지스트를 도포하여 마스크 패턴을 형성하여야 한다. 상기 도 1a 내지 도 1d에 굵은 점선으로 표시된 부분은 폴리실리콘층의 패터닝을 위하여 포토레지스트가 도포되었던 부분을 나타낸 것으로, 상기 공정에 따라 제조된 CMOS 박막트랜지스터는, 도 1d에서 볼 수 있는 바와 같이, 반도체층 및 제 1 게이트 절연막 상에 포토레지스트가 도포되었음을 알 수 있다.
그러나, 상기 포토레지스트 사용 후 애슁 또는 스트립에 의한 제거공정에서, 이는 폴리실리콘층에 물리적인 손상을 주거나 폴리실리콘층을 스트립 용액에 노출시켜, 폴리실리콘층과 제 1 게이트 절연막 사이의 계면 특성을 저하시킨다.
또한, 상기 포토레지스트의 제거가 완전하지 못하면 상기 폴리실리콘층에 파티클이 잔존하게 된다. 이러한 파티클은 반도체층, 제 1 및 제 2 게이트 절연막 간의 계면 특성 및 이온 주입에 영향을 주어 CMOS 박막트랜지스터의 문턱전압, 이동도, S-팩터 등 트랜지스터 특성의 산포를 나쁘게 하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서 CMOS 박막트랜지스터의 특성을 향상시키며, 제조시 CMOS 박막트랜지스터 특성의 산포를 줄일 수 있는 CMOS 박막트랜지스터의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 제 1 영역과 제 2 영역을 갖는 기판을 제공하고; 상기 기판 상에 폴리실리콘층 및 제 1 게이트 절연막을 순차적으로 형성하고; 상기 제 1 게이트 절연막 상에 제 1 영역의 일부분 및 제 2 영역을 가리는 제 1 마스크 패턴을 형성하고; 상기 제 1 마스크 패턴을 이용해서 상기 제 1 영역의 폴리실리콘층 내에 N형 불순물 이온을 주입하고; 상기 제 1 게이트 절연막 상에 제 2 마스크 패턴을 형성하고; 상기 제 2 마스크 패턴을 이용해서 상기 폴리실리콘층 및 제 1 게이트 절연막을 식각하여, 상기 제 1 영역에 N형 불순물 이온이 주입된 소오스 및 드레인 영역을 갖는 제 1 반도체층을 형성함과 아울러 상기 제 2 영역에 제 2 반도체층을 형성하고; 상기 제 1 게이트 절연막을 포함한 기판 상에 제 2 게이트 절연막을 형성하고; 상기 제 2 게이트 절연막 상에 상기 제 1 및 제 2 반도체층의 소정 영역과 각각 대응되도록 제 1 및 제 2 게이트 전극을 형성하고; 상기 제 1 게이트 전극을 이용해서 제 1 반도체층 내에 저농도 불순물 이온주입을 수행하여 소오스 및 드레인 영역, 채널 영역 및 이들 사이에 개재된 LDD 영역을 포함하는 NMOS 트랜지스터를 형성하고; 상기 제 1 영역을 가리는 제 3 마스크 패턴을 형성하고; 상기 제 2 게이트 전극을 이용해서 상기 제 2 반도체층 내에 P형 불순물 이온주입을 수행하여 소오스 및 드레인 영역과 채널 영역을 갖는 PMOS 트랜지스터를 형성하는 것;을 포함하는 CMOS 박막트랜지스터의 제조방법을 제공한다.
또한, 본 발명의 상기 목적은, 제 1 영역과 제 2 영역을 갖는 기판을 제공하 고; 상기 기판 상에 폴리실리콘층, 제 1 게이트 절연막 및 제 2 게이트 절연막을 순차적으로 형성하고; 상기 제 2 게이트 절연막 상에 제 1 영역의 일부분 및 제 2 영역을 가리는 제 1 마스크 패턴을 형성하고; 상기 제 1 마스크 패턴을 이용해서 상기 제 2 게이트 절연막을 패터닝하고; 상기 제 1 마스크 패턴 및 상기 패터닝된 제 2 게이트 절연막을 이용해서 상기 제 1 영역 상의 폴리실리콘층 내에 N형 불순물 이온을 주입하고; 상기 제 2 게이트 절연막을 포함하는 기판 상에 제 2 마스크 패턴을 형성하고; 상기 제 2 마스크 패턴을 이용해서, 상기 폴리실리콘층 및 제 1 게이트 절연막을 패터닝하여 상기 제 1 영역에 N형 불순물 이온이 주입된 소오스 및 드레인 영역을 갖는 제 1 반도체층을 형성함과 아울러, 상기 제 2 영역에 제 2 반도체층을 형성하고; 상기 기판 결과물을 열처리하여 제 1 절연막을 성장시켜 열산화막을 형성하고; 상기 제 2 게이트 절연막 상에 상기 제 1 및 제 2 반도체층의 소정영역과 각각 대응되도록 제 1 및 제 2 게이트 전극을 형성하고; 상기 제 1 게이트 전극을 이용해서 상기 제 1 반도체층 내에 저농도 불순물 이온주입을 수행하여, 소오스 및 드레인 영역, 채널 영역 및 이들 사이에 개재된 LDD 영역을 포함하는 NMOS 트랜지스터를 형성하고; 상기 제 1 영역을 가리는 제 3 마스크 패턴을 형성하고; 상기 제 2 게이트 전극을 이용해서, 상기 제 2 반도체층 내에 P형 불순물 이온주입을 수행하여 소오스 및 드레인 영역과 채널영역을 포함하는 PMOS 트랜지스터를 형성하는 것;을 포함하는 CMOS 박막트랜지스터의 제조방법의 제공에 의해서도 달성될 수 있다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2c는 본 발명의 실시예 1에 따른 CMOS 박막트랜지스터의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 제 1 영역(Ⅰ)과 제 2 영역(Ⅱ)을 가지는 기판(110) 상에 버퍼층(120)을 형성한다. 상기 버퍼층(120)은 상기 기판(110)에서 유출되는 불순물로부터 후속 공정에서 형성되는 CMOS 박막트랜지스터를 보호하기 위해 형성하는 것으로, 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 또는 이들이 적층된 이중층을 사용하여 선택적으로 형성한다.
그런 다음, 상기 버퍼층(120) 상에 폴리실리콘층(130)을 형성한다. 상기 폴리실리콘층(130)은 상기 버퍼층(120) 상에 비정질 실리콘층을 형성한 후, ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization) 또는 MILC(Matal Induced Lateral Crystallization)법을 사용하여 결정화하는 것이 바람직하다.
이어서, 상기 폴리실리콘층(130) 상에 제 1 게이트 절연막(140)을 형성한다. 상기 제 1 게이트 절연막(140)은 주로 계면 특성이 좋은 실리콘 산화물을 이용하여 약 600 내지 800Å으로 형성하는 것이 바람직하다.
다음으로, 상기 제 1 게이트 절연막(140) 상에 포토레지스트를 도포하고 이를 노광 및 현상하여, 상기 제 1 영역(Ⅰ)의 소정영역과 상기 제 2 영역(Ⅱ)을 가리는 제 1 마스크 패턴(145)을 형성한다. 그런 다음, 상기 제 1 마스크 패턴(145) 이용해서, 상기 제 1 영역(Ⅰ)의 폴리실리콘층(130) 내에 인(P), 비소(As), 안티몬(Sb) 또는 비스무스(Bi)와 같은 N형 불순물 이온을 주입한다.
도 2b를 참고하면, 상기 제 1 마스크 패턴(145)을 제거하고, 상기 제 1 게이트 절연막(140) 상에 상기 폴리실리콘층(130)을 패터닝하기 위한 제 2 마스크 패턴(146)을 형성한다.
이어서, 상기 제 2 마스크 패턴(146)을 이용해서 제 1 게이트 절연막 및 폴리실리콘층을 식각하여, 제 1 및 제 2 반도체층(130A,130B)을 형성한다. 이때, 제 1 영역(Ⅰ)의 반도체층(130A)은 상기 N형 불순물 이온이 주입된 소오스 및 드레인 영역(131a,131b)을 가진다.
도 2c를 참조하면, 상기 제 2 마스크 패턴(146)을 제거하고, 제 1 및 제 2 반도체층(130A,130B)과 그 상부에 위치하는 제 1 게이트 절연막(140A)을 포함하는 기판 상에, 제 2 게이트 절연막(150)을 형성한다. 상기 제 2 게이트 절연막(150)은 상기 반도체층(130A,130B)과 제 1 게이트 절연막(140A)을 보호하기 위한 것으로, 주로 막특성이 견고한 실리콘 질화물을 사용하여 형성한다. 이는 수소를 비교적 많이 함유하고 있어 열처리 공정에서 실리콘의 댕글링 본드(dangling bond)에 의한 결함을 없애주며, 트랜지스터의 S-팩터를 향상시킨다.
이어서, 상기 제 2 게이트 절연막(150) 상의 상기 제 1 및 제 2 반도체층(130A,130B)의 소정 영역과 대응하는 위치에 제 1 및 제 2 게이트 전극(160A,160B)을 형성한다. 상기 제 1 및 제 2 게이트 전극(160A,160B)은 텅스텐 몰리브덴(MoW), 몰리브덴(Mo), 텅스텐(W) 및 알루미늄(Al) 중 어느 하나를 사용하여 형성할 수 있 으며, 주로 고온에서 스퍼터링을 수행하여 적층한다.
이어서, 상기 제 1 게이트 전극(160A)을 이용해서 제 1 영역의 반도체층(130A)에 저농도 불순물 이온을 주입한다. 이로써, 상기 제 1 영역(Ⅰ)에 소오스 및 드레인 영역(131a,131b), 채널 영역(133) 및 이들 사이에 개재된 LDD 영역(132)을 갖는 NMOS 트랜지스터의 제조가 완성된다.
다음으로, 상기 제 1 영역(Ⅰ)을 덮는 제 3 마스크 패턴(미도시)을 형성한 다음, 상기 제 2 게이트 전극(160B)을 이용해서 제 2 영역(Ⅱ)의 반도체층(130B) 내에 붕소(B), 알루미늄(Al), 칼륨(Ga) 또는 인듐(In)과 같은 P형 불순물 이온 주입을 수행하여, 소오스 및 드레인 영역(136a,136b)과 채널 영역(137)을 갖는 PMOS 트랜지스터를 형성한다. 이로써, 제 1 영역(Ⅰ)에 NMOS, 제 2 영역(Ⅱ)에 PMOS를 갖는 CMOS 박막트랜지스터의 제조가 완성된다.
상기와 같이 본 발명의 실시예 1에 따른 CMOS 박막트랜지스터는 폴리실리콘층 상에 제 1 게이트 절연막을 형성하고 N형 불순물 이온을 주입한 다음 폴리실리콘층을 패터닝하여, 상기 폴리실리콘층 상에 포토레지스트가 직접적으로 도포되지 않도록 제조되었다. 따라서, 도 2c에서 볼 수 있는 바와 같이 최종적으로 생성된 CMOS 박막 트랜지스터에는 제 1 게이트 절연막(140)과 제 2 게이트 절연막(150) 사이만이 포토레지스트에 의해 오염되었음을 알 수 있다. 이로써 상기 포토레지스트의 제거로 인한 반도체층의 손상을 방지할 수 있으며, 잔존하는 포토레지스트의 파티클로 인하여 CMOS 박막트랜지스터의 특성이 열화되는 것을 막을 수 있다.
도 3a 내지 도 3c는 본 발명의 실시예 2에 따른 CMOS 박막트랜지스터의 제조 방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 제 1 영역(Ⅰ)과 제 2 영역(Ⅱ)을 가지는 기판(210) 상에 버퍼층(220)을 형성한다. 그런 다음, 상기 버퍼층(220) 상에 폴리실리콘층(230), 제 1 게이트 절연막(240) 및 제 2 게이트 절연막을 순차적으로 형성한다. 상기 제 1 게이트 절연막(240)은 주로 실리콘 산화물을 이용하여 약 600 내지 800Å으로 형성하는 것이 바람직하며, 제 2 게이트 절연막은 주로 실리콘 질화물을 이용하여 약 400 내지 600Å으로 형성하는 것이 바람직하다.
이어서, 상기 제 2 게이트 절연막 상에 포토레지스트를 도포한 다음, 이를 노광 및 현상하여 제 1 영역(Ⅰ)의 소정영역과 제 2 영역(Ⅱ)을 가리는 제 1 마스크 패턴(255)을 형성한다.
다음으로, 상기 제 1 마스크 패턴(255) 이용해서 상기 제 2 게이트 절연막을 식각한 다음, 상기 패터닝된 제 2 게이트 절연막(250A)과 상기 제 1 마스크 패턴(355)를 이용해서 상기 제 1 영역(Ⅰ)의 폴리실리콘층(230) 내에 N형 불순물 이온을 주입한다.
도 3b를 참조하면, 제 1 마스크 패턴을 제거하고, 상기 폴리실리콘층(230)을 패터닝하기 위하여 상기 패터닝된 제 2 게이트 절연막(250A,250B)를 포함하는 기판 상에 제 2 마스크 패턴(256)을 형성한다. 그런 다음, 상기 제 2 마스크 패턴(256)을 이용해서 폴리실리콘층을 식각하여, 제 1 영역(Ⅰ)과 제 2 영역(Ⅱ) 상에 제 1 및 제 2 반도체층(230A, 230B)를 형성한다. 이 때, 상기 제 1 영역(Ⅰ) 상에 형성된 제 1 반도체층(230A)은 N형 불순물 이온이 주입된 소오스 및 드레인 영역(231a, 231b)을 가진다.
도 3c를 참조하면, 상기 제 2 마스크 패턴을 제거한 다음, 상기 기판 결과물을 열처리하여 열산화막(240B)을 형성한다. 상기 열산화막(240B)은 상기 제 1 게이트 절연막의 열성장으로 형성되며, 상기 제 1 및 제 2 반도체층(230A,230B)을 보호하기 위한 것이다.
이어서, 상기 제 2 게이트 절연막(250A) 상에 제 1 및 제 2 게이트 전극(260A,260B)을 형성한다. 상기 제 1 게이트 전극(260A)을 이용해서 제 1 영역(Ⅰ)의 반도체층(230A) 내에 저농도 불순물 이온을 주입하여, 상기 제 1 영역(Ⅰ)에 소오스 및 드레인 영역(231a,231b), 채널 영역(233) 및 그들 사이에 개재된 LDD 영역(232)을 갖는 NMOS 트랜지스터의 제조가 완성된다.
이어서, 상기 제 1 영역(Ⅰ)을 덮는 제 3 마스크 패턴(미도시)을 형성한 다음, 상기 제 2 게이트 전극(260B)를 이용해서 제 2 영역(Ⅱ)의 반도체층(330B) 내에 P형 불순물 이온주입을 수행하여 소오스 및 드레인 영역(336a,336b)과 채널 영역(337)을 갖는 PMOS 트랜지스터를 형성한다. 이로써, 제 1 영역(Ⅰ)에 NMOS, 제 2 영역(Ⅱ)에 PMOS를 갖는 CMOS 박막트랜지스터의 제조가 완성된다.
상기와 같이, 본 발명의 실시예 2에 따라 제조된 CMOS 박막트랜지스터는 폴리실리콘층 상에 제 1 및 제 2 게이트 절연막을 형성하고, N형 불순물 이온을 주입한 다음 폴리실리콘층을 패터닝하여, 상기 폴리실리콘층 상에 포토레지스트가 직접적으로 도포되지 않도록 제조되었다. 따라서, 도 3c에서 볼 수 있는 바와 같이 제 1 게이트 절연막의 일부와 제 2 게이트 절연막 상부만이 포토레지스트에 의해 오염 된 것을 알 수 있다. 이는 상기 포토레지스트의 제거로 인한 반도체층의 손상 및 잔존하는 포토레지스트의 파티클로 인하여 CMOS 박막트랜지스터의 특성이 열화되는 것을 방지할 수 있다.
따라서, 본 발명은 반도체층이 포토레지스트에 의해 오염 및 손상되는 것을 방지하여, CMOS 박막트랜지스터의 문턱 전압, S-factor 등과 같은 특성을 향상시킴과 아울러 트랜지스터 특성의 산포를 줄일 수 있다.
이상에서와 같이, 본 발명은 CMOS 박막트랜지스터의 특성을 향상시키고, CMOS 박막트랜지스터의 특성 산포를 줄일 수 있는 효과가 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것이 아니고, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있을 것이다.

Claims (4)

  1. 제 1 영역과 제 2 영역을 갖는 기판을 제공하고;
    상기 기판 상에 폴리실리콘층 및 제 1 게이트 절연막을 순차적으로 형성하고;
    상기 제 1 게이트 절연막 상에 제 1 영역의 일부분 및 제 2 영역을 가리는 제 1 마스크 패턴을 형성하고;
    상기 제 1 마스크 패턴을 이용해서 상기 제 1 영역의 폴리실리콘층 내에 N형 불순물 이온을 주입하고;
    상기 제 1 게이트 절연막 상에 제 2 마스크 패턴을 형성하고;
    상기 제 2 마스크 패턴을 이용해서 상기 폴리실리콘층 및 제 1 게이트 절연막을 식각하여, 상기 제 1 영역에 N형 불순물 이온이 주입된 소오스 및 드레인 영역을 갖는 제 1 반도체층을 형성함과 아울러 상기 제 2 영역에 제 2 반도체층을 형성하고;
    상기 제 1 게이트 절연막을 포함한 기판 상에 제 2 게이트 절연막을 형성하고;
    상기 제 2 게이트 절연막 상에 상기 제 1 및 제 2 반도체층의 소정 영역과 각각 대응되도록 제 1 및 제 2 게이트 전극을 형성하고;
    상기 제 1 게이트 전극을 이용해서 제 1 반도체층 내에 저농도 불순물 이온주입을 수행하여 소오스 및 드레인 영역, 채널 영역 및 이들 사이에 개재된 LDD 영 역을 포함하는 NMOS 트랜지스터를 형성하고;
    상기 제 1 영역을 가리는 제 3 마스크 패턴을 형성하고;
    상기 제 2 게이트 전극을 이용해서 상기 제 2 반도체층 내에 P형 불순물 이온주입을 수행하여 소오스 및 드레인 영역과 채널 영역을 갖는 PMOS 트랜지스터를 형성하는 것;을 포함하는 CMOS 박막트랜지스터의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 게이트 절연막은 실리콘 산화물로 형성하며, 상기 제 2 게이트 절연막은 실리콘 질화물로 형성하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조방법.
  3. 제 1 영역과 제 2 영역을 갖는 기판을 제공하고;
    상기 기판 상에 폴리실리콘층, 제 1 게이트 절연막 및 제 2 게이트 절연막을 순차적으로 형성하고;
    상기 제 2 게이트 절연막 상에 제 1 영역의 일부분 및 제 2 영역을 가리는 제 1 마스크 패턴을 형성하고;
    상기 제 1 마스크 패턴을 이용해서 상기 제 2 게이트 절연막을 패터닝하고;
    상기 제 1 마스크 패턴 및 상기 패터닝된 제 2 게이트 절연막을 이용해서 상기 제 1 영역 상의 폴리실리콘층 내에 N형 불순물 이온을 주입하고;
    상기 제 2 게이트 절연막을 포함하는 기판 상에 제 2 마스크 패턴을 형성하 고;
    상기 제 2 마스크 패턴을 이용해서, 상기 폴리실리콘층 및 제 1 게이트 절연막을 패터닝하여 상기 제 1 영역에 N형 불순물 이온이 주입된 소오스 및 드레인 영역을 갖는 제 1 반도체층을 형성함과 아울러, 상기 제 2 영역에 제 2 반도체층을 형성하고;
    상기 기판 결과물을 열처리하여 제 1 절연막을 성장시켜 열산화막을 형성하고;
    상기 제 2 게이트 절연막 상에 상기 제 1 및 제 2 반도체층의 소정영역과 각각 대응되도록 제 1 및 제 2 게이트 전극을 형성하고;
    상기 제 1 게이트 전극을 이용해서 상기 제 1 반도체층 내에 저농도 불순물 이온주입을 수행하여, 소오스 및 드레인 영역, 채널 영역 및 이들 사이에 개재된 LDD 영역을 포함하는 NMOS 트랜지스터를 형성하고;
    상기 제 1 영역을 가리는 제 3 마스크 패턴을 형성하고;
    상기 제 2 게이트 전극을 이용해서, 상기 제 2 반도체층 내에 P형 불순물 이온주입을 수행하여 소오스 및 드레인 영역과 채널영역을 포함하는 PMOS 트랜지스터를 형성하는 것;을 포함하는 CMOS 박막트랜지스터의 제조방법.
  4. 제 3 항에 있어서,
    상기 제 1 게이트 절연막은 실리콘 산화물로 형성하며, 상기 제 2 게이트 절연막은 실리콘 질화물로 형성하는 것을 특징으로 하는 CMOS 박막트랜지스터의 제조 방법.
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