KR20090102690A - 박막 반도체장치 및 그 제조방법 - Google Patents

박막 반도체장치 및 그 제조방법

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KR20090102690A
KR20090102690A KR1020090025253A KR20090025253A KR20090102690A KR 20090102690 A KR20090102690 A KR 20090102690A KR 1020090025253 A KR1020090025253 A KR 1020090025253A KR 20090025253 A KR20090025253 A KR 20090025253A KR 20090102690 A KR20090102690 A KR 20090102690A
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카츠노리 마츠하시
테츠야 이데
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가부시키가이샤 에키쇼센탄 기쥬쓰 가이하쓰센타
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Abstract

투명 절연성 기판, 상기 투명 절연성 기판상에 형성되고, 제1 도전형 불순물을 포함하는 소스 영역 및 상기 소스영역과는 소정의 간격을 두고 제1 도전형 불순물을 포함하는 드레인 영역을 가지는 섬형 반도체층, 상기 소스 영역 및 드레인 영역 사이의 섬형 반도체층 상에 형성된 게이트 절연막 및 게이트 전극, 상기 게이트 전극의 측벽에 각각 형성된 제1 산화막, 질화막 및 제2 산화막의 3층 구조의 사이드 월 스페이서, 및 상기 섬형 반도체층 및 게이트 전극을 뒤덮는 층간 절연막을 포함하는 박막 반도체장치가 개시된다.

Description

박막 반도체장치 및 그 제조방법{THIN-FILM SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTRUING THE SAME}
본 발명은 예를 들어 액티브 매트릭스형 플랫 패널 디스플레이에 적용되는 박막 반도체장치 및 그 제조방법에 관한 것이다.
반도체 박막 기술은, 박막 트랜지스터(TFT: Thin Film Transistor), 밀착 센서, 광전변환소자 등의 반도체소자를 절연성 기판상에 형성하기 위한 중요한 기술이다. 박막 트랜지스터는 MOS(MIS) 구조의 전계 효과 트랜지스터이고, 액정표시장치와 같은 플랫 패널 디스플레이에도 응용되고 있다(예를 들어, P.G. LeComber, W.E. Spear and A. Ghaith, "Amorphous-Silicon Field-Effect Device and Possible Application", Electronics Letter, Vol. 15, No.6, pp.179-181, Mar. 1979).
액정표시장치는, 일반적으로 박형, 경량, 저 소비전력으로 컬러 표시도 용이하다고 하는 특징을 가지고, 이들 특징으로부터 퍼스널 컴퓨터 혹은 여러 가지 휴대용 정보 단말의 디스플레이로서 널리 이용되고 있다. 액정표시장치가 액티브 매트릭스형인 경우에는, 박형 트랜지스터가 화소 스위칭 소자로서 설치된다.
이러한 박막 트랜지스터의 활성층(캐리어 이동층)은, 예를 들어 실리콘 반도체 박막으로 이루어진다. 실리콘 반도체 박막은, 비정질 실리콘(a-Si)과 결정상을 가지는 다결정질 실리콘(비 단결정의 결정질 실리콘)으로 분류된다. 다결정질 실리콘은, 주로 다결정 실리콘(Poly-Si)이지만, 미결정 실리콘(μc-Si)도 다결정질 실리콘에 포함된다. 실리콘 이외의 반도체 박막 재료로서는, 예를 들어 SiGe, SiO, CdSe, Te, CdS 등을 들 수 있다.
다결정질 실리콘의 캐리어 이동도는 비정질 실리콘의 캐리어 이동도의 10배에서 100배 정도 크다. 이 특성은 스위칭 소자의 반도체 박막 재료로서 상당히 우수하다. 최근, 다결정 실리콘을 활성층으로서 이용한 박막 트랜지스터는 동작의 고속성으로부터 예를 들어 도미노 회로 및 CMOS 트랜스미션 게이트와 같은 다양한 논리회로를 구성하는 것이 가능한 스위칭 소자라고 하여 주목받고 있다. 이 논리회로는 액정표시장치 및 일렉트로 루미네센스 표시장치의 구동회로, 멀티플렉서, EPROM, EEPROM, CCD, 및 RAM 등을 구성하는 경우에 필요해진다.
여기서, 다결정질 실리콘의 반도체 박막을 형성하는 종래의 대표적 프로세스에 대하여 설명한다. 이 프로세스에서는, 글래스 등의 절연성 기판이 최초로 준비되고, 이 위에, 언더코트층(또는 버퍼층)으로서 예를 들어 실리콘 산화막(SiO2)이 형성되고, 또한 이 언더코트층 위에, 반도체 박막으로서 아몰퍼스 실리콘막(a-Si)이 약 50nm~100nm정도의 두께로 형성된다. 그 후, 아몰퍼스 실리콘막 중의 수소 농도를 저하시키기 위해 탈 수소처리가 행해지고, 이어서 엑시머 레이저 결정화법 등에 의해, 아몰퍼스 실리콘막의 용융 재결정화가 행해진다. 구체적으로는, 엑시머 레이저를 아몰퍼스 실리콘막에 조사하고, 아몰퍼스 실리콘을 다결정질 실리콘으로 변환한다.
이렇게 하여, 글래스 기판 상에 형성된 박막 반도체층에 IC(LSI) 분야에서 실시되고 있는 미세 가공기술, 박막 형성기술, 불순물 도핑 기술, 세정 기술 및 열처리 기술 등을 적용하여, 이들 공정을 반복하여, 원하는 디바이스/회로가 형성된다.
현재에는, 이상과 같이 다결정질 실리콘의 반도체 박막이 n채널형 또는 p채널형 박막 트랜지스터의 활성층으로서 이용된다. 이 경우, 박막 트랜지스터의 전계 효과 이동도(전계 효과에 의한 전자 또는 정공(hole)의 이동도)가 n채널형에서 100~150㎠/Vsec정도 되고, p채널형에서 100㎠/Vsec정도 된다. 이러한 박막 트랜지스터를 이용하면, 신호선 구동회로 및 주사선 구동회로와 같은 구동회로를 화소 스위칭 소자와 동일한 기판상에 형성하여 구동회로 일체형 표시장치를 얻을 수 있기 때문에 표시장치의 제조 비용을 절감하는 것이 가능하다.
이상과 같이, 박막 반도체장치의 미세화를 추진함으로써 디바이스/회로의 성능 향상을 도모함과 아울러 시스템의 신뢰도를 높여 왔다. 그러나, 박막 반도체장치 자체에도 신뢰도를 저하시키는 요인이 수많이 존재한다. 요인들로는 재료에서 기인하는 것(금속 배선의 피로나 부식에 의한 단선, 절연막의 절연 파괴, 오염(Na 등)에 의한 디바이스 특성 변화 등) 외에, 디바이스의 물리적 특성에서 기인하는 "핫 캐리어 현상"이라 불리는 현상이 있다.
즉, 채널 내의 전계에 의해 가속된 전자는, 그 에너지가 밴드갭의 에너지 1.1eV를 초과하면 Si의 격자와 충돌하여 전자-정공 쌍을 발생한다(impact ionization). 이 때, 전자는 게이트 전압 VG 에 의해 끌어당겨져, 반드시 Si-SiO2의 전위 장벽(약 3.1eV)을 초과하는 에너지를 갖지 않을지라도, 게이트 산화막 중에 뛰어든다. 그 일부가 산화막 중에 포획되어 전하로서 잔존한다. 이것은 트랜지스터의 Vth를 정방향으로 이동시킬 뿐만 아니라, 전계의 질을 악화시켜, 상호 컨덕턴스(gm)를 저하시킨다. 소자 내부의 전계가 높은 경우에는, 채널 내 전자가 직접 게이트 산화막 중에 뛰어 든다. 이러한 신뢰성 상의 문제는 핫 캐리어 효과(hot-carrier effect)라 불리고, 디바이스의 미세화를 방해하는 큰 요인이 되고 있다.
핫 캐리어 효과는 높은 전계에 의해 발생한다. 따라서, 가장 전계가 높은 드레인 근방에 농도가 낮은 n형(p형) 영역을 설치하고, 전계를 완화하는 방법이 핫 캐리어 억제에 효과가 있는 것이 인정되고 있다. 그 대책으로서 고안한 것이 저농도 드레인(LDD:Lightly Doped Drain)이라 불리는 구조이고, p형에 있어서도 효과가 보여진다.
LDD는 일반적으로는, 이하와 같이 하여 형성된다. 우선, 게이트 전극을 마스크로서, 최초로 농도가 낮은 조건으로 n형 및 p형 불순물 이온 주입을 행하고[n-층 (p-층)], 그 후, 전면에 SiO2막을 피착하고 나서, 방향성 드라이 에칭으로 이 막을 전면에 걸쳐 균일하게 에칭하면, 게이트 측벽부에 SiO2막의 측벽(사이드 월) 스페이서가 잔존한다. 이 스페이서를 마스크로서 이용하여 상대적으로 농도가 높은 조건에서 이온 주입을 행하고, n+층(p+층)을 형성한다. 충돌 전리(電離)현상은 전계 강도에 강하게 의존하기 때문에, 예를 들어 10%의 전계 강도의 완화라도 내압이 개선된다.
그러나, 이 LDD 사이드 월 스페이서 형성용 SiO2 에치백 공정에 있어서는, 극히 균일성이 높은 미세 가공 기술이 요구된다. 일반적으로는, 서브미크론 룰의 Si-MOSFET에 있어서 200nm폭 정도의 사이드 월 스페이서의 적용을 생각할 수 있지만, 이것을 형성하기 위해서는 폭 500nm정도의 사이드 월 스페이서 형성용 희생 산화막의 형성이 필요해진다. 이 500nm의 산화막을 에치백하는 과정에 있어서, 에칭의 균일성이 예를 들어 ±10%의 경우, ±50nm의 불규칙이 베이스막에 전사되게 된다. 베이스막 두께가 50nm의 게이트 산화막인 경우에는, 에칭 속도 분포가 빠른 부분에서는 잔막 두께가 제로가 되고, 가장 늦은 부분에서 100nm가 된다. 통상, 이 소스/드레인 영역 위 게이트 산화막은 그 후의 불순물 도핑의 쓰루 산화막으로서 사용하는 것을 생각할 수 있기 때문에, 그 도핑 프로파일을 컨트롤하기 위해서는 최대 ±10% 정도의 불규칙 이하로 억제하지 않으면 안된다. 베이스 게이트 산화막의 설정이 50nm인 경우, 잔막 두께로서 45nm~55nm정도로는 제어하지 않으면 안되게 된다. 즉, 상기 SiO2 에치백 공정에 있어서는, ±10%를 ±1%로 절감하지 않으면 상기 요구에는 응할 수 없게 된다. 이 치수는, 상용하는 드라이 에칭 장치에서는, 실현 불가능하다고 말해도 과언이 아니다. 이 문제에 대한 다른 해결책으로서는, 상기 사이드 월 스페이서 형성용 SiO2 에치백 공정에 있어서, 에칭의 불규칙이 베이스막에 전사하지 않거나, 혹은, 에칭의 불규칙을 흡수할 수 있는 버퍼막의 삽입을 생각할 수 있다. 미세 소자의 선배격인 LSI소자에서는, 베이스 게이트 절연막 잔막이 제로가 되고 그 아래의 Si 활성층이 노출할 때까지 에치백을 행하고, 그 베이스 Si 기판 혹은 SOI 기판의 Si층을 버퍼층으로 하고 있지만, 그 에치백 공정에 있어서, 드라이 에칭 데미지의 도입이 불가피해진다. 이 데미지를 회복시키기 위해서는, 1000℃ 정도의 열처리가 필요하다고 여겨지고 있다. LSI소자에서는, 후공정에 있어서 1000℃ 전후의 열처리가 실시되기 때문에 도입된 데미지의 회복이 그 공정에 있어서 이루어지는 것으로 여겨지고 있다. 그러나, 글래스를 기판 재료로 하는 TFT에는 동일한 고온 열처리의 적용은 곤란하다. 글래스 기판 상에서는, 내열성의 관점에서 그 처리 온도를 600℃ 이하로 하지 않으면 안되고, 저온 프로세스에서도 적용이 가능한 대체 기술의 개발이 요구되고 있다.
상기 사이드 월 스페이서의 형성은, 소스/드레인 영역에 자기정합적으로 고융점 금속 실리사이드를 형성하는 것과 같은 장래의 미세 TFT 제작 프로세스에 있어서도 불가결하다고 여겨지고, 그 사이드 월 형성에 필요한 에칭 제어방법의 개발 및 에칭 제어 구조의 개발이 불가결하다고 여겨진다.
서브미크론 TFT에서 불가결한 LDD구조 트랜지스터의 형성이나 자기정합 실리사이드화 소스/드레인 구조 트랜지스터의 형성에 있어서 불가결한 사이드 월 스페이서의 형성을 가공 정밀도 및 양산 공정에서도 실시할 수 있는 안정성의 관점, 또한 드라이 에칭 데미지의 관점에서도 디바이스로의 악영향을 회피할 수 있는 사이드 월 스페이서 형성방법의 개발이 기대되고 있다.
또한, 그 처리시간에 관해서도 장시간을 수반하는 방법으로는 실용적인 해결책으로는 될 수 없는 점이나, 대형 기판의 채용과 함께 배치(batch)처리(한번에 복수장의 처리를 행함으로써 한 장 당 처리시간을 단축하는 방식)의 적용이 어려워져 오고 있고, 매엽(枚葉) 처리화의 흐름에 수반하여, 제조 택트 및 장치 비용의 관점에서, 저 비용 프로세스로의 해결책이 요구되고 있다.
우선, 드라이 에칭의 균일성의 개선이라고 하는 시점에서 노력을 실시하여, ±2%정도를 달성할 수 있는 전망을 얻었다. 그러나, 상기 기재의 ±1%라고 하는 레벨은 어렵고, 가령 달성했다고 해도 양산 공정에 있어서 안정적으로 실현할 수 있는 것은 아니고, 실용적인 해결은 될 수 없다고 보여진다. 또한, 베이스의 Si층을 에치스톱퍼층으로서 이용하는 방법에서는, 드라이 에칭 공정에서의 데미지를 완전히 없앤다고 하는 것은 거의 불가능하다고 말해도 과언이 아니고, 발생한 데미지를 회복시키거나, 발생한 데미지층을 제거함으로써 해결을 도모하는 것을 생각할 수 있다. 전자의 방법에서는 열처리에 의한 회복을 도모하는 방법이고, 후자의 방법에서는 데미지층을 제거할 수 있는 디바이스 구조 개발이 필요하다. 그러나, 전자의 방법에서는, 상기 기재대로 데미지를 회복시키기 위해서는 일반적으로 1000℃ 정도의 온도가 필요하고, 글래스 기판의 내열성을 고려하면 실용적인 해결책이 되지 않는 것으로 보여진다. 또한, 후자의 방법에서도, 데미지 깊이가 Si 활성층의 막 두께 변동에 대하여 허용할 수 있는 레벨의 것이라는 점이 필요하지만, 그 데미지층은 현재 적용하고 있는 Si 활성층의 막 두께에 필적하거나, 혹은, 그 막 두께를 초과하는 것이 분명한 것으로 되어 있다. 이상으로부터, 어떠한 방법도 실용적인 해결책이 되지 않는 것을 판명하고 있다.
본 발명은 이상과 같은 사정을 고려하여 이루어져, 막 두께 불규칙을 억제하고, 또한 드라이 에칭 데미지의 발생을 억제할 수 있는 우수한 소자 특성을 구비한 박막 반도체 장치를 제공하는 것을 목적으로 한다.
또한, 본 발명은 상술한 우수한 특성을 나타내는 박막 반도체 장치의 제조방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명의 제1 형태는, 투명 절연성 기판, 상기 투명 절연성 기판상에 형성되고, 제1 도전형 불순물을 포함하는 소스 영역 및 상기 소스영역과는 소정의 간격을 두고 제1 도전형 불순물을 포함하는 드레인 영역을 가지는 섬형 반도체층, 상기 소스 영역 및 드레인 영역 사이의 섬형 반도체층 상에 형성된 게이트 절연막 및 게이트 전극, 상기 게이트 전극의 측벽에 각각 형성된 제1 산화막, 질화막 및 제2 산화막의 3층 구조의 사이드 월 스페이서, 및 상기 섬형 반도체층 및 게이트 전극을 뒤덮는 층간 절연막을 포함하는 것을 특징으로 하는 박막 반도체장치를 제공한다.
본 발명의 제2 형태는, 투명 절연성 기판 상에 비정질 반도체층을 형성하는 공정, 상기 비정질 반도체층에 결정화 영역을 형성하는 공정, 상기 결정화 영역 상에 게이트 절연막 및 게이트 전극을 형성하는 공정, 상기 게이트 전극을 마스크로서 이용하여 상기 게이트 전극 양측의 결정화 영역의 소스 예정 영역 및 드레인 예정 영역에 제1 불순물을 도입하는 공정, 얻어진 구조의 표면에 에치스톱퍼용 제1 산화막, 에치스톱퍼용 질화막 및 사이드 월 스페이서용 제2 산화막의 3층을 연속하여 형성하는 공정, 얻어진 3층 구조를 에치백하고 상기 게이트 전극의 측벽에 3층 구조의 사이드 월 스페이서를 형성하는 공정, 상기 게이트 전극 및 사이드 월 스페이서를 마스크로서 이용하여 상기 에치스톱퍼 질화막의 노출 부분을 제거하는 공정, 및 상기 제1 산화막을 불순물 도입의 쓰루 산화막으로 이용하여 제2 불순물을 도입하고 소스 영역 및 드레인 영역을 형성하는 공정을 구비하는 박막 반도체 장치의 제조방법을 제공한다.
본 발명의 추가적인 목적이나 잇점은 후술하는 상세한 설명에 의해 확립될 것이며, 부분적으로는 그 기재로부터 자명하거나 또는 본 발명의 실시에 의해 밝혀질 것이다. 본 발명의 목적과 잇점들은 이하에 지적하는 구체예들 및 조합에 의해 실현되고 얻어지게 될 것이다.
본 발명에 의하면, 가공 정밀도가 우수하고, 양산 공정에서도 실시할 수 있는 안정성을 가지고, 또한, 데미지의 발생이 없고 디바이스로의 악영향이 없는 사이드 월 스페이서의 형성이 가능하다. 따라서, 우수한 디바이스 특성을 가지는 박막 반도체 소자 및 그 제조방법을 제공하는 것이 가능하다.
도 1a 내지 도 1z는 실시예 1에 관계하는 다결정 실리콘 박막 트랜지스터의 제조공정을 각각 나타내는 단면도이다.
도 2는 실시예 2에 관계하는 다결정 실리콘 박막 트랜지스터의 단면도이다.
도 3은 실시예 3에 관계하는 다결정 실리콘 박막 트랜지스터의 단면도이다.
도 4는 실시예 4에 관계하는 다결정 실리콘 박막 트랜지스터의 단면도이다.
도 5는 실시예 5에 관계하는 다결정 실리콘 박막 트랜지스터의 단면도이다.
도 6은, 실시예 6에 관계하는 다결정 실리콘 박막 트랜지스터의 단면도이다.
도 7은 실시예 7에 관계하는 다결정 실리콘 박막 트랜지스터의 단면도이다.
도 8은 실시예 8에 관계하는 다결정 실리콘 박막 트랜지스터의 단면도이다.
도 9는 실시예 1∼8에 나타내는 공정으로 형성되는 박막 트랜지스터를 이용한 액티브 매트릭스형 액정 표시장치의 개략적인 회로구성을 나타내는 도이다.
도 10은 액정 표시장치의 개략적인 단면 구조를 나타내는 도이다.
도 11은 도 10에서 나타내는 표시화소 주변의 등가회로를 나타내는 도이다.
이하, 본 발명의 실시 형태에 관계하는 다결정 실리콘 박막 트랜지스터(TFT) 및 그 제조 프로세스에 대하여, 첨부 도면을 참조하여 설명한다. 이 다결정 실리콘 TFT는, 표시장치, 예를 들어 액티브 매트릭스형 액정 표시장치의 화소 스위칭 소자 어레이, 구동회로, 또한 DA변환기 등을 구성하기 위해 이용된다.
본 발명의 일 실시형태에 관계하는 다결정 실리콘 박막 트랜지스터(TFT)는, 게이트 전극의 측벽에 형성되는 3층 사이드 월 구조를 포함한다. 이 3층 사이드 월 구조는, 에치스톱퍼 역할을 하는 제1 산화막, 에치스톱퍼 역할을 하는 질화막 및 사이드 월 스페이서 역할을 하는 제2 산화막으로 구성되는 3층의 적층을 순차적으로 에칭함으로써 형성할 수 있는데, 이 모든 에칭은 저온 막 형성법, 즉 플라즈마 CVD법 등과 같은 막 형성 공정을 채택하여 수행할 수 있다. 이러한 특징에 의해, 드라이 에칭의 데미지가 회피되고, 종래의 양산 공정 레벨에서도 충분히 달성 가능한 ±10% 정도의 균일성으로 미세 사이드 월 구조의 TFT를 형성하는 것이 가능하다. 이 기술을 적용함으로써, 이하에 상세히 설명하는 우수한 소자 특성을 가지는 박막 반도체장치를 정밀도 좋게 제조하는 것이 가능하다.
이하, 본 발명의 여러 실시예에 대하여 설명한다.
(실시예 1)
본 실시예에 관계하는 다결정 실리콘 TFT를 제조하기 위해 순차적으로 행해지는 제조 공정을 TFT 소자부의 단면 모식도를 도 1a 내지 도 1z에 의해 나타낸다.
도 1a에 나타낸 듯이, 플랫 패널 디스플레이용으로서 사용되고 있는 석영 또는, 무알카리 글래스 등으로 이루어지는 투명 절연성 기판(10)을 준비한다. 기판(10)에 대한 요구 특성은, 디스플레이의 표시방식에 따라 다르고, 표면 거칠기나 표면의 흠에 대한 요구 외, 기판의 휨, 열수축율, 내열성, 내약품성 등에 대하여 엄격한 요구가 있다.
이어서, 도 1b에 나타낸 듯이, 언더코트층(11,12)을 투명 절연성 기판(10)상에 형성한다. 이 언더코트층(11,12)은, 예를 들어 플라즈마 CVD법에 의해 투명 절연성 기판(10)상에 퇴적되는 두께 50nm 및 100nm의 질화막계 절연막 및 실리콘 산화막(SiO2)이다.
이어서, 도 1c에 나타낸 듯이, 언더코트층(11,12)상에 비정질의 반도체 박막(13)을 형성한다. 이 반도체 박막(13)은, 예를 들어, LP-CVD(Low Pressure CVD)법에 의래 언더코트층(12)의 실리콘 산화막 상에 퇴적되는, 예를 들어 두께 100nm의 아몰퍼스 실리콘막(a-Si)이다. LP-CVD는, 예를 들어, Si2H6의 분위기, 유속 150sccm, 압력 8Pa, 기판 온도 450℃, 퇴적 시간 35분이라고 하는 조건에서 행해진다. 여기서는, LP-CVD법을 이용했지만, 이 외에 예를 들어 PE-CVD(저온 플라즈마 CVD)법을 이용해도 좋다.
그 후, 비정질 반도체 박막(13)의 성막 상태에 따라서는, 막중에 포함되는 수소를 제거하기 위해, 탈 수소화 처리가 행해지는 경우도 있다. 또한, 반도체 박막(13) 상에 광투과성 절연막(도시하지 않음)이 결정화용 희생막으로서 반도체 박막(13)상에 형성되는 경우도 있다. 이 광투과성 절연막은 입사광에 대하여 투과성을 나타내고, 예를 들어 LP-CVD법에 의해 퇴적되는 두께 10nm의 실리콘 산화막이다. 레이저 어닐 방법에 의해서는, 이 광투과성 절연막을 형성하지 않는 경우도 있다.
이어서, 도 1d에 나타낸 듯이, 아몰퍼스 실리콘을 결정화하기 위해서, 예를 들어 XeCl 이나 KrF엑시머 레이저를 에너지광으로서 이용하여, 레이저 어닐 처리(14)를 행한다. KrF엑시머 레이저는, 광투과성 절연막(도시하지 않음)을 개재하여 반도체 박막(13)에 조사되고, 이로써 반도체 박막(13)을 가열한다. KrF엑시머 레이저의 에너지 밀도는 약 350mJ/㎠이다. 이렇게 하여 가열된 상태에 있는 반도체 박막(13) 내에서는, 아몰퍼스 실리콘이 다결정 실리콘으로서 결정화한다.
도 1e에 나타내는 공정은, 레이저 어닐 처리가 실시된 후에 광투과성 절연막(도시하지 않음)을 묽은 불산 혹은 버퍼드 불산 등의 용액으로 제거하고, 다결정 실리콘으로서 결정화된 반도체 박막(15)이 노출한 상태를 나타낸다.
이어서, 레지스트재를 반도체 박막(15)에 도포하고, 포토 마스크를 이용하여 선택적으로 레지스트재를 노광하고, 다결정 실리콘 TFT용 마스크 영역을 남겨 레지스트재를 제거함으로써, 레지스트 패턴(도시하지 않음)을 형성한다. 그 후, 레지스트 패턴(도시하지 않음)을 마스크로서 이용한 드라이 에칭 처리에 의해 반도체 박막(15)을 패터닝한다.
이 드라이 에칭 처리에서는, 예를 들어 CF4 및 O2가 반도체 박막(15)의 에칭 가스로서 이용된다. 드라이 에칭 후, 레지스트 패턴(도시하지 않음)을 유기 박리액 침지처리에 의해 반도체 박막(15) 상으로부터 제거하고, 도 1f에 나타낸 듯이, 반도체 패턴(16)을 형성한다.
그 후, 도 1g에 나타낸 듯이, 반도체 패턴(16)을 포함하는 기판 전면에 걸쳐, 게이트 절연막(17)을 형성한다. 이 게이트 절연막(17)은, 예를 들어 플라즈마 CVD법에 의해 반도체 패턴(16) 상에 퇴적되는 두께 30nm의 실리콘 산화막이다. 플라즈마 CVD는 반응 가스로서, 테트라에틸 오쏘실리케이트:Si(OC2H5)4 [간단히 말해서 TEOS(테트라 에톡시 실란)]을 이용하여, 기판 온도 350℃라고 하는 조건에서 행해진다.
그 후, 반도체 패턴(16)의 N형 MOS 및 P형 MOS로 이루어지는 영역에 대하여, 극저농도의 불순물을 주입하는 경우도 있다. n형 MOS 트랜지스터의 역치제어를 위해서는, p형의 불순물 도핑이 실시된다. 이것은, 예를 들어 CMOS 인버터와 같은 논리회로는, n채널형 다결정 실리콘 TFT 및 p채널형 다결정 실리콘 TFT의 조합에 의해 구성되기 때문에, n형 및 p형의 TFT의 역치 전압Vth을 정밀하게 제어하는 것을 목적으로서 실시된다. n형 TFT의 형성용으로서, 역치 전압Vth을 정밀하게 제어하기 위해서는, 도핑 조건은, 예를 들어, 49BF2 +, 50keV, 5×1012/㎝-2로 실시된다. 이 경우, p형 MOS 트랜지스터의 영역에도 불순물이 도핑되지만, 프로세스의 간략화(마스크 매수의 삭감)를 위해서, 굳이 레지스트 등을 이용하여 마스킹하는 것은 실시하지 않고, 다음 공정에 있어서의 p형 MOS 트랜지스터용 역치 제어를 위한 도핑 양의 조정에 의해 대응을 도모하는 경우도 있다. 본 공정에서는, 이온 주입에 의해 n형 MOS 트랜지스터의 도핑 양의 조정을 도모하고 있지만, 반도체막 형성용 아몰퍼스 실리콘 성막시에 보론(붕소)을 첨가하여, 도핑 양의 조정을 도모하는 것도 검토되고 있다.
이어서, p형 MOS 트랜지스터의 역치 제어를 위해 n형 불순물 도핑용 포토 마스크(도시하지 않음)를 형성한 후, n형 불순물 도핑이 실시된다. 이 때 도핑 조건은, 31P+, 50keV, 5×1012/㎝-2로 실시된다. 이들 역치 전압 제어를 위한 불순물 도입 공정은, 역치 전압Vth이 막중의 고정 전하나 계면 준위 등에 의해 변동하기 때문에, 목표로 하는 디바이스의 성능이나 관련 프로세스의 상황에 따라, 또는 프로세스 간략화를 위해서, n형만 혹은 p형만 혹은 양쪽 공정이 생략되는 경우가 있다. 이상에 의해, n형 및 p형 MOS가 형성되는 영역에 원하는 농도의 불순물 도핑이 완료하고, 포토 레지스트(도시하지 않음)가 유기 박리액 침지처리에 의해 제거된다. 그 후, Si 중에 주입된 이온을 활성화시키기 위한 활성화 열처리가 필요하지만, 일반적으로는, 그 후의 열처리 공정에 있어서 일괄적으로 실시된다.
이어서, 도 1h에 나타낸 듯이, 게이트 절연막(17) 상에 전극층을 형성한다. 이 전극층은, 예를 들어 스퍼터링에 의해 게이트 절연막(17)의 실리콘 산화막 상에 퇴적되는 두께 200nm의 고융점 금속층 MoW이다. 이 막은, 예를 들어 기판 온도 100℃, Ar 압력 4mTorr, 공급전력 2㎾, 방전 시간 60초 라고 하는 조건에서, DC 스퍼터링에 의해 행해진다.
그 후, 레지스트재를 전극층상에 도포하고, 포토 마스크를 이용하여 선택적으로 레지스트재를 노광하고, 게이트 전극용 마스크 영역을 남겨 레지스트재를 제거함으로써, 레지스트 패턴(도시하지 않음)을 형성한다. 그 후, 레지스트 패턴(도시하지 않음)을 마스크로서 이용한 드라이 에칭처리에 의해 전극층을 패터닝하고, 게이트 전극(18)을 형성한다. 이 드라이 에칭처리에서는, 예를 들어 Cl2 및 O2를 에칭 가스로서, 압력 25mTorr, 마이크로파 파워 1㎾, 하부 전극용 고주파 파워 25W의 고밀도 플라즈마 에칭에 의해 미세 가공이 실시된다. 그 후, 레지스트 패턴(도시하지 않음)이 게이트 전극(18)상에서 O2 플라즈마를 이용한 애싱처리 20분 및 유기 박리액 침지처리에 의해 제거된다.
도 1i에 나타내는 공정에 있어서, Si의 이온 주입(혹은 도핑)공정이 n형 MOS 및 p형 MOS 양자에 대하여 일괄적으로 쓰루 산화막(게이트 산화막의 에칭 후 잔막)(20)을 개재하여 반도체층(16)에 대하여 실시된다. 본 공정은, 후에 n형 및 p형 MOS 형성용의 저 농도의 불순물 주입(n- 및 p-주입)과 고 농도의 불순물 주입(n+ 및 p+주입)시에 결함이 발생하여, 계속되는 어닐처리에 의해서도 저온 프로세스에서는 결함을 회복할 수 없다고 하는 문제를 해결하기 위해서, Si 이온 주입을 실시하는 것으로, 결정 회복을 용이하게 하기 위해서 실시하는 것이다.
이 방법은, Si 이온 주입 시의 주입 에너지에 의해 강제적으로 Si결정을 원자의 오더로 파쇄하고, 아몰퍼스화시키는 것이기 때문에, 프리 아몰퍼스화(PAI: Pre-Amorphization Implants)라고도 불리고 있다. 이 때의 PAI 조건은, Si+, 35keV, 2×1015/㎝-2로 실시된다. 그 후, 포토 리소그래피에 의해 n형 및 p형의 저 농도 불순물 도입을 위한 레지스트 패턴(도시하지 않음)을 형성한 후, n형 및 p형의 저 농도 불순물(19)이 게이트 전극(18) 및 레지스트 패턴(도시하지 않음)을 마스크로서 이용하여 상기 아몰퍼스화된 반도체 박막(16)에 쓰루 산화막(게이트 산화막의 에칭 후 잔막)(20)을 개재하여 첨가된다. 다결정 실리콘 TFT를 n채널형으로 하는 경우에는, 인이 반도체 박막(16)에 이온 주입(도핑)되고, 다결정 실리콘 TFT를 p채널형으로 하는 경우에는, 보론(붕소)이 쓰루 산화막(게이트 산화막의 에칭 후 잔막)(20)을 개재하여 반도체 박막(16)에 이온 주입(도핑)된다. 이 때, n채널형 다결정 실리콘 TFT 및 p채널형 다결정 실리콘 TFT 중 한쪽의 이온 주입은, 원하지 않는 이온 주입을 저지하는 레지스트 등의 마스크(도시하지 않음)에 의해 타 쪽의 다결정 실리콘 TFT의 반도체 박막(16)을 뒤덮은 상태로 행해진다. 그 후, n형 혹은 p형의 저 농도 불순물 도입을 위한 레지스트 패턴(도시하지 않음)을 제거하고, 또 한 쪽의 p형 혹은 n형의 저 농도 불순물 도입을 위한 포토 리소그래피에 의해 레지스트 패턴(도시하지 않음)을 형성한 후, 저 농도 불순물(19)이 게이트 전극(18) 및 레지스트 패턴(도시하지 않음)을 마스크로서 이용하여 상기 아몰퍼스화된 반도체 박막(16)에 첨가된다.
또한, n형 및 p형의 저 농도 불순물 도입의 순서는 어떤 것을 먼저 행해도 지장이 없다. n채널형 다결정 실리콘 TFT 및 p채널형 다결정 실리콘 TFT의 각각에 대한 이온 주입 조건은, 예를 들어 n채널형 다결정 실리콘 TFT에 대하여, 31P+, 50keV, 5×1013/㎝-2, p채널형 다결정 실리콘 TFT에 대하여, 49BF2 +, 50keV, 5×1013/㎝-2이다. p채널형 다결정 실리콘 TFT에 대한 이온 주입 후, 레지스트 패턴(도시하지 않음)이 제거된다. 또한, p채널형 다결정 실리콘 TFT에 대한 저 농도의 불순물 주입 공정은, 목표로 하는 디바이스의 성능이나 관련 프로세스의 상황에 의해, 또는 프로세스 간략화를 위해 생략되는 경우도 있다.
도 1j는, 저 농도의 불순물이 도입된 상태를 나타낸 것으로, 반도체 패턴(16)에 저 농도 불순물층(21)이 형성되어 있다.
그 후, 도 1k에 나타낸 듯이, 저 농도의 불순물이 도입된 때에 원하지 않는 불순물의 도입(이온 주입장치의 챔버 재료인 중금속이나 혼입한 분위기 원소 등)을 방지하기 위해 이용된 보호층[쓰루 산화막(게이트 산화막의 에칭 후 잔막)](20)을 제거한다.
이어서, 도 1l에 나타낸 듯이, 3층 구조 사이드 월 스페이서의 제1층째로서, 플라즈마 CVD법을 이용하여, 에치스톱퍼 산화막(22)을 형성한다. 이 때의 조건은, 예를 들어, 반응 가스로서 SiH4 가스와 O2가스를 이용하여, 성막 온도 350℃의 조건으로 실시된다. 본 산화막(22)의 중요한 역할로서는, 저 농도 주입시의 쓰루 산화막으로서의 역할이고, 후에 질화막 에치스톱퍼를 드라이 에칭으로 제거할 때의 에치스톱퍼막으로서도 역할을 다한다.
이어서, 도 1m에 나타낸 듯이, 3층 구조 사이드 월 스페이서의 제2층째로서, 플라즈마 CVD법을 이용하여, 에치스톱퍼 질화막(23)을 형성한다. 이 때의 조건은, 예를 들어, 반응 가스로서 SiH4가스와 NH3가스를 이용하여, 성막 온도 350℃의 조건으로 실시된다. 에치스톱퍼 질화막(23)은, 그 후의 사이드 월 스페이서 형성시의 에치스톱퍼막으로서의 역할을 한다. 또한, 질화막으로서는 산질화막을 이용할 수도 있다.
그 후, 도 1n에 나타낸 듯이, 플라즈마 CVD법을 이용하여, 사이드 월 스페이서의 주요부를 이루는 산화막(24)(사이드 월 스페이서용 희생막 SiO2)을 형성한다. 이 때의 조건은, 예를 들어, 반응 가스로서 SiH4 가스와 O2가스를 이용하여, 성막 온도 350℃의 조건으로 실시된다. 이상, 도 1l∼도 1n에서 나타내는 막 형성은, 시료를 동일 진공장치 내의 챔버 사이를 진공 해방하지 않고 이동시킴으로써 연속하여 실시할 수 있다.
도 1o에 나타내는 공정에서는, 사이드 월 스페이서 형성을 위한 산화막(24)의 드라이 에칭이 실시된다. 이 경우, 산화막(24)을 막 두께분 만큼 균일하게 에치백 한다. 단, 일반 에칭에 있어서는, ±10%의 불균일이 발생하는 것이 통례이기 때문에, 막 두께 500nm를 에치백하는 경우, ±50nm의 불규칙이 발생하게 된다. 이 불규칙이 베이스 막에 전사된 경우에는, 말할 것도 없이 쓰루 산화막으로서의 역할을 할 수 없다. 질화막을 에치스톱퍼막에 이용하는 것이 가능하면, 상기 에치백 공정에 있어서의 SiO2/SiN 선택비를 크게 취할 수 있고, 상기 에칭의 불규칙을 흡수할 수 있다. 이 때의 드라이 에칭 조건은, 방향성의 드라이 에칭 조건, 예를 들어, 에칭 가스로서 CHF3 가스를 이용한 RIE(Reactive Ion Etching)방식에 의해 실시된다.
도 1p는, 사이드 월 산화막(26)이 형성된 상태를 나타낸 것이다.
이어서, 도 1g에 나타낸 듯이, 에치스톱퍼 질화막(23)의 노출하는 부분을 제거한다.
이상의 순서에 의해, 사이드 월 산화막(26)/질화막(23)/산화막(22)으로 이루어지는 3층 구조의 사이드 월 스페이서가 형성된다. 또한, 3층 구조 사이드 월 스페이서의 최하층의 에치스톱퍼 산화막(22)는, 그대로 다음 공정의 이온 주입시의 쓰루 산화막으로서 사용된다. 본 실시예의 사이드 월 스페이서 형성에 있어서는, 원하는 사이드 월 폭W을 얻기 위해서, 상기 에치스톱퍼 산화막(22), 에치스톱퍼 질화막(23) 및 사이드 월 산화막(26)의 막 두께가 조정된다. 본 실시예에서는, 사이드 월 폭(W)은 상기 3층막의 막 두께를 조정함으로써 0.2㎛가 채용되었다.
도 1r에 나타내는 공정에서는, 우선 포토 리소그래피에 의해 n형 혹은 p형의 고 농도 불순물 도입을 위한 레지스트 패턴(도시하지 않음)을 형성한 후, n형 혹은 p형의 불순물(27)이, 3층 구조의 사이드 월 막을 부가한 게이트 전극(18) 및 레지스트 패턴(도시하지 않음)을 마스크로서 이용하여 상기 반도체 박막(16)에 첨가된다. 다결정 실리콘 TFT를 n채널형으로 하는 경우에는, 인이 반도체 박막(16)에 이온 주입(도핑)되고, 다결정 실리콘 TFT를 p채널형으로 하는 경우에는, 보론(붕소)이 반도체 박막(16)에 이온 주입(도핑)된다. 이 때, n채널형 다결정 실리콘 TFT 및 p채널형 다결정 실리콘 TFT 중 한쪽의 이온 주입은, 원하지 않는 이온 주입을 저지하는 레지스트 등의 마스크(도시하지 않음)에 의해 타 쪽의 다결정 실리콘 TFT의 반도체 박막(16)을 뒤덮은 상태로 행해진다.
그 후, n형 혹은 p형의 고 농도 불순물 도입을 위한 레지스트 패턴(도시하지 않음)을 제거하고, 또 한쪽의 p형 혹은 n형의 고농도 불순물 도입을 위한 포토 리소그래피에 의해 레지스트 패턴(도시하지 않음)을 형성한 후, 고 농도 불순물(27)이 3층 구조의 사이드 월 막을 부가한 게이트 전극(18) 및 레지스트 패턴(도시하지 않음)을 마스크로서 이용하여 반도체 박막(16)에 첨가된다.
도 1r은, 고 농도의 불순물 (27)이 도입된 상태를 나타낸 것으로, 고 농도 불순물층(28)이 형성되어 있다. 또한, n형 및 p형의 고농도 불순물 도입의 순서는 어떤 것을 먼저 행해도 지장이 없다. n채널형 다결정 실리콘 TFT 및 p채널형 다결정 실리콘 TFT의 각각에 대한 이온 주입 조건은, 예를 들어 n채널형 다결정 실리콘 TFT에 대하여, 31P+, 35keV, 2×1015/㎝-2, p채널형 다결정 실리콘 TFT에 대하여, 49BF2 +, 35keV, 2×1015/㎝-2이다. p채널형 혹은, n채널형 다결정 실리콘 TFT에 대한 이온 주입 후, 레지스트 패턴(도시하지 않음)이 제거된다.
이어서, 도 1s에 나타낸 듯이, 이온 주입시에 쓰루 산화막으로서 이용한 에치스톱퍼 산화막(22)을 제거하고, 소스 영역(29) 및 드레인 영역(30)을 노출시킨다.
이어서, 도 1t에 나타낸 듯이, 고융점 금속과 반도체와의 화합물층, 즉, 고융점 금속 실리사이드층을 형성하기 위한 전단계로서, 종래의 방법대로, 고융점 금속박막(31)을 형성한다. 이 고융점 금속박막(31)은, 통상 고진공 상태까지 배기한 후, DC마그네트론 스퍼터링 방식에 의해 형성된다. 본 실시예에 있어서는, RF 파워와 진공도를 조절함으로써, 막 두께50nm의 고융점 금속을 채용했다. 형성된 고융점 금속층(31)은, (111) 배향이 강한 다결정층이었다. 이 결정 상태는, 성막 조건에 의해 결정 입경이나 입상 구조 및 주상 구조 등, 여러 가지 상태를 형성할 수 있지만, 모두 다결정 상태에는 변함이 없었다.
또한, 고융점 금속으로서는, Ni, Ti, Co, Mo, 및 W로 이루어지는 군으로부터 선택된 1종을 이용할 수 있다.
그 후, 도 1u에 나타내는 공정에 있어서, 실리사이드화 열처리로서 고융점 금속 박막(31)에 대하여 램프 어닐광(32) 등이 전면 조사되어, 열처리가 실시된다. 이 열처리(32)에 의해, 소스 영역(29) 및 드레인 영역(30)과 고융점 금속(31)이 반응함으로써, 계면에 준안정 상태의 고융점 금속 실리사이드(33)가 형성된다. 여기서는, 열처리로서, 레이저 어닐, 플래쉬 램프 어닐, 할로겐 램프 어닐 및 열처리로 중 하나가 적용된다. 이들은, 디바이스의 디자인 룰에 맞춰서 선택된다. 본 실시예에서는, 열처리로서, 텅스텐 할로겐 램프를 이용한 RTA(Rapid Thermal Annealing)장치를 이용하여 500℃ 이하의 온도로 실시했다.
도 1v에 나타내는 공정에서는, 선택 에칭을 행한다. 즉, 미반응의 고융점 금속 재료를 용해하고, 고융점 금속 실리사이드 재료는 용해하지 않는 용액에 침지함으로써, 자기정합적으로 소스 영역(29) 및 드레인 영역(30) 위에만 준안정 상태의 고융점 금속 실리사이드(33)를 잔류시킨다. 이 선택 에칭 처리에서는, 에천트(Etchant)로서, 예를 들어 H2SO4+H2O2 수용액 혹은 NH4OH+H2O2 수용액이 이용된다.
이어서, 도 1w에 나타내는 공정에 있어서, 준안정 상태의 고융점 금속 실리사이드(33)를 안정 상태의 고융점 금속 실리사이드(35)로 하기 위해서, 재차 램프 어닐광(34) 등이 전면 조사되고, 열처리(34)가 실시된다.
그 후, 도 1x에 나타낸 듯이, 게이트 전극(18), 소스 영역(29) 및 드레인 영역(30) 상에, 층간 절연막(36)을 형성한다. 이 층간 절연막(36)은, 예를 들어 플라즈마 CVD법에 의해, 게이트 전극(18), 소스 영역(29) 및 드레인 영역(30) 상에 퇴적되는 두께500nm의 실리콘 산화막이다. 이 플라즈마 CVD는, 기판 온도 350℃로 행해진다.
이어서, 도 1y에 나타낸 듯이, 포토 리소그래피에 의해 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크로서 이용한 드라이 에칭 처리에 의해, 층간 절연막(36)에 개구부를 형성하고, 이것에 의해 게이트 전극(18), 소스 영역(29) 및 드레인 영역(30)을 각각 부분적으로 노출시키고, 콘택트 홀(37,38)을 형성한다. 이 드라이 에칭 처리에서는, 예를 들어, CHF3이 에칭 가스로서 이용된다. 도 1y는, 층간 절연막(36) 상의 레지스트 패턴이 제거된 상태를 나타낸 것이다. 레지스트의 박리 조건으로서는, O2 플라즈마를 이용한 애싱처리 20분 및 유기 박리액 침지처리에 의해 제거된다.
이어서, 도 1z에 나타내는 공정에서는, 우선, 콘택트 홀(37,38) 내, 및 층간 절연막(36) 상에 금속 전극막(39,40)을 형성한다. 이 금속 전극막(39,40)은, 예를 들어 DC스퍼터링에 의해 두께 400nm 및 100nm의 알루미늄 및 Ti로 이루어지는 적층막이다. 이들의 스퍼터링 조건은, 우선 Ti: 100nm 성막은, 기판 온도 100℃, Ar 압력이 4mTorr, RF 파워 2㎾의 조건 하에서 행해진다. 알루미늄 성막은, 기판 온도 100℃, Ar 압력이 4mTorr, RF 파워 10㎾의 조건 하에서 행해진다.
계속해서, 레지스트재를 금속 전극막 상에 도포하고, 포토 마스크를 이용하여 선택적으로 레지스트재를 노광하고, 소스 전극, 및 드레인 전극용 마스크 영역을 남기고 레지스트재를 제거함으로써, 레지스트 패턴을 형성한다. 그 후, 이 레지스트 패턴을 마스크로서 이용한 드라이 에칭 처리에 의해, 금속 전극막을 패터닝하고, 소스 전극(39) 및 드레인 전극(40)을 형성한다. 이 드라이 에칭 처리에서는, 예를 들어 BCl3 및 Cl2 가 에칭 가스로서 이용되고, BCl3의 유량 30SCCM, Cl2의 유량 20SCCM, 압력 15mTorr, RF파워 30W의 조건 하에서, 알루미늄 및 Ti의 적층막이 일괄적으로 에칭된다. 그 후, 소스 전극(39) 및 드레인 전극(40) 상으로부터 레지스트 패턴을 제거한다.
상술한 공정을 거쳐, 다결정 실리콘 TFT를 완성한다.
(실시예 2)
실시예 1은 소스/드레인 영역의 표면에 고융점 금속의 실리사이드막을 형성한, 3층 사이드 월을 구비하는 LDD구조 TFT의 제조 프로세스에 대하여 나타냈지만, 본 실시예에서는, 고융점 금속의 실리사이드막 형성 공정을 생략한, 3층 사이드 월을 구비하는 LDD구조 TFT에 관한 예를 나타낸다.
즉, 도 1s에 나타내는 상태의 구조로부터, 도 1t∼도 1w에 나타내는 공정을 할애하여, 도 1x에 나타내는 공정으로 진행하고, 그 후는 실시예 1과 동일하게 하여, 층간 절연막(36)의 형성(도 1x), 콘택트 홀(37,38)의 형성(도 1y), 소스 전극(39) 및 드레인 전극(40)의 형성을 거쳐, 도 2에 나타낸 것과 같은 LDD구조 TFT를 완성한다.
(실시예 3)
본 실시예 3에서는 3층 사이드 월을 구비함과 아울러, 소스/드레인 영역의 표면에 불순물을 포함하는 다결정 실리콘층을 형성한 적상 소스/드레인 LDD구조(stacked source/drain LDD structure)를 가지는 TFT에 관한 예를 나타낸다.
즉, 도 1s에 나타낸 듯이, 게이트 전극의 측벽에 사이드 월 스페이서를 형성한 후, 얻어진 구조의 표면에 적상 소스 및 드레인층 형성용의 비정질 실리콘층을 형성한다. 다음에, 게이트 전극 및 사이드 월 스페이서를 마스크로서 이용하여, 반도체 박막 및 비정질 실리콘층에 고농도의 불순물을 도입하고, 반도체 박막에 소스 확산부 및 드레인 확산부를 형성한다. 이어서, 얻어진 구조를 열처리하여, 반도체 박막 및 비정질 실리콘층에 도입된 불순물을 활성화함과 아울러, 반도체 박막 상의 비정질 실리콘층만을 결정 회복시켜, 다결정 실리콘층을 형성한다. 이어서, 얻어진 구조를 선택 에칭에 의해, 반도체 박막 상의 다결정 실리콘층만을 남기고, 그 외 영역의 비결정 실리콘층을 제거함으로써, 소스 영역(29) 상에 다결정 실리콘으로 이루어지는 적상 소스 확산층(41)을, 드레인 영역 상에 다결정 실리콘으로 이루어지는 적상 드레인 확산층(42)을 각각 자기정합적으로 형성하는 것이다.
그 후, 소스 전극(39), 및 드레인 전극(40)을 형성하고 도 3에 나타낸 것과 같은 적상 소스/드레인 구조 TFT가 얻어진다.
(실시예 4)
본 실시예에서는, 3층 사이드 월을 구비함과 아울러, 소스/드레인 영역의 표면에 적상 소스/드레인 확산층을 형성하고, 또한, 적상 소스/드레인 확산층 상에, 고융점 금속의 실리사이드 막을 형성한 LDD구조를 가지는 TFT에 관한 예를 나타낸다.
즉, 우선, 도 1s에 나타낸 듯이, 게이트 전극의 측벽에 사이드 월 스페이서를 형성한 후, 얻어진 구조의 표면에 적상 소스 및 드레인층 형성용의 비정질 실리콘층을 형성한다. 이후 게이트 전극 및 사이드 월 스페이서를 마스크로서 이용하여, 반도체 박막 및 비정질 실리콘층에 고농도의 불순물을 도입하고, 반도체 박막에 소스 확산부 및 드레인 확산부를 형성한다. 이후 이 구조를 열처리하여, 반도체 박막 및 비정질 실리콘층에 도입된 불순물을 활성화함과 아울러, 반도체 박막 상의 비정질 실리콘층만을 결정 회복시켜, 다결정 실리콘층을 형성한다. 이어서 이 구조를 선택 에칭에 의해, 반도체 박막 상의 다결정 실리콘층만을 남기고, 그 외 영역의 비결정 실리콘층을 제거함으로써, 소스 영역(29) 상에 다결정 실리콘으로 이루어지는 적상 소스 확산층(41)을, 드레인 영역 상에 다결정 실리콘으로 이루어지는 적상 드레인 확산층(42)을 각각 자기정합적으로 형성한다.
이어서, 실시예 1과 같이, 도 1t∼도 1z에 나타내는 공정을 거쳐, 도 4에 나타낸 것과 같은, 적상 소스/드레인에 추가로 실리사이드막(43,44)을 형성한 LDD구조 TFT가 얻어진다.
(실시예 5)
본 실시예에서는, 3층 사이드 월을 구비함과 아울러, 소스/드레인 영역상의 층간 절연막에 형성된 콘택트 구멍에 불순물을 포함하는 다결정 실리콘을 매입한 철(凸)형 소스/드레인 구조의 LDD구조 TFT에 관계하는 예를 나타낸다.
즉, 도 1s에 나타내는 상태의 구조로부터, 실시예 1에서 도 1t∼도 1w에 나타내는 공정을 생략하여, 도 1x에 나타내는 공정으로 진행하고, 층간 절연막(36)을 형성한다. 이후 도 1y에 나타낸 듯이 콘택트 홀(37,38)을 형성하고, 이들 콘택트 홀(37,38) 내를 메우도록 층간 절연막 상에 아몰퍼스 실리콘을 형성한다. 다음에, 아몰퍼스 실리콘층에 불순물을 도입하고, 아몰퍼스 실리콘층에 제1 열처리를 실시하여, 상기 아몰퍼스 반도체층 내의 불순물을 활성화함과 아울러, 소스 영역(29) 및 드레인 영역(30)에 접하는 콘택트 홀 내에 매입된 아몰퍼스 반도체를 결정화시켜 다결정 실리콘으로 한다. 이후에 이 구조를 선택 에칭에 의해 아몰퍼스 실리콘층을 제거하고, 콘택트 홀 내의 다결정 실리콘만을 남긴다. 따라서, 자기정합적으로 콘택트 홀(37)에 매입된 다결정 실리콘으로 이루어지는 철(凸)형 소스 확산층(45) 및 자기정합적으로 콘택트 홀(38) 내에 매입된 다결정 실리콘으로 이루어지는 철(凸)형 드레인 확산층(46)을 각각 형성한다.
그 후, 소스 전극(39) 및 드레인 전극(40)을 형성하고, 도 5에 나타낸 것과 같은 철(凸)형 소스/드레인 구조의 3층 사이드 월을 구비하는 LDD구조 TFT가 얻어진다.
(실시예 6)
본 실시예에서는 3층 사이드 월을 구비함과 아울러, 철(凸)형 소스/드레인 구조로써 또한, 철(凸)형 소스/드레인 영역의 표면에 실리사이드층을 설치한 LDD구조 TFT에 관계하는 예를 나타낸다.
즉, 실시예 5에 있어서, 자기정합적으로 콘택트 홀(37)에 매입된 다결정 실리콘으로 이루어지는 철(凸)형 소스 확산층(45) 및 자기정합적으로 콘택트 홀(38) 내에 매입된 다결정 실리콘으로 이루어지는 철(凸)형 드레인 확산층(46)을 각각 형성한 후, 고융점 금속 박막을 형성한다. 다음에, 램프 어닐광 등의 전면 조사에 의해 열처리하여, 다결정 실리콘과 고융점 금속이 반응함으로써, 고융점 금속 실리사이드를 형성한다.
이어서, 미반응의 고융점 금속 재료를 용해한 후, 소스 전극(39), 및 드레인 전극(40)을 형성하고, 도 6에 나타낸 것과 같은 철(凸)형 소스/드레인 구조로써, 또한 철(凸)형 소스/드레인의 표면에 실리사이드층(47,48)을 설치한 3층 사이드 월을 구비하는 LDD구조 TFT가 얻어진다.
(실시예 7)
본 실시예에서는, 3층 사이드 월을 구비하는 LDD구조의 평탄 TFT에 관계하는 예를 나타낸다.
즉, 실시예 1에 있어서, 도 1f에 나타낸 듯이, 반도체 패턴(16)을 형성한 후, 그 주위와의 단차를 절연막(49)으로 메움으로써, 표면 단차부의 높이가 0.1㎛ 이하인 제1 평탄구조를 형성한다. 이어서, 소스 영역 및 드레인 영역을 형성한 후, 측벽에 3층 사이드 월을 가지는 게이트 전극에 의해 발생한 표면 단차부를 층간 절연막(50)에 의해 메움으로써, 표면 단차부의 높이가 0.1㎛ 이하인 제2 평탄구조를 형성한다. 이후에 층간 절연막에 형성된 콘택트 홀 내에 콘택트 플러그(51,52)를 매입함으로써, 표면 단차부의 높이가 0.1㎛ 이하인 제3 평탄구조를 형성한다. 다음에, 상기 제3 평탄구조 상에 콘택트 플러그를 개재하여 소스 영역 및 드레인 영역과 접속하는, 절연막(53)에 매입된 소스 전극(54) 및 드레인 전극(55)을 형성함으로써, 표면 단차부의 높이가 0.1㎛ 이하인 제4 평탄구조를 형성하는 것이다.
그 결과, 도 7에 나타낸 듯이, 3층 사이드 월을 구비하는 LDD 구조의 평탄 TFT가 얻어진다.
(실시예 8)
본 실시예에서는 3층 사이드 월을 구비함과 아울러, 고융점 금속 실리사이드로 이루어지는 콘택트 플러그를 가지는 LDD구조 TFT에 관계하는 예를 나타낸다.
즉, 실시예 6에 있어서, 소스/드레인 영역(29,30) 상의 층간 절연막에 형성된 콘택트 홀에 불순물을 포함하는 다결정 실리콘을 매입한 후, 고융점 금속 이온을 주입한다. 다음에, 열처리에 의해, 주입된 고융점 금속 이온과 다결정 실리콘층의 Si를 반응시켜, 고융점 금속 실리사이드층으로 변환시킨다. 그 후는, 통상의 방법으로 소스 전극(39) 및 드레인 전극(40)을 형성하고, 도 8에 나타낸 것과 같은, 고융점 금속 실리사이드로 이루어지는 콘택트 플러그(55,56)를 가지는 3층 사이드 월을 구비하는 LDD 구조 TFT가 얻어진다.
이어서, 상술의 실시예에서 얻어진 다결정 실리콘 TFT를 실제로 액티브 매트릭스형 액정 표시장치에 적용한 예에 대하여 설명한다.
도 9는 상기 TFT를 이용하여 제작된 액정 표시장치의 개략적인 회로 구성을 나타낸다. 도 10은 이 액정 표시장치의 개략적인 단면 구조를 나타낸다. 도 11은 표시 화소 주변의 등가회로를 나타낸다.
이 액정 표시장치는, 액정 표시 패널(100) 및 이 액정 표시 패널(100)을 제어하는 액정 컨트롤러(102)를 구비한다. 액정 표시 패널(100)은, 예를 들어 액정층(LQ)가 어레이 기판(AR) 및 대향 기판(CT) 사이에 지지되는 구조를 가지고, 액정 컨트롤러(102)는 액정 표시 패널(100)로부터 독립한 구동회로기판 상에 배치된다.
어레이 기판(AR)은, 글래스 기판 상의 표시 영역(DS)에 있어서 매트릭스형으로 배치되는 복수의 화소전극(PE), 복수의 화소전극(PE)의 행을 따라 형성되는 복수의 주사선(Y1∼Ym), 복수의 화소전극(PE)의 열을 따라 형성되는 복수의 신호선(X1∼Xn), 신호선(X1∼Xn) 및 주사선(Y1∼Ym)의 교차 위치에 각각 인접하여 배치되고 각각 대응 주사선(Y)로부터의 주사 신호에 응답하여 대응 신호선(X)로부터의 영상신호 Vpix를 얻어 대응 화소 전극(PE)에 인가하는 화소 스위칭 소자(111), 주사선(Y1∼Ym)을 구동하는 주사선 구동회로(103), 및 신호선(X1∼Xn)을 구동하는 신호선 구동회로(104)를 구비한다. 각 화소 스위칭 소자(111)는 상술한 실시예와 같이 하여 형성되는, 예를 들어 N채널 다결정 실리콘 박막 트랜지스터에 의해 구성된다. 주사선 구동회로(103) 및 신호선 구동회로(104)는, 화소 스위칭 소자(111)의 박막 트랜지스터와 동일하게, 상술한 실시예와 같이 하여 어레이 기판(AR)상에 형성되는 복수의 다결정 실리콘 박막 트랜지스터에 의해 일체적으로 구성된다. 대향 기판(CT)은, 복수의 화소 전극(PE)에 대향하여 배치되고, 공통 전위(Vcom)에 설정되는 단일의 대향 전극(CE) 및 (도시하지 않은) 컬러필터 등을 포함한다.
액정 컨트롤러(102)는, 예를 들어 외부로부터 공급되는 영상신호 및 동기신호를 수취하여, 통상 표시 모드로 화소 영상신호(Vpix), 수직 주사 제어신호(YCT) 및 수평 주사 제어신호(XCT)를 발생한다. 수직 주사 제어신호(YCT)는, 예를 들어 수직 스타트 펄스, 수직 클록 신호, 출력 인에이블 신호(ENAB)등을 포함하고, 주사선 구동회로(103)에 공급된다. 수평 주사 제어신호(XCT)는 수평 스타트 펄스, 수평 클록 신호, 극성 반전 신호 등을 포함하고, 영상신호(Vpix)와 함께 신호선 구동회로(104)에 공급된다.
주사선 구동회로(103)는 시프트 레지스터를 포함하고, 화소 스위칭 소자(111)를 도통시키는 주사신호를 각 수직 주사(프레임)기간마다 주사선(Y1∼Ym)에 순차 공급하도록 수직 주사 제어신호(YCT)에 의해 제어된다. 시프트 레지스터는 각 수직 주사기간마다 공급되는 수직 스타트 펄스를 수직 클록 신호에 동기하여 시프트시킴으로써 복수의 주사선(Y1∼Ym) 중 1개를 선택하고, 출력 인에이블 신호(ENAB)를 참조하여 선택 주사선에 주사 신호를 출력한다. 출력 인에이블 신호(ENAB)는 수직 주사(프레임) 기간 중 유효 주사기간에 있어서 주사 신호의 출력을 허가하기 위해 고 레벨로 유지되고, 이 수직 주사기간으로부터 유효 주사 기간을 뺀 수직 블랭킹(blanking) 기간에 주사 신호의 출력을 금지하기 위해 저 레벨로 유지된다.
신호선 구동회로(104)는 시프트 레지스터 및 샘플링 출력회로를 가지고, 각 주사선(Y)이 주사신호에 의해 구동되는 1 수평 주사기간(1H)에 있어서 입력되는 영상신호를 직병렬 변환하고, 화소 표시신호로서 샘플링한 아날로그 영상신호(Vpix)를 신호선(X1∼Xn)에 각각 공급하도록 수평 주사 제어신호(XCT)에 의해 제어된다.
또한, 대향 전극(CE)는, 도 9에 나타낸 듯이 공통 전위(Vcom)에 설정된다. 공통 전위(Vcom)은, 통상 표시 모드에 있어서, 1 수평 주사기간(H)마다 0V∼5V 또는 5V∼0V의 레벨로 반전되고, 정지화(정지그림) 표시 모드에 있어서, 1프레임 기간(F)마다 0V∼5V 또는 5V∼0V의 레벨로 반전된다. 또한, 통상 표시 모드에 있어서, 본 실시예와 같이 1 수평 주사기간(H)마다 공통 전위(Vcom)을 레벨 반전시키는 대신에, 예를 들어 2H 마다, 혹은 1프레임 기간(F)마다 공통 전위(Vcom)을 레벨 반전시켜도 상관없다.
극성 반전신호는, 이 공통 전위(Vcom)의 레벨 반전에 동기하여 신호선 구동회로(104)에 공급된다. 그리고, 신호선 구동회로(104)는, 통상 표시 모드에 있어서는 0V∼5V의 진폭을 갖는 영상신호(Vpix)를 공통 전위(Vcom)에 대하여 역 극성이 되도록 극성 반전 신호에 응답하여 레벨 반전하여 출력하고, 정지화 표시 모드에서는 정지화용으로 계조(階調) 제한한 영상신호를 출력한 후에 그 동작을 정지한다.
이 액정 표시 패널(100)의 액정층(LQ)는, 예를 들어 대향 전극(CE)에 설정되는 0V의 공통 전위(Vcom)에 대하여 5V의 영상신호(Vpix)를 화소 전극(PE)에 인가함으로써 흑(블랙)표시를 행하는 노멀리 화이트이다. 이 경우 상술한 듯이 통상 표시 모드에서는, 영상신호(Vpix) 및 공통 전위(Vcom)의 전위 관계가 1 수평 주사기간(H)마다 교대로 반전되는 H-공통 반전 구동이 채용되고, 정지화 표시 모드에서는, 1프레임 마다 교대로 반전되는 프레임 반전 구동이 채용되고 있다.
표시 화면은 복수의 표시 화소(PX)에 의해 구성된다. 각 표시 화소(PX)는 화소 전극(PE) 및 대향 전극(CE), 및 이들 사이에 협지된 액정층(LQ)의 액정재료를 포함한다. 또한, 복수의 스태틱 메모리부(113) 및 복수의 접속 제어부(114)가 복수의 표시 화소(PX)에 대하여 각각 설치된다.
도 9에 나타낸 듯이, 화소 전극(PE)는 이 신호선(X)상의 영상신호(Vpix)를 선택적으로 얻는 화소 스위칭 소자(111)에 접속되고, 또한 예를 들어 대향 전극(CE)의 공통 전위(Vcom)과 동일한 전위(Vcs)에 설정되는 보조 용량선에 용량 결합한다. 화소 전극(PE) 및 보조 용량선(CE)는 액정 재료를 끼워 액정 용량을 구성하고, 화소 전극(PE) 및 보조 용량선은 액정 재료를 끼우지 않고 액정 용량에 병렬적인 보조 용량(112)을 구성한다.
화소 스위칭 소자(111)는 주사선(Y)로부터의 주사신호에 의해 구동된 때에 신호선(X) 상의 영상신호(Vpix)를 표시화소(PX)에 인가한다. 보조 용량(112)은 액정 용량에 비해 충분히 큰 용량치를 가지고, 표시화소(PX)에 인가된 영상신호(Vpix)에 의해 충방전된다. 보조 용량(112)이 이 충방전에 의해 영상신호(Vpix)를 보유하면, 이 영상신호(Vpix)는 화소 스위칭 소자(111)가 비(非)도통이 되었을 때에 액정 용량에 보유된 전위의 변동을 보상하고, 이로써 화소 전극(PE) 및 대향 전극(CE) 사이의 전위차가 유지된다.
또한, 각 스태틱 메모리부(113)는 상술한 실시예와 같이 하여 형성되는 P채널 다결정 실리콘 박막 트랜지스터(Q1,Q3,Q5) 및 N채널 다결정 실리콘 박막 트랜지스터(Q2,Q4)를 가지고, 화소 스위칭 소자(111)로부터 표시화소(PX)에 인가된 영상신호(VSig)를 보유한다. 각 접속 제어부(114)는 N채널 다결정 실리콘 박막 트랜지스터(Q6,Q7)을 가지고, 표시화소(PX) 및 스태틱 메모리부(113) 사이의 전기적인 접속을 제어할 뿐만 아니라 스태틱 메모리부(113)에 보유된 영상신호의 출력 극성을 제어하는 극성 제어회로를 겸한다.
박막 트랜지스터(Q1,Q2)는 전원 단자(Vdd)(=5V) 및 전원 단자(Vss)(=0V) 사이의 전원 전압으로 동작하는 제1 인버터 회로(INV1)을 구성하고, 박막 트랜지스터 (Q3,Q4)는 전원 단자(Vdd,Vss) 사이의 전원 전압으로 동작하는 제2 인버터(INV2)를 구성한다. 인버터 회로(INV1)의 출력단은 주사선(Y)를 통하여 제어되는 박막 트랜지스터(Q5)를 통하여 인버터 회로(INV2)의 입력단에 접속되고, 인버터 회로(INV2)의 출력단은 인버터 회로(INV1)의 입력단에 접속된다. 박막 트랜지스터(Q5)는, 화소 스위칭 소자(111)가 주사선(Y)로부터의 주사신호의 개시에 의해 도통하는 프레임 기간에 있어서 도통하지 않고, 이 프레임의 다음 프레임 기간에 있어서 도통한다. 이로써, 적어도 화소 스위칭 소자(111)가 영상신호(Vpix)를 얻기까지, 박막 트랜지스터(Q5)는 비도통 상태로 유지된다.
박막 트랜지스터(Q6,Q7)은 정지화 표시 모드에 있어서 예를 들어 1프레임 마다 교대로 고 레벨로 설정되는 극성 제어신호(POL1, POL2)에 의해 각각 제어된다. 박막 트랜지스터(Q6)는 화소 전극(PE)와 인버터 회로(INV2)의 입력단 및 박막 트랜지스터(Q5)를 통하여 인버터 회로(INV1)의 출력단과의 사이에 접속되고, 박막 트랜지스터(Q7)은 화소 전극(PE)와 인버터 회로(INV1)의 입력단 및 인버터 회로(INV2)의 출력단과의 사이에 접속된다.
이 액정 표시장치에서는, 주사선 구동회로(103), 신호선 구동회로(104), 스태틱 메모리부(113), 및 접속 제어부(114)를 화소 스위칭 소자(111)와 동일한 어레이 기판(AR) 상에 배치한 구동회로 일체형으로 되어 있다. 여기서, 주사선 구동회로(103), 신호선 구동회로(104), 스태틱 메모리부(113), 및 접속 제어부(114)는 상술한 실시예에서 설명한 것과 같은 프로세스로 함께 형성된다. 따라서, 액정 표시장치의 성능과 함께 생산성도 향상할 수 있다. 또한, 스태틱 메모리부(113)를 설치함으로써, 표시화소(PX)에 대하여 공급되는 영상신호를 지지하는 기능을 얻을 수 있다. 정지화 표시 모드에서는, 영상신호가 스태틱 메모리부(113)로부터 표시화소(PX)에 공급되기 때문에 이 상태로 주사선 구동회로(103) 및 신호선 구동회로(104)를 서스펜드시킴으로써 표시장치 전체의 소비전력을 절감하는 것이 가능하다.

Claims (9)

  1. 투명 절연성 기판,
    상기 투명 절연성 기판상에 형성되고, 제1 도전형 불순물을 포함하는 소스 영역 및 상기 소스영역과는 소정의 간격을 두고 제1 도전형 불순물을 포함하는 드레인 영역을 가지는 섬형 반도체층,
    상기 소스 영역 및 드레인 영역 사이의 섬형 반도체층 상에 형성된 게이트 절연막 및 게이트 전극,
    상기 게이트 전극의 측벽에 각각 형성된 제1 산화막, 질화막 및 제2 산화막의 3층 구조의 사이드 월 스페이서, 및
    상기 섬형 반도체층 및 게이트 전극을 뒤덮는 층간 절연막을 포함하는 것을 특징으로 하는 박막 반도체장치.
  2. 제1항에 있어서,
    상기 소스 영역 및 드레인 영역의 표면에 형성된, 고융점 금속과 반도체와의 화합물로 이루어지는 박층을 더 포함하는 것을 특징으로 하는 박막 반도체장치.
  3. 제1항에 있어서,
    상기 소스 영역 및 드레인 영역 상에 각각 600℃ 이하의 온도에서 고상 성장된, 상기 제1 도전형 불순물을 포함하는 적상 소스 다결정 반도체층 및 상기 제1 도전형 불순물을 포함하는 적상 드레인 다결정 반도체층을 더 포함하는 것을 특징으로 하는 박막 반도체장치.
  4. 제1항에 있어서,
    상기 소스 영역 및 드레인 영역 상에 각각 600℃ 이하의 온도에서 고상 성장된, 상기 제1 도전형 불순물을 포함하는 적상 소스 다결정 반도체층 및 상기 제1 도전형 불순물을 포함하는 적상 드레인 다결정 반도체층, 및 상기 적상 소스 다결정 반도체층 및 적상 드레인 다결정 반도체층 상에 각각 형성된, 상기 반도체와 고융점 금속과의 화합물로 이루어지는 박막을 더 포함하는 것을 특징으로 하는 박막 반도체장치.
  5. 제1항에 있어서,
    상기 소스영역에 접속하고 상기 층간 절연막에 형성된 제1 콘택트 홀 내에 매입되며 상기 제1 도전형 불순물을 포함하는 철(凸)형 소스 다결정 반도체층 및
    상기 드레인 영역에 접속하고 상기 층간 절연막에 형성된 제2 콘택트 홀에 매입되며 상기 제1 도전형 불순물을 포함하는 철(凸)형 드레인 다결정 반도체층을 더 포함하는 것을 특징으로 하는 박막 반도체장치.
  6. 제5항에 있어서,
    상기 철(凸)형 소스 다결정 반도체층 및 철(凸)형 드레인 다결정 반도체층 상에 각각 형성된, 상기 반도체와 고융점 금속과의 화합물로 이루어지는 박막을 더 구비하는 것을 특징으로 하는 박막 반도체장치.
  7. 제1항에 있어서,
    상기 섬형 결정질 반도체층 및 그 주위와의 단차가 제1 절연막에 의해 메워져 0.1㎛ 이하로 제한된 평탄도를 가지는 제1 평탄 구조가 형성되고, 상기 게이트 전극에 의해 발생한 단차가 제2 절연막에 의해 메워져 0.1㎛ 이하로 제한된 평탄도를 가지는 제2 평탄 구조가 형성되고, 상기 제2 절연막에 형성된 제1 및 제2 콘택트 홀 내에 금속재료로 이루어지는 콘택트 플러그가 형성되어 0.1㎛ 이하로 제한된 평탄도를 가지는 제3 평탄 구조가 형성되고, 상기 제3 평탄 구조 상에, 상기 콘택트 플러그를 통해 상기 소스 영역 및 드레인 영역과 접속하는, 소스 전극 및 드레인 전극이 제3 절연막에 의해 메워져 0.1㎛ 이하로 제한된 평탄도를 가지는 제4 평탄 구조가 형성되어 있는 것을 특징으로 하는 박막 반도체 장치.
  8. 제1항에 있어서,
    고융점 금속과 반도체와의 화합물로 이루어지는 층을 더 포함하고, 상기 층은 상기 층간 절연막에 형성된 제1 및 제2 콘택트 홀 내에 각각 매입되어 상기 소스 영역 및 드레인 영역에 각각 접속하는 것을 특징으로 하는 박막 반도체 장치.
  9. 제2항에 있어서,
    상기 고융점 금속은 Ni, Ti, Co, Mo, 및 W로 이루어지는 군으로부터 선택된 1종인 것을 특징으로 하는 박막 반도체 장치.
KR1020090025253A 2008-03-26 2009-03-25 박막 반도체장치 및 그 제조방법 KR20090102690A (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107293575A (zh) * 2016-04-12 2017-10-24 三星显示有限公司 薄膜晶体管基底

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5955670B2 (ja) * 2011-09-26 2016-07-20 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法
US9006733B2 (en) * 2012-01-26 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing thereof
US9859114B2 (en) 2012-02-08 2018-01-02 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device with an oxygen-controlling insulating layer
JP5960000B2 (ja) * 2012-09-05 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW232751B (en) * 1992-10-09 1994-10-21 Semiconductor Energy Res Co Ltd Semiconductor device and method for forming the same
JPH06151858A (ja) * 1992-11-11 1994-05-31 Hitachi Ltd 半導体集積回路装置
JPH06291145A (ja) * 1993-04-05 1994-10-18 Toshiba Corp 多結晶シリコン薄膜トランジスタの製造方法
JPH07122737A (ja) 1993-10-22 1995-05-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP3478012B2 (ja) * 1995-09-29 2003-12-10 ソニー株式会社 薄膜半導体装置の製造方法
JP3362588B2 (ja) 1995-12-18 2003-01-07 株式会社豊田中央研究所 半導体装置の製造方法
JPH09293865A (ja) 1996-04-26 1997-11-11 Ricoh Co Ltd 半導体装置及び半導体製造方法
JPH10135475A (ja) * 1996-10-31 1998-05-22 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4030193B2 (ja) * 1998-07-16 2008-01-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3240999B2 (ja) 1998-08-04 2001-12-25 日本電気株式会社 半導体記憶装置及びその製造方法
US6329670B1 (en) * 1999-04-06 2001-12-11 Micron Technology, Inc. Conductive material for integrated circuit fabrication
JP2002184710A (ja) * 2000-12-18 2002-06-28 Sony Corp 半導体層のドーピング方法、薄膜半導体素子の製造方法、及び薄膜半導体素子
JP3547419B2 (ja) * 2001-03-13 2004-07-28 株式会社東芝 半導体装置及びその製造方法
DE60237109D1 (de) * 2001-12-19 2010-09-02 Advanced Micro Devices Inc Rbesserte transistoreigenschaften
JP4342826B2 (ja) * 2003-04-23 2009-10-14 株式会社半導体エネルギー研究所 半導体素子の作製方法
JP2005005508A (ja) 2003-06-12 2005-01-06 Sharp Corp 半導体装置及びその製造方法
JP2005101064A (ja) 2003-09-22 2005-04-14 Renesas Technology Corp 半導体装置の製造方法
JP2005347605A (ja) * 2004-06-04 2005-12-15 Hitachi Ltd 半導体装置およびその製造方法
WO2006064606A1 (ja) * 2004-12-14 2006-06-22 Sharp Kabushiki Kaisha 半導体装置及びその製造方法
KR100591771B1 (ko) * 2005-02-07 2006-06-26 삼성전자주식회사 반도체 장치의 불량 분석을 위한 분석 구조체
US7550382B2 (en) * 2005-05-31 2009-06-23 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device, evaluation method of semiconductor device, and semiconductor device
JP2007035823A (ja) 2005-07-26 2007-02-08 Elpida Memory Inc トレンチ形成方法、半導体装置の製造方法および半導体装置
JP2007184456A (ja) 2006-01-10 2007-07-19 Toshiba Matsushita Display Technology Co Ltd 薄膜トランジスタの製造方法
KR100679270B1 (ko) * 2006-01-27 2007-02-06 삼성전자주식회사 상변화 메모리 소자 및 그 제조방법
US7696024B2 (en) * 2006-03-31 2010-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5132169B2 (ja) * 2006-03-31 2013-01-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2008028252A (ja) * 2006-07-24 2008-02-07 Toshiba Matsushita Display Technology Co Ltd 半導体層の処理方法、半導体層の処理装置、薄膜トランジスタの製造方法及び薄膜トランジスタの製造装置
JP2009212504A (ja) * 2008-02-08 2009-09-17 Advanced Lcd Technologies Development Center Co Ltd 薄膜半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107293575A (zh) * 2016-04-12 2017-10-24 三星显示有限公司 薄膜晶体管基底
CN107293575B (zh) * 2016-04-12 2022-11-29 三星显示有限公司 薄膜晶体管基底

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