JPH06151858A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＭＩＳＦＥＴを有する半導体集積回路装置に
おいて、前記ＭＩＳＦＥＴの動作速度の高速化を図る。 【構成】 第１導電型の半導体領域２の主面上に絶縁膜
３を介在して形成される真性半導体領域４と、前記真性
半導体領域４の主面部に形成され、かつ前記第１導電型
の半導体領域と同一導電型で形成される第１導電型のソ
ース領域及びドレイン領域(ｎ型半導体領域８)と、前記
真性半導体領域４の主面上に形成されるゲート絶縁膜５
と、前記ゲート絶縁膜５上に形成されるゲート電極６と
で構成されるＭＩＳＦＥＴを有する半導体集積回路装置
であって、前記第１導電型の半導体領域２と前記真性半
導体領域４との間に形成される絶縁膜３の膜厚を前記第
１導電型の半導体領域２から真性半導体領域４にトンネ
ル電流が流れる程度の厚さで構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemic
onductor Ｆield Ｅffect Ｔransistor)を有する半導体
集積回路装置に適用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】半導体集積回路装置に塔載されるＭＯＳ
ＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffec
t Ｔransistor)は例えば半導体基板の主面部に構成され
る。この種のＭＯＳＦＥＴは、半導体基板(チャネル形
成領域)、ゲート絶縁膜、ゲート電極、ソース領域及び
ドレイン領域で構成される。

【０００３】前記半導体集積回路装置に塔載されるＭＯ
ＳＦＥＴは、高速化や集積度を高める目的として微細化
の傾向にある。このＭＯＳＦＥＴの微細化に伴い、特
に、ゲート長寸法がサブミクロンに達するＭＯＳＦＥＴ
においては、短チャネル効果の発生を抑えるため、ゲー
ト電極下のチャネル形成領域(基板又はウエル領域)の不
純物濃度を高く設定し、ドレイン領域からチャネル形成
領域側へ生じる空間電荷の幅を低減している。

【０００４】

【発明が解決しようとする課題】本発明者は、前述の半
導体集積回路装置に塔載されるＭＯＳＦＥＴについて以
下の問題点を見出した。

【０００５】前記ＭＯＳＦＥＴは、短チャネル効果の発
生を抑えるため、ゲート電極下のチャネル形成領域の不
純物濃度を高く設定している。しかしながら、チャネル
形成領域の不純物濃度が高くなると、ソース領域からド
レイン領域に移動するキャリア(電子又は正孔)の移動速
度が不純物散乱によって低下し、ＭＯＳＦＥＴの動作速
度(駆動力)が低下するという問題があった。

【０００６】本発明の目的は、ＭＩＳＦＥＴを有する半
導体集積回路装置において、前記ＭＩＳＦＥＴの動作速
度(駆動力)の高速化を図ることが可能な技術を提供する
ことにある。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【０００９】第１導電型の半導体領域の主面上に絶縁膜
を介在して形成される真性半導体領域と、前記真性半導
体領域の主面部に形成され、かつ前記第１導電型の半導
体領域と同一導電型で形成される第１導電型のソース領
域及びドレイン領域と、前記真性半導体領域の主面上に
形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成
されるゲート電極とで構成されるＭＩＳＦＥＴを有する
半導体集積回路装置であって、前記第１導電型の半導体
領域と前記真性半導体領域との間に形成される絶縁膜の
膜厚を前記第１導電型の半導体領域から真性半導体領域
にトンネル電流が流れる程度の厚さで構成する。

【００１０】

【作用】上述した手段によれば、動作時、第１導電型の
半導体領域のキャリア（電子又は正孔）が絶縁膜を通し
てゲート電極下の真性半導体領域に注入されてチャネル
領域を形成し、この真性半導体領域のチャネル領域を通
してソース領域からドレイン領域にキャリア(電子又は
正孔)が移動するので、不純物散乱によるキャリアの移
動度の低下を防止でき、ＭＩＳＦＥＴの動作速度(駆動
力)の高速化を図ることができる。

【００１１】以下、本発明の構成について、ＭＩＳＦＥ
Ｔを有する半導体集積回路装置に本発明を適用した実施
例とともに説明する。なお、実施例を説明するための全
図において、同一機能を有するものは同一符号を付け、
その繰り返しの説明は省略する。

【００１２】

【実施例】

（実施例１）本発明の実施例１であるＭＩＳＦＥＴを有
する半導体集積回路装置の概略構成を図１(要部断面図)
に示す。

【００１３】図１に示すように、本実施例の半導体集積
回路装置は単結晶珪素からなるp-型半導体基板１で構成
される。このp-型半導体基板１は例えば１０¹⁴〜１０¹⁵
〔atoms／cm³〕程度の不純物濃度で形成される。

【００１４】前記p-型半導体基板１の主面部には、例え
ば１０¹⁹〜１０²⁰〔atoms／cm³〕程度の高い不純物濃度
に設定されたn+型ウエル領域２が形成される。n+型ウエ
ル領域２の主面上には絶縁膜３を介在して真性半導体領
域４が形成され、この真性半導体領域４の主面部にはｎ
チャネルＭＩＳＦＥＴＱｎが構成される。

【００１５】前記真性半導体領域４は絶縁膜３を介在し
てn+型ウエル領域２の主面上に形成される。つまり、真
性半導体領域４とn+型ウエル領域２との間には絶縁膜３
が形成される。真性半導体領域４は、例えば不純物が導
入されていない単結晶珪素膜で形成され、３〜５〔ｎ
ｍ〕程度の膜厚で形成される。真性半導体領域４の外周
側壁には例えば酸化珪素膜で形成された絶縁膜５Ａが形
成される。

【００１６】前記真性半導体領域４の主面上にはゲート
絶縁膜５を介在してゲート電極６が形成される。ゲート
絶縁膜５は、例えば熱酸化珪素膜で形成され、５〜１０
〔ｎｍ〕程度の膜厚で形成される。ゲート電極６は例え
ばｎ型不純物が導入された多結晶珪素膜で形成される。
このゲート電極６のゲート幅方向の側壁には例えば酸化
珪素膜で形成されたサイドウォールスペーサ９が形成さ
れ、その主面(上面)上には例えば酸化珪素膜で形成され
た絶縁膜７が形成される。

【００１７】前記真性半導体領域４の主面部には、低い
不純物濃度に設定された一対のｎ型半導体領域８が形成
される。このｎ型半導体領域８は、ゲート電極６に対し
て自己整合で形成され、例えば１０¹⁷〜１０¹⁸〔atoms
／cm³〕程度の不純物濃度で形成される。前記一対のｎ
型半導体領域８の夫々の主面上には、このｎ型半導体領
域８に比べて高い不純物濃度に設定された一対のn+型半
導体領域１０の夫々が形成される。この一対のn+型半導
体領域１０は、例えばｎ型不純物が導入された多結晶珪
素膜で形成され、サイドウォールスペーサ９に対して自
己整合で形成される。一対のn+型半導体領域１０は例え
ば１０¹⁹〜１０²⁰〔atoms／cm³〕程度の不純物濃度で形
成される。つまり、本実施例のｎチャネルＭＩＳＦＥＴ
Ｑｎは、真性半導体領域(チャネル形成領域)４、ゲート
絶縁膜５、ゲート電極６、ソース領域及びドレイン領域
である一対のｎ型半導体領域８及び一対のn+型半導体領
域１０構成され、ドレイン領域のチャネル形成領域側の
一部の領域（ｎ型半導体領域８）がその他の領域(n+型
半導体領域１０)の不純物濃度に比べて低い不純物濃度
に設定された所謂ＬＤＤ(Ｌightly Ｄoped Ｄrain)構造
で構成される。

【００１８】前記絶縁膜３は、トンネル絶縁膜として形
成され、n+型ウエル領域２から真性半導体領域４にトン
ネル電流が流れる程度の膜厚で形成される。絶縁膜３
は、例えば３〜５〔ｎｍ〕程度の膜厚で形成される。

【００１９】このように構成されるＭＩＳＦＥＴＱｎ
は、動作時、ゲート電極６に電圧が印加されると、n+型
ウエル領域２のキャリア(電子)が絶縁膜３を通してゲー
ト電極６下の真性半導体領域４に注入され、このゲート
電極６下の真性半導体領域４にチャネル領域を形成し、
この真性半導体領域４のチャネル領域を通してソース領
域からドレイン領域にキャリア(電子)が移動するので、
不純物散乱によるキャリアの移動度の低下を防止でき
る。

【００２０】次に、前記ＭＩＳＦＥＴＱｎを有する半導
体集積回路装置の製造方法について、図２乃至図７(各
製造工程毎に示す要部断面図)を用いて簡単に説明す
る。

【００２１】まず、単結晶珪素からなるp-型半導体基板
１を用意する。

【００２２】次に、前記p-型半導体基板１の主面部にn+
型ウエル領域２を形成する。

【００２３】次に、熱酸化処理を施し、前記n+型半導体
領域２の主面上に熱酸化珪素膜を形成する。この後、前
記熱酸化珪素膜にパターンニングを施し、n+型半導体領
域２の主面上の素子形成領域に絶縁膜(トンネル絶縁膜)
３を形成する。

【００２４】次に、前記絶縁膜３上を含む基板上の全面
に例えばＣＶＤ法で多結晶珪素を堆積する。この多結晶
珪素膜は不純物が導入されていない所謂ノンドープドポ
リシリコンで形成される。この後、前記多結晶珪素膜に
例えばレーザアニールを施して単結晶化し、図２に示す
ように、単結晶珪素膜４Ａを形成する。

【００２５】次に、前記単結晶珪素膜４Ａにパターンニ
ングを施し、図３に示すように、絶縁膜３上に真性半導
体領域４を形成する。

【００２６】次に、熱酸化処理を施し、前記真性半導体
領域４の主面上に熱酸化珪素膜で形成されたゲート絶縁
膜５を形成する。この時、真性半導体領域４の外周側壁
には熱酸化珪素で形成された絶縁膜５Ａが形成される。

【００２７】次に、前記ゲート絶縁膜５上を含む基板上
の全面に例えばＣＶＤ法で堆積した多結晶珪素膜６Ａを
形成する。この多結晶珪素膜６Ａには、抵抗値を低減す
る例えばｎ型不純物がその堆積中又は堆積後に導入され
る。この後、図４に示すように、前記多結晶珪素膜６Ａ
上の全面に例えばＣＶＤ法で堆積した酸化珪素膜７Ａを
形成する。

【００２８】次に、前記酸化珪素膜７Ａ、多結晶珪素膜
６Ａの夫々に順次パターンニングを施し、ゲート絶縁膜
５上にゲート電極６、ゲート電極６上に絶縁膜７の夫々
を形成する。

【００２９】次に、前記絶縁膜７及びゲート電極６を不
純物導入用マスクとして使用し、真性半導体領域４の主
面部に例えばイオン打込み法でｎ型不純物を導入して、
図５に示すように、低不純物濃度に設定された一対のｎ
型半導体領域８を形成する。この一対のｎ型半導体領域
８はゲート電極６に対して自己整合で形成される。

【００３０】次に、図６に示すように、前記ゲート電極
６のゲート幅方向の側壁にサイドウォールスペーサ９を
形成する。このサイドウォールスペーサ９は、絶縁膜７
上を含む基板上の全面に例えばＣＶＤ法で酸化珪素膜を
堆積した後、この酸化珪素膜にＲＩＥ(Ｒeactive Ｉon
Ｅtching）等の異方性エッチングを施すことにより形成
される。この工程において、ゲート電極６の外周囲、即
ちｎ型半導体領域８上のゲート絶縁膜５も除去され、ｎ
型半導体領域８の表面は露出される。

【００３１】次に、前記一対のｎ型半導体領域８の夫々
の主面上に高不純物濃度に設定された一対のn+型半導体
領域１０の夫々を形成する。n+型半導体領域１０は、例
えば選択ＣＶＤ法でｎ型半導体領域８上に選択的に堆積
した多結晶珪素膜で形成される。この多結晶珪素膜に
は、抵抗値を低減する抵抗値を低減するｎ型不純物がそ
の堆積中又は堆積後に導入される。n+型半導体領域１０
は、サイドウォールスペーサ９に対して自己整合で形成
される。これにより、図１に示すように、ＬＤＤ構造の
ＭＩＳＦＥＴＱｎがほぼ完成する。

【００３２】このように、n+型ウエル領域２の主面上に
絶縁膜３を介在して形成される真性半導体領域４と、前
記真性半導体領域４の主面部に形成され、かつ前記n+型
ウエル領域２と同一導電型で形成されるｎ型半導体領域
（ソース領域及びドレイン領域）８と、前記真性半導体
領域４の主面上に形成されるゲート絶縁膜５と、前記ゲ
ート絶縁膜５上に形成されるゲート電極６とで構成され
るＭＩＳＦＥＴＱｎを有する半導体集積回路装置であっ
て、前記n+型ウエル領域２と前記真性半導体領域４との
間に形成される絶縁膜３の膜厚を前記n+型ウエル領域２
から真性半導体領域４にトンネル電流が流れる程度の厚
さで構成する。この構成により、動作時、ｎ型ウエル領
域２のキャリア(電子)が絶縁膜３を通してゲート電極６
下の真性半導体領域４に注入されてチャネル領域を形成
し、この真性半導体領域４のチャネル領域を通してソー
ス領域からドレイン領域にキャリア(電子)が移動するの
で、不純物散乱によるキャリアの移動度の低下を防止で
き、ＭＩＳＦＥＴの動作速度(駆動力)の高速化を図るこ
とができる。

【００３３】（実施例２）本発明の実施例２であるＭＩ
ＳＦＥＴを有する半導体集積回路装置の概略構成を図７
(要部断面図)に示す。

【００３４】図７に示すように、本実施例の半導体集積
回路装置は、前述の実施例１と同様に、絶縁膜(トンネ
ル絶縁膜)３上の真性半導体領域４の主面部にｎチャネ
ルＭＩＳＦＥＴＱｎが構成される。

【００３５】前記ｎチャネルＭＯＳＦＥＴＱｎのソース
領域及びドレイン領域である一対のｎ型半導体領域８下
の絶縁膜１１は、絶縁膜(トンネル絶縁膜)３の膜厚に比
べて厚く形成される。この絶縁膜１１は、周知の選択熱
酸化法で形成された酸化珪素膜で形成され、例えば１０
〜２０〔ｎｍ〕程度の膜厚で形成される。

【００３６】このように構成されるＭＯＳＦＥＴＱｎ
は、前述の実施例と同様に動作速度の高速化を図ること
ができると共に、ソース領域及びドレイン領域（ｎ型半
導体領域８）下の絶縁膜１１の膜厚が絶縁膜３に比べて
厚く形成されているので、n+型ウエル領域２からソース
領域及びドレイン領域にトンネル電流が流れるのを防止
し、スタンバイ電流を低減できる。

【００３７】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【００３８】例えば、本発明は、ｎチャネルＭＩＳＦＥ
Ｔを有する半導体集積回路装置にも適用することができ
る。この場合、ゲート電極下の真性半導体領域には正孔
が注入されてチャネル領域を形成する。

【００３９】また、本発明は、ｎチャネルＭＩＳＦＥＴ
及びｐチャネルＭＩＳＦＥＴを有する半導体集積回路装
置に適用することができる。

【００４０】また、本発明は、ＭＩＳＦＥＴ及びバイポ
ーラトランジスタを有する半導体集積回路装置に適用す
ることができる。

【００４１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。ＭＩＳＦＥＴを有する半導体集積回
路装置において、ソース領域からドレイン領域に移動す
るキャリアの不純物散乱による移動度の低下を防止し、
ＭＩＳＦＥＴの動作速度(駆動力)の高速化を図ることが
できる。

【図面の簡単な説明】

【図１】 本発明の実施例１であるＭＩＳＦＥＴを有す
る半導体集積回路装置の概略構成を示す要部断面図。

【図２】 前記半導体集積回路装置の製造方法を各製造
工程毎に示す要部断面図。

【図３】 前記半導体集積回路装置の製造方法を各製造
工程毎に示す要部断面図。

【図４】 前記半導体集積回路装置の製造方法を各製造
工程毎に示す要部断面図。

【図５】 前記半導体集積回路装置の製造方法を各製造
工程毎に示す要部断面図。

【図６】 前記半導体集積回路装置の製造方法を各製造
工程毎に示す要部断面図。

【図７】 本発明の実施例２であるＭＩＳＦＥＴを有す
る半導体集積回路装置の概略構成を示す要部断面図。

【符号の説明】

１…p-型半導体基板、２…n+型ウエル領域、３…絶縁膜
(トンネル絶縁膜)、４…真性半導体領域、５…ゲート絶
縁膜、６…ゲート電極、７…絶縁膜、８…ｎ型半導体領
域、９…サイドウォールスペーサ、１０…n+型半導体領
域、１１…絶縁膜、Ｑｎ…ＭＩＳＦＥＴ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体領域の主面上に絶縁
   膜を介在して形成される真性半導体領域と、前記真性半
   導体領域の主面部に形成され、かつ前記第１導電型の半
   導体領域と同一導電型で形成される第１導電型のソース
   領域及びドレイン領域と、前記真性半導体領域の主面上
   に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形
   成されるゲート電極とで構成されるＭＩＳＦＥＴを有す
   る半導体集積回路装置であって、前記第１導電型の半導
   体領域と前記真性半導体領域との間に形成される絶縁膜
   の膜厚を前記第１導電型の半導体領域から真性半導体領
   域にトンネル電流が流れる程度の厚さで構成したことを
   特徴とするＭＩＳＦＥＴを有する半導体集積回路装置。