JPH09191107A - 半導体装置 - Google Patents
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- JPH09191107A JPH09191107A JP195096A JP195096A JPH09191107A JP H09191107 A JPH09191107 A JP H09191107A JP 195096 A JP195096 A JP 195096A JP 195096 A JP195096 A JP 195096A JP H09191107 A JPH09191107 A JP H09191107A
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Abstract
(57)【要約】
【課題】 電界効果トランジスタの駆動能力の向上を図
る。 【解決手段】 ｎ型のソース層１３及びドレイン層１４
とｐ型シリコン基板１１の接合面にトンネル酸化膜１２
を介在させた構造とし、ソース／ドレイン層のチャンネ
ル部１９側の側面部に形成したトンネル酸化膜１２によ
り、動作時にトンネル酸化膜１２において電界降下を生
じさせ、また熱処理におけるソース／ドレイン層の形状
変化（ｎ型不純物のチャンネル部１９への熱拡散）によ
るチャンネル長の短縮を防止することにより、パンチス
ルー、ホットキャリアの注入等の短チャンネル効果を抑
制する。またソース／ドレイン層の底面部に形成したト
ンネル酸化膜１２により、接合リーク電流の発生を抑制
する。
る。 【解決手段】 ｎ型のソース層１３及びドレイン層１４
とｐ型シリコン基板１１の接合面にトンネル酸化膜１２
を介在させた構造とし、ソース／ドレイン層のチャンネ
ル部１９側の側面部に形成したトンネル酸化膜１２によ
り、動作時にトンネル酸化膜１２において電界降下を生
じさせ、また熱処理におけるソース／ドレイン層の形状
変化（ｎ型不純物のチャンネル部１９への熱拡散）によ
るチャンネル長の短縮を防止することにより、パンチス
ルー、ホットキャリアの注入等の短チャンネル効果を抑
制する。またソース／ドレイン層の底面部に形成したト
ンネル酸化膜１２により、接合リーク電流の発生を抑制
する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ−ＦＥＴ等
の電界効果トランジスタを基本素子とするメモリ装置等
の半導体装置に関する。
の電界効果トランジスタを基本素子とするメモリ装置等
の半導体装置に関する。
【０００２】
【従来の技術】図１０は従来の半導体装置におけるｎ−
チャンネルのＭＯＳ−ＦＥＴの断面構造を示すものであ
る。
チャンネルのＭＯＳ−ＦＥＴの断面構造を示すものであ
る。
【０００３】図１０において、ｐ型のシリコン基板１０
１中には、ｎ型不純物のイオン注入等によりｎ型のソー
ス層１０２及びドレイン層１０３が形成されており、こ
のソース層１０２とドレイン層１０３の間のｐ型シリコ
ン基板１０１上にはゲート酸化膜１０４を介してゲート
電極１０５が形成されている。さらにゲート電極１０５
が形成されたシリコン基板１０１上には、ソース層１０
２及びドレイン層１０３の引き出し電極形成領域１０７
を除いて、酸化膜等の中間絶縁膜１０６が設けられてい
る。
１中には、ｎ型不純物のイオン注入等によりｎ型のソー
ス層１０２及びドレイン層１０３が形成されており、こ
のソース層１０２とドレイン層１０３の間のｐ型シリコ
ン基板１０１上にはゲート酸化膜１０４を介してゲート
電極１０５が形成されている。さらにゲート電極１０５
が形成されたシリコン基板１０１上には、ソース層１０
２及びドレイン層１０３の引き出し電極形成領域１０７
を除いて、酸化膜等の中間絶縁膜１０６が設けられてい
る。
【０００４】このような断面構造を有するＭＯＳ−ＦＥ
Ｔは、しきい値電圧以上のゲート電圧をゲート電極１０
５に印加し、ゲート酸化膜１０４下、ソース層１０２と
ドレイン層１０３の間のｐ型シリコン基板１０１の表面
近傍（チャンネル部１０８）をｎ型層に反転させること
により、ソース／ドレイン間にｎ−チャンネルを形成す
る。
Ｔは、しきい値電圧以上のゲート電圧をゲート電極１０
５に印加し、ゲート酸化膜１０４下、ソース層１０２と
ドレイン層１０３の間のｐ型シリコン基板１０１の表面
近傍（チャンネル部１０８）をｎ型層に反転させること
により、ソース／ドレイン間にｎ−チャンネルを形成す
る。
【０００５】このｎ−チャンネルを形成した状態で、ド
レイン層１０３にドレイン電圧を印加すると、ソース／
ドレイン間に電流（ドレイン電流）が流れる。
レイン層１０３にドレイン電圧を印加すると、ソース／
ドレイン間に電流（ドレイン電流）が流れる。
【０００６】ＭＯＳ−ＦＥＴは、ゲート電圧によってチ
ャンネル幅を変化させることにより、ドレイン層１０３
とチャンネル部１０８の接合面及びチャンネル部１０８
とソース層１０２の接合面を介して流れるドレイン電流
を制御する半導体素子である。
ャンネル幅を変化させることにより、ドレイン層１０３
とチャンネル部１０８の接合面及びチャンネル部１０８
とソース層１０２の接合面を介して流れるドレイン電流
を制御する半導体素子である。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ような構成の電界効果トランジスタでは、素子の微細化
設計により設計チャンネル長が短くなるに従い、ソース
／ドレイン間のパンチスルー、ホットキャリアの注入等
の短チャンネル効果が顕著となり、これにより駆動能力
が低下するという問題があった。
ような構成の電界効果トランジスタでは、素子の微細化
設計により設計チャンネル長が短くなるに従い、ソース
／ドレイン間のパンチスルー、ホットキャリアの注入等
の短チャンネル効果が顕著となり、これにより駆動能力
が低下するという問題があった。
【０００８】またｎ型のソース／ドレインとチャンネル
部以外のｐ型シリコン基板との間、例えばソース／ドレ
インの底面部におけるｐ型シリコン基板との接合面で接
合リーク電流が発生し、これによってもまた駆動能力が
低下するという問題があった。
部以外のｐ型シリコン基板との間、例えばソース／ドレ
インの底面部におけるｐ型シリコン基板との接合面で接
合リーク電流が発生し、これによってもまた駆動能力が
低下するという問題があった。
【０００９】本発明はこのような従来の問題を解決する
ものであり、パンチスルー、ホットキャリアの注入等の
短チャンネル効果を抑制することにより電界効果トラン
ジスタの駆動能力の向上を図ることを目的とするもので
あり、さらに接合リーク電流の発生を抑制することを目
的とするものである。
ものであり、パンチスルー、ホットキャリアの注入等の
短チャンネル効果を抑制することにより電界効果トラン
ジスタの駆動能力の向上を図ることを目的とするもので
あり、さらに接合リーク電流の発生を抑制することを目
的とするものである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置は、電界効果トランジスタを基本
素子とする半導体装置において、ソースまたはドレイン
あるいはその両方の側部が、トンネル酸化膜によりチャ
ンネル部と隔てられていることを特徴とするものであ
る。
に本発明の半導体装置は、電界効果トランジスタを基本
素子とする半導体装置において、ソースまたはドレイン
あるいはその両方の側部が、トンネル酸化膜によりチャ
ンネル部と隔てられていることを特徴とするものであ
る。
【００１１】また、上記ソースまたはドレインあるいは
その両方の底部が、絶縁膜により半導体基板から隔てら
れた構造としても良い。
その両方の底部が、絶縁膜により半導体基板から隔てら
れた構造としても良い。
【００１２】上記のような半導体装置を製造するには、
例えば、ｐ型シリコン基板のソース／ドレインを形成す
る領域に溝を形成し、この溝のチャンネル部に接する側
の側面部、あるいは側面部及び底面部に酸化膜を形成す
る。この酸化膜の膜厚を所定範囲内の値にすることによ
り、トンネル絶縁膜を得ることができる。このようにし
て酸化膜を形成した後、この溝をｎ型不純物を含む多結
晶または単結晶シリコンで充填してソース／ドレイン層
を形成する。
例えば、ｐ型シリコン基板のソース／ドレインを形成す
る領域に溝を形成し、この溝のチャンネル部に接する側
の側面部、あるいは側面部及び底面部に酸化膜を形成す
る。この酸化膜の膜厚を所定範囲内の値にすることによ
り、トンネル絶縁膜を得ることができる。このようにし
て酸化膜を形成した後、この溝をｎ型不純物を含む多結
晶または単結晶シリコンで充填してソース／ドレイン層
を形成する。
【００１３】上記側面部に設けられたトンネル絶縁膜と
上記底面部に設けられた絶縁膜とは、互いに連続したも
のとすることができる。
上記底面部に設けられた絶縁膜とは、互いに連続したも
のとすることができる。
【００１４】さらに、上記ソースとドレインの間の距離
が、上記チャンネル部に量子準位が形成され、負性抵抗
が得られるようなものとしても良い。
が、上記チャンネル部に量子準位が形成され、負性抵抗
が得られるようなものとしても良い。
【００１５】以上のような構成の半導体装置によれば、
ソース／ドレイン層とチャンネル部の間に形成したトン
ネル絶縁膜によって、動作時に電界降下を生じさせ、ま
た熱処理におけるソース／ドレイン層の形状変化（ｎ型
不純物のチャンネル部への熱拡散）によるチャンネル長
の短縮を防止することにより、パンチスルー、ホットキ
ャリアの注入等の短チャンネル効果を抑制することがで
きるので、電界効果トランジスタの駆動能力の向上を図
ることができる。
ソース／ドレイン層とチャンネル部の間に形成したトン
ネル絶縁膜によって、動作時に電界降下を生じさせ、ま
た熱処理におけるソース／ドレイン層の形状変化（ｎ型
不純物のチャンネル部への熱拡散）によるチャンネル長
の短縮を防止することにより、パンチスルー、ホットキ
ャリアの注入等の短チャンネル効果を抑制することがで
きるので、電界効果トランジスタの駆動能力の向上を図
ることができる。
【００１６】またソース／ドレイン層の底面部に形成し
た絶縁膜によって、接合リーク電流の発生を抑制するこ
とができる。
た絶縁膜によって、接合リーク電流の発生を抑制するこ
とができる。
【００１７】
【発明の実施の形態】以下、本発明の第一の実施の形態
について図面を用いて説明する。
について図面を用いて説明する。
【００１８】図１は本発明の第一の実施の形態における
ｎ−チャンネルのＭＯＳ−ＦＥＴの断面構造を示すもの
である。
ｎ−チャンネルのＭＯＳ−ＦＥＴの断面構造を示すもの
である。
【００１９】図１に示すＭＯＳ−ＦＥＴは、ソース／ド
レイン層とシリコン基板の間にトンネル酸化膜を有する
ことを特徴とするものである。
レイン層とシリコン基板の間にトンネル酸化膜を有する
ことを特徴とするものである。
【００２０】図２は図１に示すＭＯＳ−ＦＥＴの製造過
程における断面構造を示すものである。
程における断面構造を示すものである。
【００２１】図１及び図２を用いて本実施の形態におけ
るＭＯＳ−ＦＥＴの構造及び製造手順について説明す
る。
るＭＯＳ−ＦＥＴの構造及び製造手順について説明す
る。
【００２２】図２（ａ）に示すように、ｐ型のシリコン
基板１１に、フォトリソグラフィー及び反応性イオンエ
ッチングにより、ｎ型のソース／ドレイン層を形成する
ための溝（ソース／ドレイン形成領域）２０を形成し、
この溝２０を形成したシリコン基板１１表面の全面に、
熱酸化により３［nm］程度のトンネル酸化膜１２を形成
する。
基板１１に、フォトリソグラフィー及び反応性イオンエ
ッチングにより、ｎ型のソース／ドレイン層を形成する
ための溝（ソース／ドレイン形成領域）２０を形成し、
この溝２０を形成したシリコン基板１１表面の全面に、
熱酸化により３［nm］程度のトンネル酸化膜１２を形成
する。
【００２３】次に図２（ｂ）に示すように、トンネル酸
化膜１２上の全面に、ＣＶＤによりリン等のｎ型不純物
を含んだ多結晶シリコンを堆積させ、この多結晶シリコ
ンをエッチバックして溝２０以外に堆積した多結晶シリ
コンを除去し、溝２０にｎ型の多結晶シリコンからなる
ソース層１３及びドレイン層１４を形成し、さらに表面
に露出したトンネル酸化膜１２を除去して、全面にゲー
ト酸化膜１５を形成する。
化膜１２上の全面に、ＣＶＤによりリン等のｎ型不純物
を含んだ多結晶シリコンを堆積させ、この多結晶シリコ
ンをエッチバックして溝２０以外に堆積した多結晶シリ
コンを除去し、溝２０にｎ型の多結晶シリコンからなる
ソース層１３及びドレイン層１４を形成し、さらに表面
に露出したトンネル酸化膜１２を除去して、全面にゲー
ト酸化膜１５を形成する。
【００２４】次に図２（ｃ）に示すように、ゲート酸化
膜１５上の全面にＣＶＤによりリン等のｎ型不純物を含
んだ多結晶シリコンを堆積させ、フォトリソグラフィー
及び反応性イオンエッチングにより、ｎ型の多結晶シリ
コンからなるゲート電極１６を形成する。
膜１５上の全面にＣＶＤによりリン等のｎ型不純物を含
んだ多結晶シリコンを堆積させ、フォトリソグラフィー
及び反応性イオンエッチングにより、ｎ型の多結晶シリ
コンからなるゲート電極１６を形成する。
【００２５】最後に図１に示すように、ＣＶＤにより全
面に中間絶縁膜１７を堆積させ、フォトリソグラフィー
及びエッチングによりソース層１３及びドレイン層１４
の引き出し電極を形成するための引き出し電極形成領域
１８の中間絶縁膜１７を除去する。
面に中間絶縁膜１７を堆積させ、フォトリソグラフィー
及びエッチングによりソース層１３及びドレイン層１４
の引き出し電極を形成するための引き出し電極形成領域
１８の中間絶縁膜１７を除去する。
【００２６】尚、ゲート酸化膜１５下、ソース層１３と
ドレイン層１４の間のｐ型シリコン基板１１の表面近傍
は、しきい値電圧以上のゲート電圧をゲート電極１６に
印加したときに、ｎ型層に反転するチャンネル部１９を
形成する。
ドレイン層１４の間のｐ型シリコン基板１１の表面近傍
は、しきい値電圧以上のゲート電圧をゲート電極１６に
印加したときに、ｎ型層に反転するチャンネル部１９を
形成する。
【００２７】次にこのような断面構造を有する本実施の
形態のＭＯＳ−ＦＥＴの動作について説明する。
形態のＭＯＳ−ＦＥＴの動作について説明する。
【００２８】しきい値電圧以上のゲート電圧をゲート電
極１６に印加し、チャンネル部１９をｎ型層に反転させ
ることによりｎ−チャンネルを形成し、このチャンネル
を形成した状態で、ドレイン層１４にドレイン電圧を印
加すると、電子はソース層１３−シリコン基板１１間及
びシリコン基板１１ードレイン層１４間のトンネル酸化
膜１２をトンネル現象により通過するので、従来のＭＯ
Ｓ−ＦＥＴと同様にドレイン電流を流すことができる。
極１６に印加し、チャンネル部１９をｎ型層に反転させ
ることによりｎ−チャンネルを形成し、このチャンネル
を形成した状態で、ドレイン層１４にドレイン電圧を印
加すると、電子はソース層１３−シリコン基板１１間及
びシリコン基板１１ードレイン層１４間のトンネル酸化
膜１２をトンネル現象により通過するので、従来のＭＯ
Ｓ−ＦＥＴと同様にドレイン電流を流すことができる。
【００２９】またドレイン電圧を印加したとき、トンネ
ル酸化膜１２においては電界降下が生じる。
ル酸化膜１２においては電界降下が生じる。
【００３０】また素子の微細化によりチャンネル長を短
くすると、チャンネル部１９に量子準位が形成され、ソ
ース層１３の電子の準位とチャンネル部１９の量子準位
が同位となる特定のドレイン電圧付近で、ドレイン電圧
の増加とともにドレイン電流が減少するような負性抵抗
特性を示すようになる。
くすると、チャンネル部１９に量子準位が形成され、ソ
ース層１３の電子の準位とチャンネル部１９の量子準位
が同位となる特定のドレイン電圧付近で、ドレイン電圧
の増加とともにドレイン電流が減少するような負性抵抗
特性を示すようになる。
【００３１】このように第一の実施の形態によれば、ソ
ース／ドレイン層とチャンネル部１９の間にトンネル酸
化膜１２を形成して、動作時にこのトンネル酸化膜１２
において電界降下を生じさせ、また熱処理におけるソー
ス／ドレイン層の形状変化（ｎ型不純物のチャンネル部
１９への熱拡散）によるチャンネル長の短縮を防止する
ことにより、パンチスルー、ホットキャリアの注入等の
短チャンネル効果を抑制することができるので、ＭＯＳ
−ＦＥＴの駆動能力の向上を図ることができる。
ース／ドレイン層とチャンネル部１９の間にトンネル酸
化膜１２を形成して、動作時にこのトンネル酸化膜１２
において電界降下を生じさせ、また熱処理におけるソー
ス／ドレイン層の形状変化（ｎ型不純物のチャンネル部
１９への熱拡散）によるチャンネル長の短縮を防止する
ことにより、パンチスルー、ホットキャリアの注入等の
短チャンネル効果を抑制することができるので、ＭＯＳ
−ＦＥＴの駆動能力の向上を図ることができる。
【００３２】またソース／ドレイン層の底面部にもトン
ネル酸化膜１２を形成することにより、接合リーク電流
の発生を抑制することができる。
ネル酸化膜１２を形成することにより、接合リーク電流
の発生を抑制することができる。
【００３３】また微細化した場合、チャンネル部１９に
量子準位が形成され、ドレイン電流−ドレイン電圧特性
に負性抵抗特性示す部分が現れるので、この特性を積極
的に用いることにより、新たなスイッチング素子を得る
ことができる。
量子準位が形成され、ドレイン電流−ドレイン電圧特性
に負性抵抗特性示す部分が現れるので、この特性を積極
的に用いることにより、新たなスイッチング素子を得る
ことができる。
【００３４】尚、本実施の形態においては、ｎ−チャン
ネルのＭＯＳ−ＦＥＴについて説明したが、ソース／ド
レイン層をｐ型とし、シリコン基板をｎ型としたｐ−チ
ャンネルのＭＯＳ−ＦＥＴ、さらに他のタイプの電界効
果トランジスタについても適用できる。
ネルのＭＯＳ−ＦＥＴについて説明したが、ソース／ド
レイン層をｐ型とし、シリコン基板をｎ型としたｐ−チ
ャンネルのＭＯＳ−ＦＥＴ、さらに他のタイプの電界効
果トランジスタについても適用できる。
【００３５】またソース／ドレイン層と他のＭＯＳ−Ｆ
ＥＴ等が形成される周辺部との間に、ＬＯＣＯＳ技術ま
たはトレンチ構造による素子分離層のための酸化膜等の
絶縁膜を形成しても良い。
ＥＴ等が形成される周辺部との間に、ＬＯＣＯＳ技術ま
たはトレンチ構造による素子分離層のための酸化膜等の
絶縁膜を形成しても良い。
【００３６】次に、本発明の第二の実施の形態について
図面を用いて説明する。
図面を用いて説明する。
【００３７】図３は本発明の第二の実施の形態における
ｎ−チャンネルのＭＯＳ−ＦＥＴの断面構造を示すもの
である。
ｎ−チャンネルのＭＯＳ−ＦＥＴの断面構造を示すもの
である。
【００３８】図３に示すＭＯＳ−ＦＥＴは、第一の実施
の形態に示したＭＯＳ−ＦＥＴにおいて、ソース／ドレ
イン層をｎ型不純物を含む単結晶シリコンにより形成
し、ソース／ドレイン層と周辺部との間に素子分離のた
めのトレンチ構造の絶縁膜を形成したことを特徴とする
ものである。
の形態に示したＭＯＳ−ＦＥＴにおいて、ソース／ドレ
イン層をｎ型不純物を含む単結晶シリコンにより形成
し、ソース／ドレイン層と周辺部との間に素子分離のた
めのトレンチ構造の絶縁膜を形成したことを特徴とする
ものである。
【００３９】図４は図３に示すＭＯＳ−ＦＥＴの製造過
程における断面構造を示すものである。
程における断面構造を示すものである。
【００４０】図３及び図４を用いて本実施の形態におけ
るＭＯＳ−ＦＥＴの構造及び製造手順について説明す
る。
るＭＯＳ−ＦＥＴの構造及び製造手順について説明す
る。
【００４１】図４（ａ）に示すように、ｐ型のシリコン
基板３１に、フォトリソグラフィー及び反応性イオンエ
ッチングにより、ｎ型のソース／ドレイン層を形成する
ための溝（ソース／ドレイン形成領域）を形成し、この
溝を形成したシリコン基板３１表面の全面に、３［nm］
程度のトンネル酸化膜３２を熱酸化により形成し、ＣＶ
Ｄにより全面にリン等のｎ型不純物を含んだアモルファ
ス・シリコンを堆積させ、このアモルファス・シリコン
をエッチバックしてソース／ドレイン形成領域以外に堆
積したアモルファス・シリコンを除去し、横方向のエピ
タキシャル成長によりソース／ドレイン形成領域のアモ
ルファス・シリコンを単結晶化させて、ソース／ドレイ
ン形成領域にｎ型の単結晶シリコンからなるソース層３
３及びドレイン層３４を形成する。
基板３１に、フォトリソグラフィー及び反応性イオンエ
ッチングにより、ｎ型のソース／ドレイン層を形成する
ための溝（ソース／ドレイン形成領域）を形成し、この
溝を形成したシリコン基板３１表面の全面に、３［nm］
程度のトンネル酸化膜３２を熱酸化により形成し、ＣＶ
Ｄにより全面にリン等のｎ型不純物を含んだアモルファ
ス・シリコンを堆積させ、このアモルファス・シリコン
をエッチバックしてソース／ドレイン形成領域以外に堆
積したアモルファス・シリコンを除去し、横方向のエピ
タキシャル成長によりソース／ドレイン形成領域のアモ
ルファス・シリコンを単結晶化させて、ソース／ドレイ
ン形成領域にｎ型の単結晶シリコンからなるソース層３
３及びドレイン層３４を形成する。
【００４２】次に図４（ｂ）に示すように、表面に露出
したトンネル酸化膜３２を除去して、全面にゲート酸化
膜３５を形成し、このゲート酸化膜３５上の全面にＣＶ
Ｄによりリン等のｎ型不純物を含んだ多結晶シリコンを
堆積させ、フォトリソグラフィー及び反応性イオンエッ
チングにより、ｎ型の多結晶シリコンからなるゲート電
極３６を形成する。
したトンネル酸化膜３２を除去して、全面にゲート酸化
膜３５を形成し、このゲート酸化膜３５上の全面にＣＶ
Ｄによりリン等のｎ型不純物を含んだ多結晶シリコンを
堆積させ、フォトリソグラフィー及び反応性イオンエッ
チングにより、ｎ型の多結晶シリコンからなるゲート電
極３６を形成する。
【００４３】次に図４（ｃ）に示すように、ソース／ド
レイン層とシリコン基板３１の周辺部を完全に分離する
ため、フォトリソグラフィー及び反応性イオンエッチン
グによりソース／ドレイン層とシリコン基板３１の周辺
部が接合を形成する部分にトレンチ領域４１を形成す
る。
レイン層とシリコン基板３１の周辺部を完全に分離する
ため、フォトリソグラフィー及び反応性イオンエッチン
グによりソース／ドレイン層とシリコン基板３１の周辺
部が接合を形成する部分にトレンチ領域４１を形成す
る。
【００４４】最後に図３に示すように、ＣＶＤにより全
面に中間絶縁膜３７を堆積させ、フォトリソグラフィー
及びエッチングによりソース／ドレイン層の引き出し電
極を形成するための引き出し電極形成領域３８の中間絶
縁膜３７を除去する。
面に中間絶縁膜３７を堆積させ、フォトリソグラフィー
及びエッチングによりソース／ドレイン層の引き出し電
極を形成するための引き出し電極形成領域３８の中間絶
縁膜３７を除去する。
【００４５】尚、ゲート酸化膜３５下、ソース層３３と
ドレイン層３４の間のｐ型シリコン基板３１の表面近傍
は、しきい値電圧以上のゲート電圧をゲート電極３６に
印加したときに、ｎ型層に反転するチャンネル部３９を
形成する。
ドレイン層３４の間のｐ型シリコン基板３１の表面近傍
は、しきい値電圧以上のゲート電圧をゲート電極３６に
印加したときに、ｎ型層に反転するチャンネル部３９を
形成する。
【００４６】図３に示す本実施の形態におけるＭＯＳ−
ＦＥＴの動作は、第一の実施の形態におけるＭＯＳ−Ｆ
ＥＴと同じである。
ＦＥＴの動作は、第一の実施の形態におけるＭＯＳ−Ｆ
ＥＴと同じである。
【００４７】このように第二の実施の形態によれば、ソ
ース／ドレイン層を単結晶シリコンによって形成するこ
とにより、寄生抵抗の低減及び応答速度の上昇を実現
し、ＭＯＳ−ＦＥＴの駆動能力のさらなる向上を図るこ
とができる。
ース／ドレイン層を単結晶シリコンによって形成するこ
とにより、寄生抵抗の低減及び応答速度の上昇を実現
し、ＭＯＳ−ＦＥＴの駆動能力のさらなる向上を図るこ
とができる。
【００４８】またソース／ドレイン層と周辺部とを、Ｌ
ＯＣＯＳ技術ではなくトレンチ構造の絶縁膜によって分
離しているので、素子の微細化に好適な構造である。
ＯＣＯＳ技術ではなくトレンチ構造の絶縁膜によって分
離しているので、素子の微細化に好適な構造である。
【００４９】次に、本発明の第三の実施の形態について
図面を用いて説明する。
図面を用いて説明する。
【００５０】図５は本発明の第三の実施の形態における
ｎ−チャンネルのＭＯＳ−ＦＥＴの断面構造を示すもの
である。
ｎ−チャンネルのＭＯＳ−ＦＥＴの断面構造を示すもの
である。
【００５１】図５に示すＭＯＳ−ＦＥＴは、ソース／ド
レイン層のチャンネル部側の側面部にはトンネル酸化膜
を有するが、ソース／ドレイン層の底面部には酸化膜が
介在しないことを特徴とするものである。
レイン層のチャンネル部側の側面部にはトンネル酸化膜
を有するが、ソース／ドレイン層の底面部には酸化膜が
介在しないことを特徴とするものである。
【００５２】図６は第三の実施の形態におけるＭＯＳ−
ＦＥＴの製造過程における断面構造を示すものである。
ＦＥＴの製造過程における断面構造を示すものである。
【００５３】図５及び図６を用いて本実施の形態におけ
るＭＯＳ−ＦＥＴの構造及び製造手順について説明す
る。
るＭＯＳ−ＦＥＴの構造及び製造手順について説明す
る。
【００５４】図６（ａ）に示すように、ｐ型のシリコン
基板５１に、フォトリソグラフィー及び反応性イオンエ
ッチングによりｎ型ソース／ドレイン層を形成するため
の溝（ソース／ドレイン形成領域）６０を形成し、この
溝６０を形成したシリコン基板５１表面の全面に、３
［nm］程度のトンネル酸化膜５２を熱酸化により形成す
る。
基板５１に、フォトリソグラフィー及び反応性イオンエ
ッチングによりｎ型ソース／ドレイン層を形成するため
の溝（ソース／ドレイン形成領域）６０を形成し、この
溝６０を形成したシリコン基板５１表面の全面に、３
［nm］程度のトンネル酸化膜５２を熱酸化により形成す
る。
【００５５】次に図６（ｂ）に示すように、溝６０のチ
ャンネル部５９側の側面部以外に形成されたトンネル酸
化膜５２を、フォトリソグラフィー及びエッチングによ
り除去する。
ャンネル部５９側の側面部以外に形成されたトンネル酸
化膜５２を、フォトリソグラフィー及びエッチングによ
り除去する。
【００５６】このときフォトリソグラフィーにおけるマ
スク合わせ誤差等により、溝６０の底面部のトンネル酸
化膜５２が残っても構わない。
スク合わせ誤差等により、溝６０の底面部のトンネル酸
化膜５２が残っても構わない。
【００５７】次にＣＶＤにより全面にリン等のｎ型不純
物を含んだアモルファス・シリコンを堆積させ、このア
モルファス・シリコンをエッチバックして溝６０以外に
堆積したアモルファス・シリコンを除去し、縦方向のエ
ピタキシャル成長により溝６０のアモルファス・シリコ
ンを単結晶化させて、ｎ型の単結晶シリコンからなるソ
ース層５３及びドレイン層５４を形成する。
物を含んだアモルファス・シリコンを堆積させ、このア
モルファス・シリコンをエッチバックして溝６０以外に
堆積したアモルファス・シリコンを除去し、縦方向のエ
ピタキシャル成長により溝６０のアモルファス・シリコ
ンを単結晶化させて、ｎ型の単結晶シリコンからなるソ
ース層５３及びドレイン層５４を形成する。
【００５８】次に図６（ｃ）に示すように、表面に露出
したトンネル酸化膜５２を除去して、全面にゲート酸化
膜５５を形成し、このゲート酸化膜５５上の全面にＣＶ
Ｄによりリン等のｎ型不純物を含んだ多結晶シリコンを
堆積させ、フォトリソグラフィー及び反応性イオンエッ
チングにより、ｎ型の多結晶シリコンからなるゲート電
極５６を形成する。
したトンネル酸化膜５２を除去して、全面にゲート酸化
膜５５を形成し、このゲート酸化膜５５上の全面にＣＶ
Ｄによりリン等のｎ型不純物を含んだ多結晶シリコンを
堆積させ、フォトリソグラフィー及び反応性イオンエッ
チングにより、ｎ型の多結晶シリコンからなるゲート電
極５６を形成する。
【００５９】最後に図５に示すように、ＣＶＤにより全
面に中間絶縁膜５７を堆積させ、フォトリソグラフィー
及びエッチングによりソース／ドレイン層の引き出し電
極形成領域５８の中間絶縁膜５７を除去する。
面に中間絶縁膜５７を堆積させ、フォトリソグラフィー
及びエッチングによりソース／ドレイン層の引き出し電
極形成領域５８の中間絶縁膜５７を除去する。
【００６０】図５に示す本実施の形態におけるＭＯＳ−
ＦＥＴは、第ソース／ドレイン層の底部に絶縁膜がない
ので、その部分における接合リーク電流を抑制する作用
効果は得られないが、その他の点では、第一、第二の実
施の形態におけるＭＯＳ−ＦＥＴと同様である。ただ
し、第三の実施の形態では、ソース／ドレイン層を大部
分縦方向のエピタキシャル成長により形成しているの
で、第二の実施の形態のように、横方向のエピタキシャ
ル成長のみによりソース／ドレイン層を形成する場合に
比べエピタキシャル成長の際の制御が容易であり、従っ
て製造が容易である。
ＦＥＴは、第ソース／ドレイン層の底部に絶縁膜がない
ので、その部分における接合リーク電流を抑制する作用
効果は得られないが、その他の点では、第一、第二の実
施の形態におけるＭＯＳ−ＦＥＴと同様である。ただ
し、第三の実施の形態では、ソース／ドレイン層を大部
分縦方向のエピタキシャル成長により形成しているの
で、第二の実施の形態のように、横方向のエピタキシャ
ル成長のみによりソース／ドレイン層を形成する場合に
比べエピタキシャル成長の際の制御が容易であり、従っ
て製造が容易である。
【００６１】次に、本発明の第四の実施の形態について
図面を用いて説明する。
図面を用いて説明する。
【００６２】図７は本発明の第四の実施の形態における
ｎ−チャンネルのＭＯＳ−ＦＥＴの断面構造を示すもの
である。
ｎ−チャンネルのＭＯＳ−ＦＥＴの断面構造を示すもの
である。
【００６３】図７に示すＭＯＳ−ＦＥＴは、ソース層と
シリコン基板の間にのみトンネル酸化膜を有しており、
ドレイン層とシリコン基板とは接合を形成していること
を特徴とするものである。
シリコン基板の間にのみトンネル酸化膜を有しており、
ドレイン層とシリコン基板とは接合を形成していること
を特徴とするものである。
【００６４】図８は第四の実施の形態におけるＭＯＳ−
ＦＥＴの製造過程における断面構造を示すものである。
ＦＥＴの製造過程における断面構造を示すものである。
【００６５】図７及び図８を用いて本実施の形態におけ
るＭＯＳ−ＦＥＴの構造及び製造手順について説明す
る。
るＭＯＳ−ＦＥＴの構造及び製造手順について説明す
る。
【００６６】図８（ａ）に示すように、ｐ型のシリコン
基板７１に、フォトリソグラフィー及び反応性イオンエ
ッチングによりｎ型ソース層を形成するための溝（ソー
ス形成領域）８０を形成し、この溝８０を形成したシリ
コン基板７１表面の全面に、３［nm］程度のトンネル酸
化膜７２を熱酸化により形成する。
基板７１に、フォトリソグラフィー及び反応性イオンエ
ッチングによりｎ型ソース層を形成するための溝（ソー
ス形成領域）８０を形成し、この溝８０を形成したシリ
コン基板７１表面の全面に、３［nm］程度のトンネル酸
化膜７２を熱酸化により形成する。
【００６７】次に図８（ｂ）に示すように、ＣＶＤによ
りトンネル酸化膜７２上の全面に多結晶シリコンを堆積
させ、この多結晶シリコンをエッチバックして溝８０以
外に堆積した多結晶シリコンを除去して、ソース形成領
域７３を形成し、さらに表面に露出したトンネル酸化膜
７２を除去して、全面にゲート酸化膜７５を形成する。
りトンネル酸化膜７２上の全面に多結晶シリコンを堆積
させ、この多結晶シリコンをエッチバックして溝８０以
外に堆積した多結晶シリコンを除去して、ソース形成領
域７３を形成し、さらに表面に露出したトンネル酸化膜
７２を除去して、全面にゲート酸化膜７５を形成する。
【００６８】次に図８（ｃ）に示すように、ゲート酸化
膜７５上の全面にＣＶＤによりリン等のｎ型不純物を含
んだ多結晶シリコンを堆積させ、フォトリソグラフィー
及び反応性イオンエッチングにより、ｎ型の多結晶シリ
コンからなるゲート電極７６を形成する。
膜７５上の全面にＣＶＤによりリン等のｎ型不純物を含
んだ多結晶シリコンを堆積させ、フォトリソグラフィー
及び反応性イオンエッチングにより、ｎ型の多結晶シリ
コンからなるゲート電極７６を形成する。
【００６９】次にイオン注入によりゲート電極７６をマ
スクにして（ゲート電極７６とのセルフ・アラインによ
り）、ドレイン形成領域及びソース形成領域にｎ型不純
物を導入し、結晶回復アニールを施すによりソース層７
３及びドレイン層７４を形成する。
スクにして（ゲート電極７６とのセルフ・アラインによ
り）、ドレイン形成領域及びソース形成領域にｎ型不純
物を導入し、結晶回復アニールを施すによりソース層７
３及びドレイン層７４を形成する。
【００７０】最後に図７に示すように、ＣＶＤにより全
面に中間絶縁膜７７を堆積させ、フォトリソグラフィー
及びエッチングによりソース／ドレイン層の引き出し電
極形成領域７８の中間絶縁膜７７を除去する。
面に中間絶縁膜７７を堆積させ、フォトリソグラフィー
及びエッチングによりソース／ドレイン層の引き出し電
極形成領域７８の中間絶縁膜７７を除去する。
【００７１】図７に示す本実施の形態におけるＭＯＳ−
ＦＥＴの動作は、第一の実施の形態におけるＭＯＳ−Ｆ
ＥＴと同じであるが、ドレイン層７４にドレイン電圧を
印加したときに、ドレイン電流の電子がトンネル現象に
より通過するは、トンネル酸化膜７２が形成されている
ソース層７３−シリコン基板７１間のみである。
ＦＥＴの動作は、第一の実施の形態におけるＭＯＳ−Ｆ
ＥＴと同じであるが、ドレイン層７４にドレイン電圧を
印加したときに、ドレイン電流の電子がトンネル現象に
より通過するは、トンネル酸化膜７２が形成されている
ソース層７３−シリコン基板７１間のみである。
【００７２】またソース層７３−シリコン基板７１間に
形成されたトンネル酸化膜７２における電界降下は第一
ないし第三の実施の形態と同様であるが、負性抵抗特性
は生じない。
形成されたトンネル酸化膜７２における電界降下は第一
ないし第三の実施の形態と同様であるが、負性抵抗特性
は生じない。
【００７３】このように第四の実施の形態によれば、ソ
ース層７３とチャンネル部７９の間にトンネル酸化膜７
２を形成して、動作時にこのトンネル酸化膜７２におい
て電界降下を生じさせ、また熱処理におけるソース層の
形状変化（ｎ型不純物のチャンネル部７９への熱拡散）
によるチャンネル長の短縮を防止することにより、パン
チスルー、ホットキャリアの注入等の短チャンネル効果
を抑制することができるので、ＭＯＳ−ＦＥＴの駆動能
力の向上を図ることができる。
ース層７３とチャンネル部７９の間にトンネル酸化膜７
２を形成して、動作時にこのトンネル酸化膜７２におい
て電界降下を生じさせ、また熱処理におけるソース層の
形状変化（ｎ型不純物のチャンネル部７９への熱拡散）
によるチャンネル長の短縮を防止することにより、パン
チスルー、ホットキャリアの注入等の短チャンネル効果
を抑制することができるので、ＭＯＳ−ＦＥＴの駆動能
力の向上を図ることができる。
【００７４】またソース層７３の底面部にもトンネル酸
化膜７２を形成することにより、シリコン基板７１にバ
イアス電圧が印加されている場合には、ソース層７３と
シリコン基板７１との間の接合リーク電流の発生を抑制
することができる。
化膜７２を形成することにより、シリコン基板７１にバ
イアス電圧が印加されている場合には、ソース層７３と
シリコン基板７１との間の接合リーク電流の発生を抑制
することができる。
【００７５】なお、上記のような製造方法では、多結晶
シリコンで形成されたソース形成領域７３を覆う酸化膜
（７５のうち領域７３を覆う部分）の方がドレイン形成
領域を覆う酸化膜より厚く、そのためイオン注入による
ソース形成領域７３への不純物の注入量がドレイン形成
領域への注入量よりも少なくなる可能性がある。そこ
で、多結晶シリコンの堆積の際、リン等のｎ型不純物を
含んだ多結晶シリコンを堆積させることとしても良い。
この場合、堆積した多結晶シリコンに含まれている不純
物に、イオン注入の不純物が加わることになる。
シリコンで形成されたソース形成領域７３を覆う酸化膜
（７５のうち領域７３を覆う部分）の方がドレイン形成
領域を覆う酸化膜より厚く、そのためイオン注入による
ソース形成領域７３への不純物の注入量がドレイン形成
領域への注入量よりも少なくなる可能性がある。そこ
で、多結晶シリコンの堆積の際、リン等のｎ型不純物を
含んだ多結晶シリコンを堆積させることとしても良い。
この場合、堆積した多結晶シリコンに含まれている不純
物に、イオン注入の不純物が加わることになる。
【００７６】次に、本発明の第五の実施の形態について
図面を用いて説明する。
図面を用いて説明する。
【００７７】図９は本発明の第五の実施の形態における
ｎ−チャンネルのＭＯＳ−ＦＥＴの断面構造を示すもの
である。
ｎ−チャンネルのＭＯＳ−ＦＥＴの断面構造を示すもの
である。
【００７８】図９に示すＭＯＳ−ＦＥＴは、第四の実施
の形態におけるＭＯＳ−ＦＥＴとは逆に、ドレイン層と
シリコン基板との間にのみトンネル酸化膜を有してお
り、ソース層とシリコン基板とは接合を形成しているこ
とを特徴とするものである。
の形態におけるＭＯＳ−ＦＥＴとは逆に、ドレイン層と
シリコン基板との間にのみトンネル酸化膜を有してお
り、ソース層とシリコン基板とは接合を形成しているこ
とを特徴とするものである。
【００７９】また本実施の形態におけるＭＯＳ−ＦＥＴ
の製造過程は図８に示す第四の実施の形態におけるＭＯ
Ｓ−ＦＥＴの製造過程において、ソース層とドレイン層
を入れ替えたものである。
の製造過程は図８に示す第四の実施の形態におけるＭＯ
Ｓ−ＦＥＴの製造過程において、ソース層とドレイン層
を入れ替えたものである。
【００８０】図９を用いて本実施の形態におけるＭＯＳ
−ＦＥＴの構造及び製造手順について説明する。
−ＦＥＴの構造及び製造手順について説明する。
【００８１】ｐ型のシリコン基板９１に、ｎ型ドレイン
層を形成するための溝（ドレイン形成領域）を形成し、
このドレイン形成領域を形成したシリコン基板９１表面
の全面に、３［nm］程度のトンネル酸化膜９２を形成す
る。
層を形成するための溝（ドレイン形成領域）を形成し、
このドレイン形成領域を形成したシリコン基板９１表面
の全面に、３［nm］程度のトンネル酸化膜９２を形成す
る。
【００８２】次にトンネル酸化膜９２上の全面に多結晶
シリコン（第四の実施の形態について述べたようにリン
等のｎ型不純物を含んだものであっても良い）を堆積さ
せ、この多結晶シリコンをエッチバックしてドレイン形
成領域以外に堆積した多結晶シリコンを除去して、多結
晶シリコンからなるドレイン形成領域９４を形成し、さ
らに表面に露出したトンネル酸化膜９２を除去して、全
面にゲート酸化膜９５を形成する。
シリコン（第四の実施の形態について述べたようにリン
等のｎ型不純物を含んだものであっても良い）を堆積さ
せ、この多結晶シリコンをエッチバックしてドレイン形
成領域以外に堆積した多結晶シリコンを除去して、多結
晶シリコンからなるドレイン形成領域９４を形成し、さ
らに表面に露出したトンネル酸化膜９２を除去して、全
面にゲート酸化膜９５を形成する。
【００８３】次にゲート酸化膜９５上の全面にリン等の
ｎ型不純物を含んだ多結晶シリコンを堆積させ、ｎ型の
多結晶シリコンからなるゲート電極９６を形成する。
ｎ型不純物を含んだ多結晶シリコンを堆積させ、ｎ型の
多結晶シリコンからなるゲート電極９６を形成する。
【００８４】次にゲート電極９６をマスクにして（ゲー
ト電極９６とのセルフ・アラインにより）、ソース形成
領域及びドレイン形成領域９４にｎ型不純物を導入し
て、ソース層９３及びドレイン層９４を形成する。
ト電極９６とのセルフ・アラインにより）、ソース形成
領域及びドレイン形成領域９４にｎ型不純物を導入し
て、ソース層９３及びドレイン層９４を形成する。
【００８５】最後に、全面に中間絶縁膜９７を堆積さ
せ、ソース／ドレイン層の引き出し電極形成領域９８の
中間絶縁膜９７を除去する。
せ、ソース／ドレイン層の引き出し電極形成領域９８の
中間絶縁膜９７を除去する。
【００８６】図９に示す本実施の形態におけるＭＯＳ−
ＦＥＴの動作は、第一の実施の形態におけるＭＯＳ−Ｆ
ＥＴと同じであるが、ドレイン層９４にドレイン電圧を
印加したときに、ドレイン電流の電子がトンネル現象に
より通過するのは、トンネル酸化膜９２が形成されてい
るシリコン基板９１−ドレイン層９４間のみである。
ＦＥＴの動作は、第一の実施の形態におけるＭＯＳ−Ｆ
ＥＴと同じであるが、ドレイン層９４にドレイン電圧を
印加したときに、ドレイン電流の電子がトンネル現象に
より通過するのは、トンネル酸化膜９２が形成されてい
るシリコン基板９１−ドレイン層９４間のみである。
【００８７】またシリコン基板９１−ドレイン層９４間
に形成されたトンネル酸化膜９２における電界降下は第
一ないし第三の実施の形態と同様であるが、負性抵抗特
性は生じない。
に形成されたトンネル酸化膜９２における電界降下は第
一ないし第三の実施の形態と同様であるが、負性抵抗特
性は生じない。
【００８８】このように第五の実施の形態によれば、ド
レイン層９４とチャンネル部７９の間にトンネル酸化膜
９２を形成して、動作時にこのトンネル酸化膜９２にお
いて電界降下を生じさせ、また熱処理におけるドレイン
層の形状変化（ｎ型不純物のチャンネル部９９への熱拡
散）によるチャンネル長の短縮を防止することにより、
パンチスルー、ホットキャリアの注入等の短チャンネル
効果を抑制することができるので、ＭＯＳ−ＦＥＴの駆
動能力の向上を図ることができる。
レイン層９４とチャンネル部７９の間にトンネル酸化膜
９２を形成して、動作時にこのトンネル酸化膜９２にお
いて電界降下を生じさせ、また熱処理におけるドレイン
層の形状変化（ｎ型不純物のチャンネル部９９への熱拡
散）によるチャンネル長の短縮を防止することにより、
パンチスルー、ホットキャリアの注入等の短チャンネル
効果を抑制することができるので、ＭＯＳ−ＦＥＴの駆
動能力の向上を図ることができる。
【００８９】またドレイン層９４の底面部にもトンネル
酸化膜９２を形成することにより、ドレイン層９４とシ
リコン基板９１との間の接合リーク電流の発生を抑制す
ることができる。
酸化膜９２を形成することにより、ドレイン層９４とシ
リコン基板９１との間の接合リーク電流の発生を抑制す
ることができる。
【００９０】なお、上記第四の実施の形態と第五の実施
の形態とを比べると、ホットキャリア現象による素子劣
化はドレイン層の近傍で起こると言われており、これは
ドレイン層側に酸化膜を設けることで電界緩和を行なっ
て抑制することができる。即ちこの点では第五の実施の
形態の方が好適である。一方、ドレイン電流の制御のた
めにはソース層側に酸化膜を設けた方が有利である。こ
れは電子が多数キャリアであるソース側において酸化膜
が一種の抵抗として働くからである。即ちこの点では、
第四の実施の形態の方が好適である。
の形態とを比べると、ホットキャリア現象による素子劣
化はドレイン層の近傍で起こると言われており、これは
ドレイン層側に酸化膜を設けることで電界緩和を行なっ
て抑制することができる。即ちこの点では第五の実施の
形態の方が好適である。一方、ドレイン電流の制御のた
めにはソース層側に酸化膜を設けた方が有利である。こ
れは電子が多数キャリアであるソース側において酸化膜
が一種の抵抗として働くからである。即ちこの点では、
第四の実施の形態の方が好適である。
【００９１】また、上記第一ないし第三の実施の形態と
第四及び第五の実施の形態とを比べると、第一ないし第
三の実施の形態では、フォトリソグラフィー及びエッチ
ングによりソース／ドレイン形成領域に溝を形成し、こ
の際溝相互間の残された凸状部分の長さがチャンネルの
長さを決める。即ち残された凸状部分からさらに側面部
に形成される酸化膜の厚さを減じた長さがチャンネル長
である。このため、チャンネル長がフォトリソグラフィ
ーの精度の制約を受ける。一方、第四及び第五の実施の
形態では、ソース／ドレイン層のうち側面部に酸化膜を
形成していない方では、イオン注入後の結晶性回復のた
めのアニールの際、ｎ型不純物がゲート電極下まで拡散
する。このため、チャンネル長はゲート電極形成時のフ
ォトリソグラフィーの加工精度よりも短くすることがで
き、微細化の上で一層有効である。
第四及び第五の実施の形態とを比べると、第一ないし第
三の実施の形態では、フォトリソグラフィー及びエッチ
ングによりソース／ドレイン形成領域に溝を形成し、こ
の際溝相互間の残された凸状部分の長さがチャンネルの
長さを決める。即ち残された凸状部分からさらに側面部
に形成される酸化膜の厚さを減じた長さがチャンネル長
である。このため、チャンネル長がフォトリソグラフィ
ーの精度の制約を受ける。一方、第四及び第五の実施の
形態では、ソース／ドレイン層のうち側面部に酸化膜を
形成していない方では、イオン注入後の結晶性回復のた
めのアニールの際、ｎ型不純物がゲート電極下まで拡散
する。このため、チャンネル長はゲート電極形成時のフ
ォトリソグラフィーの加工精度よりも短くすることがで
き、微細化の上で一層有効である。
【００９２】
【発明の効果】以上説明したように本発明の半導体装置
によれば、ソース／ドレイン層とチャンネル部の間に形
成したトンネル絶縁膜によって、動作時に電界降下を生
じさせ、ソース／ドレイン層形成後の熱処理におけるソ
ース／ドレイン層の変形（ｎ型不純物のチャンネル部へ
の拡散）によるチャンネル長の短縮を防止することによ
り、パンチスルー、ホットキャリアの注入等の短チャン
ネル効果を抑制することができるので、電界効果トラン
ジスタの駆動能力の向上を図ることができ、従って素子
の微細化に好適な構造であるという効果を有する。
によれば、ソース／ドレイン層とチャンネル部の間に形
成したトンネル絶縁膜によって、動作時に電界降下を生
じさせ、ソース／ドレイン層形成後の熱処理におけるソ
ース／ドレイン層の変形（ｎ型不純物のチャンネル部へ
の拡散）によるチャンネル長の短縮を防止することによ
り、パンチスルー、ホットキャリアの注入等の短チャン
ネル効果を抑制することができるので、電界効果トラン
ジスタの駆動能力の向上を図ることができ、従って素子
の微細化に好適な構造であるという効果を有する。
【００９３】また、ソース／ドレイン層の底面部に絶縁
膜を形成することとすれば、接合リーク電流の発生を抑
制することができるので、電界効果トランジスタの駆動
能力の向上をさらに図ることができ、従って素子の微細
化にさらに好適な構造であるという効果が得られる。
膜を形成することとすれば、接合リーク電流の発生を抑
制することができるので、電界効果トランジスタの駆動
能力の向上をさらに図ることができ、従って素子の微細
化にさらに好適な構造であるという効果が得られる。
【００９４】さらにソース／ドレイン層とチャンネル部
の間に形成したトンネル絶縁膜によって、微細化した場
合に、チャンネル部に量子準位が形成され、ドレイン電
流−ドレイン電圧特性に負性抵抗特性示す部分が現れる
ので、この特性を積極的に用いることにより、新たなス
イッチング素子を得ることができる。
の間に形成したトンネル絶縁膜によって、微細化した場
合に、チャンネル部に量子準位が形成され、ドレイン電
流−ドレイン電圧特性に負性抵抗特性示す部分が現れる
ので、この特性を積極的に用いることにより、新たなス
イッチング素子を得ることができる。
【図１】 本発明の第一の実施の形態におけるｎ−チャ
ンネルのＭＯＳ−ＦＥＴの断面構造図である。
ンネルのＭＯＳ−ＦＥＴの断面構造図である。
【図２】 本発明の第一の実施の形態におけるｎ−チャ
ンネルのＭＯＳ−ＦＥＴの製造過程における断面構造図
である。
ンネルのＭＯＳ−ＦＥＴの製造過程における断面構造図
である。
【図３】 本発明の第二の実施の形態におけるｎ−チャ
ンネルのＭＯＳ−ＦＥＴの断面構造図である。
ンネルのＭＯＳ−ＦＥＴの断面構造図である。
【図４】 本発明の第二の実施の形態におけるｎ−チャ
ンネルのＭＯＳ−ＦＥＴの製造過程における断面構造図
である。
ンネルのＭＯＳ−ＦＥＴの製造過程における断面構造図
である。
【図５】 本発明の第三の実施の形態におけるｎ−チャ
ンネルのＭＯＳ−ＦＥＴの断面構造図である。
ンネルのＭＯＳ−ＦＥＴの断面構造図である。
【図６】 本発明の第三の実施の形態におけるｎ−チャ
ンネルのＭＯＳ−ＦＥＴの製造過程における断面構造図
である。
ンネルのＭＯＳ−ＦＥＴの製造過程における断面構造図
である。
【図７】 本発明の第四の実施の形態におけるｎ−チャ
ンネルのＭＯＳ−ＦＥＴの断面構造図である。
ンネルのＭＯＳ−ＦＥＴの断面構造図である。
【図８】 本発明の第四の実施の形態におけるｎ−チャ
ンネルのＭＯＳ−ＦＥＴの製造過程における断面構造図
である。
ンネルのＭＯＳ−ＦＥＴの製造過程における断面構造図
である。
【図９】 本発明の第五の実施の形態におけるｎ−チャ
ンネルのＭＯＳ−ＦＥＴの断面構造図である。
ンネルのＭＯＳ−ＦＥＴの断面構造図である。
【図１０】 従来の半導体装置におけるｎ−チャンネル
のＭＯＳ−ＦＥＴの断面構造図である。
のＭＯＳ−ＦＥＴの断面構造図である。
１１、３１、５１、７１、９１ ｐ型シリコン基板 １２、３２、５２、７２、９２ トンネル酸化膜 １３、３３、５３、７３、９３ ｎ型ソース層 １４、３４、５４、７４、９４ ｎ型ドレイン層 １５、３５、５５、７５、９５ ゲート酸化膜 １６、３６、５６、７６、９６ ゲート電極 １７、３７、５７、７７、９７ 中間絶縁膜 １８、３８、５８、７８、９８ 引き出し電極形成領域 １９、３９、５９、７９、９９ チャンネル部
Claims (4)
- 【請求項１】 電界効果トランジスタを基本素子とする
半導体装置において、ソース及びドレインの少なくとも
一方の側部が、トンネル酸化膜によりチャンネル部から
隔てられていることを特徴とする半導体装置。 - 【請求項２】 さらに、上記ソース及びドレインの少な
くとも一方の底部が、絶縁膜により半導体基板から隔て
られていることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 上記側面部に設けられたトンネル絶縁膜
と上記底面部に設けられた絶縁膜とが互いに連続してい
ることを特徴とする請求項１または２に記載の半導体装
置。 - 【請求項４】 上記ソースとドレインの間の距離が、上
記チャンネル部に量子準位が形成され、負性抵抗が得ら
れるようなものであることを特徴とする請求項１ないし
３のいずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00195096A JP3402548B2 (ja) | 1996-01-10 | 1996-01-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00195096A JP3402548B2 (ja) | 1996-01-10 | 1996-01-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09191107A true JPH09191107A (ja) | 1997-07-22 |
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ID=11515893
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