JPH036060A - Ｍｉｓ型半導体装置 - Google Patents
Ｍｉｓ型半導体装置Info
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- JPH036060A JPH036060A JP14056689A JP14056689A JPH036060A JP H036060 A JPH036060 A JP H036060A JP 14056689 A JP14056689 A JP 14056689A JP 14056689 A JP14056689 A JP 14056689A JP H036060 A JPH036060 A JP H036060A
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- Japan
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- impurity region
- region
- impurity
- gate electrode
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 239000012535 impurity Substances 0.000 claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 150000002500 ions Chemical class 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板に形成された溝内にゲート電極が
埋め込まれているＭＩＳ型半導体装置に関するものであ
る。
埋め込まれているＭＩＳ型半導体装置に関するものであ
る。
本発明は、上記の様なＭＩＳ型半導体装置において、不
純物濃度が相対的に高い第１の不純物領域を半導体基板
の表面部で溝に接して形成し、不純物濃度が相対的に低
い第２の不純物領域の溝の側壁部でこの溝の底面と第１
の不純物領域との間に形成することによって、電流駆動
能力が高く、しかもゲート電極の構造に制限されること
なく実現可能である様にしたものである。
純物濃度が相対的に高い第１の不純物領域を半導体基板
の表面部で溝に接して形成し、不純物濃度が相対的に低
い第２の不純物領域の溝の側壁部でこの溝の底面と第１
の不純物領域との間に形成することによって、電流駆動
能力が高く、しかもゲート電極の構造に制限されること
なく実現可能である様にしたものである。
ＭＩＳ型半導体装置の微細化に伴う短チャネル効果を減
少させるために、半導体基板に溝を形成し、この溝内に
ゲート電極を埋め込む構造のものが提案されている。
少させるために、半導体基板に溝を形成し、この溝内に
ゲート電極を埋め込む構造のものが提案されている。
第４図は、この様なＭＩＳ型半導体装置の第１従来例を
示している。この第１従来例では、Ｓｉ基板１１の表面
部にソース・ドレイン領域であるｎ゛領域１２が形成さ
れており、このｎ“領域１２よりも深い溝１３がＳｉ基
板１１に形成されている。
示している。この第１従来例では、Ｓｉ基板１１の表面
部にソース・ドレイン領域であるｎ゛領域１２が形成さ
れており、このｎ“領域１２よりも深い溝１３がＳｉ基
板１１に形成されている。
溝１３の内面とＳｉ基板１１の表面とには、ゲート絶縁
膜である５ｉ０２膜１４が形成されており、この状態で
溝１３を埋める様に、ゲート電極である多結晶Ｓｉ層１
５がパターニングされている。
膜である５ｉ０２膜１４が形成されており、この状態で
溝１３を埋める様に、ゲート電極である多結晶Ｓｉ層１
５がパターニングされている。
なお、多結晶Ｓｉ層１５の断面をＴ字状としているのは
、多結晶５ｉＪｉ１５のパターニング用マスクの位置合
せ誤差に対する余裕を確保するためである。
、多結晶５ｉＪｉ１５のパターニング用マスクの位置合
せ誤差に対する余裕を確保するためである。
ところがこの第１従来例では、多結晶Ｓｉ層１５近傍の
ドレイン接合に電界が集中するので、ドレイン耐圧が低
く、ホットキャリヤによる特性劣化も生じる。
ドレイン接合に電界が集中するので、ドレイン耐圧が低
く、ホットキャリヤによる特性劣化も生じる。
そこで、これらの欠点を回避するために、ＬＤＤ構造の
ものが提案されている（例えばＩ ＥＤＭ８８ ｐ、
２２６〜２２９）。
ものが提案されている（例えばＩ ＥＤＭ８８ ｐ、
２２６〜２２９）。
第５図は、この様なＬＤＤ構造を有する第２従来例を示
している。この第２従来例では、Ｓｉ基板１１の表面部
のうちの多結晶Ｓｉ層１５下の部分がｎ−右頁域１６と
なっている。
している。この第２従来例では、Ｓｉ基板１１の表面部
のうちの多結晶Ｓｉ層１５下の部分がｎ−右頁域１６と
なっている。
ところが上述の第１及び第２従来例の何れにおいても、
溝１３の側壁部では、Ｓｉ基板１１の表面部にｎ″領域
１２またはｎ−領域１６が形成されているのみで、これ
らのｎ″領域１２またはｎ領域１６と溝１３の底面との
間には不純物領域が形成されていない。
溝１３の側壁部では、Ｓｉ基板１１の表面部にｎ″領域
１２またはｎ−領域１６が形成されているのみで、これ
らのｎ″領域１２またはｎ領域１６と溝１３の底面との
間には不純物領域が形成されていない。
従って、溝１３の側壁部全体としては抵抗値が高く、第
１及び第２従来例は何れも電流駆動能力が高くない。
１及び第２従来例は何れも電流駆動能力が高くない。
また、上述の第２従来例はＬＤＤ構造を有しているが、
このＬＤＤ構造は、多結晶Ｓｉ層１５の断面がＴ字状で
ある必要があり、多結晶Ｓｉ層１５が／Ｊ！１３内に完
全に埋め込まれている場合は実現不可能である。
このＬＤＤ構造は、多結晶Ｓｉ層１５の断面がＴ字状で
ある必要があり、多結晶Ｓｉ層１５が／Ｊ！１３内に完
全に埋め込まれている場合は実現不可能である。
つまり、第２従来例のＬＤＤ構造は、ゲート電極である
多結晶Ｓｉ層１５の構造に制限されることなく実現する
ことはできない。
多結晶Ｓｉ層１５の構造に制限されることなく実現する
ことはできない。
本発明によるＭｒＳ型半導体装置は、半導体基板１１の
表面部で溝１３に接して形成されており、不純物濃度が
相対的に高い第１の不純物領域１２と、前記溝１３の側
壁部でこの溝１３の底面と前記第１の不純物領域Ｉ２と
の間に形成されており、この第１の不純物領域１２と同
一導電型で且つ不純物濃度が相対的に低い第２の不純物
領域１６とを夫々具備している。
表面部で溝１３に接して形成されており、不純物濃度が
相対的に高い第１の不純物領域１２と、前記溝１３の側
壁部でこの溝１３の底面と前記第１の不純物領域Ｉ２と
の間に形成されており、この第１の不純物領域１２と同
一導電型で且つ不純物濃度が相対的に低い第２の不純物
領域１６とを夫々具備している。
本発明によるＭＩＳ型半導体装置では、溝１３の側壁に
沿う部分のうちで半導体基板１１の表面部に不純物濃度
が相対的に高い第１の不純物領域１２が形成されており
、更に第１の不純物領域１２と溝１３の底面との間に不
純物濃度が相対的に低い第２の不純物領域１６が形成さ
れているので、この第２の不純物領域１６が形成されて
いない場合に比べて、溝１３の側壁部の抵抗値が低い。
沿う部分のうちで半導体基板１１の表面部に不純物濃度
が相対的に高い第１の不純物領域１２が形成されており
、更に第１の不純物領域１２と溝１３の底面との間に不
純物濃度が相対的に低い第２の不純物領域１６が形成さ
れているので、この第２の不純物領域１６が形成されて
いない場合に比べて、溝１３の側壁部の抵抗値が低い。
しかも、不純物濃度が相対的に高い第１の不純物領域１
２が半導体基板１１の表面部に形成されており、不純物
濃度が相対的に低い第２の不純物領域１６は第１の不純
物領域１２よりも溝１３の底面側に形成されているので
、斜めイオン注入等によって、ゲート電極１５が溝１３
内に完全に埋・め込まれている構造でも第２の不純物領
域１６を形成することができる。
２が半導体基板１１の表面部に形成されており、不純物
濃度が相対的に低い第２の不純物領域１６は第１の不純
物領域１２よりも溝１３の底面側に形成されているので
、斜めイオン注入等によって、ゲート電極１５が溝１３
内に完全に埋・め込まれている構造でも第２の不純物領
域１６を形成することができる。
以下、ｎＭＯ３）ランジスタに適用した本発明の第１〜
第３実施例を、第１図〜第３図を参照しながら説明する
。
第３実施例を、第１図〜第３図を参照しながら説明する
。
第１図が、第１実施例の製造工程を示している。
この製造工程では、第１Ａ図に示す様に、ｐ型のＳｉ基
板１１の表面部にｎ″領域１２を形成した後、このｎ″
領域１２よりも深い溝１３をゲート電極のパターンに形
成する。
板１１の表面部にｎ″領域１２を形成した後、このｎ″
領域１２よりも深い溝１３をゲート電極のパターンに形
成する。
次に、第１Ｂ図に示す様に、Ａｓ”や２４等のｎ型不純
物のイオン１７を斜め方向から５ｉｌｌ板１１へ注入す
る。この時、イオン１７が溝１３の底面へは到達しない
様に、イオン１７の照射角度を選定する。この結果、溝
１３の側壁に沿う部分にのみｎ−領域１６が形成される
。
物のイオン１７を斜め方向から５ｉｌｌ板１１へ注入す
る。この時、イオン１７が溝１３の底面へは到達しない
様に、イオン１７の照射角度を選定する。この結果、溝
１３の側壁に沿う部分にのみｎ−領域１６が形成される
。
次に、第１Ｃ図に示す様に、熱酸化によって、溝１３の
内面とＳｉ基板１１の表面とに、ゲート絶縁膜である５
ｉ０２膜１４を形成する。
内面とＳｉ基板１１の表面とに、ゲート絶縁膜である５
ｉ０２膜１４を形成する。
そしてこの状態から、Ｂ゛やＢＦ２”等のｎ型不純物の
イオン１８を溝１３の底部へ注入して、この溝１３の底
部つまりチャネル領域にｎ型不純物をドープする。
イオン１８を溝１３の底部へ注入して、この溝１３の底
部つまりチャネル領域にｎ型不純物をドープする。
次に、第１ｂ図に示す様に、多結晶Ｓｉ層１５の堆積及
びエッチバックによって、溝１３内にのみ多結晶Ｓｉ層
１５を残してゲート電極とする。
びエッチバックによって、溝１３内にのみ多結晶Ｓｉ層
１５を残してゲート電極とする。
以上の様にして製造したこの第１実施例では、溝１３の
側壁部でも、Ｓｉ基板１１の表面部に形成されているｎ
″領域１２と溝１３の底面との間にｎ−領域１６が形成
されているので、溝１３の側壁部全体の抵抗値が低い。
側壁部でも、Ｓｉ基板１１の表面部に形成されているｎ
″領域１２と溝１３の底面との間にｎ−領域１６が形成
されているので、溝１３の側壁部全体の抵抗値が低い。
従ってこの第１実施例は、上述の第１及び第２従来例の
何れに比べても電流駆動能力が高い。
何れに比べても電流駆動能力が高い。
また、この第１実施例ではゲート電極である多結晶５ｉ
ｉｉ１５がｉ＊１３内に完全に埋め込まれているが、上
述の製造工程からも明らかな様に、多結晶Ｓｉ層１５の
断面がＴ字状等であってもよい。
ｉｉ１５がｉ＊１３内に完全に埋め込まれているが、上
述の製造工程からも明らかな様に、多結晶Ｓｉ層１５の
断面がＴ字状等であってもよい。
従ってこの第１実施例は、上述の第２実施例と同様にＬ
ＤＤ構造であるにも拘らず、第２実施例とは異なり、多
結晶Ｓｉ層１５の構造に制限されることなく実現可能で
ある。
ＤＤ構造であるにも拘らず、第２実施例とは異なり、多
結晶Ｓｉ層１５の構造に制限されることなく実現可能で
ある。
第２図及び第３図は、夫々第２及び第３実施例を示して
いる。これらの第２及び第３実施例は、第１Ｂ図の工程
におけるイオン１７の照射角度が第１実施例とは相違し
ているためにｎ−９ＪＪ域１６の深さも相違しているこ
とを除いて、第１実施例と実質的に同様の構成を有して
いる。
いる。これらの第２及び第３実施例は、第１Ｂ図の工程
におけるイオン１７の照射角度が第１実施例とは相違し
ているためにｎ−９ＪＪ域１６の深さも相違しているこ
とを除いて、第１実施例と実質的に同様の構成を有して
いる。
なお、以上の第１〜第３実施例の何れにおいてもｎ−領
域１６がｎ＋領域１２に接しているが、両者は必ずしも
接していなくてもよい。
域１６がｎ＋領域１２に接しているが、両者は必ずしも
接していなくてもよい。
また、第１〜第３実施例は本発明をｎＭＯｓトランジス
タに適用したものであるが、本発明は９ＭＯ３トランジ
スタ等にも適用可能である。
タに適用したものであるが、本発明は９ＭＯ３トランジ
スタ等にも適用可能である。
本発明によるＭＩＳ型半導体装置では、溝の側壁部の抵
抗値が低いために電流駆動能力が高く、しかもゲート電
極が溝内に完全に埋め込まれている構造でも第２の不純
物領域を形成することができるのでゲート電極の構造に
制限されることなく実現可能である。
抗値が低いために電流駆動能力が高く、しかもゲート電
極が溝内に完全に埋め込まれている構造でも第２の不純
物領域を形成することができるのでゲート電極の構造に
制限されることなく実現可能である。
従来例の側断面図である。
なお図面に用いた符号において、
１ｔ−−−−一・−・−・−−−−−５ｉ基板１２
・−−−−−ｎ”領域 １３−−−−−−一・・−・−・・・・溝１４・−・・
・−・−・・・・・・ＳｉＯ□膜１５・・−・−・・・
・−・・−・−・−多結晶Ｓｉ層１６−−−−−−−−
−−−−−−−−・−・ｎ−領域である。
・−−−−−ｎ”領域 １３−−−−−−一・・−・−・・・・溝１４・−・・
・−・−・・・・・・ＳｉＯ□膜１５・・−・−・・・
・−・・−・−・−多結晶Ｓｉ層１６−−−−−−−−
−−−−−−−−・−・ｎ−領域である。
Claims (1)
- 【特許請求の範囲】 １、半導体基板に形成されている溝と、この溝の少なく
とも内面に形成されているゲート絶縁膜と、少なくとも
前記溝内に埋め込まれているゲート電極とを有するＭＩ
Ｓ型半導体装置において、前記半導体基板の表面部で前
記溝に接して形成されており、不純物濃度が相対的に高
い第１の不純物領域と、 前記溝の側壁部でこの溝の底面と前記第１の不純物領域
との間に形成されており、この第１の不純物領域と同一
導電型で且つ不純物濃度が相対的に低い第２の不純物領
域とを夫々具備することを特徴とするＭＩＳ型半導体装
置。 ２、前記第１及び第２の不純物領域が互いに接している
請求項１記載のＭＩＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14056689A JPH036060A (ja) | 1989-06-01 | 1989-06-01 | Ｍｉｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14056689A JPH036060A (ja) | 1989-06-01 | 1989-06-01 | Ｍｉｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH036060A true JPH036060A (ja) | 1991-01-11 |
Family
ID=15271667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14056689A Pending JPH036060A (ja) | 1989-06-01 | 1989-06-01 | Ｍｉｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH036060A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5300447A (en) * | 1992-09-29 | 1994-04-05 | Texas Instruments Incorporated | Method of manufacturing a minimum scaled transistor |
| US5712503A (en) * | 1994-01-05 | 1998-01-27 | Lg Semicon Co., Ltd. | Metal oxide semiconductor and method of making the same |
| US5976936A (en) * | 1995-09-06 | 1999-11-02 | Denso Corporation | Silicon carbide semiconductor device |
| US6358817B1 (en) | 1997-12-09 | 2002-03-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor storage unit and method of manufacturing the same |
| US6573534B1 (en) | 1995-09-06 | 2003-06-03 | Denso Corporation | Silicon carbide semiconductor device |
| JP2007220711A (ja) * | 2006-02-14 | 2007-08-30 | Toyota Motor Corp | 半導体装置とその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63197375A (ja) * | 1987-02-12 | 1988-08-16 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型半導体装置及びその製造方法 |
-
1989
- 1989-06-01 JP JP14056689A patent/JPH036060A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63197375A (ja) * | 1987-02-12 | 1988-08-16 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型半導体装置及びその製造方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5300447A (en) * | 1992-09-29 | 1994-04-05 | Texas Instruments Incorporated | Method of manufacturing a minimum scaled transistor |
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| JP4692313B2 (ja) * | 2006-02-14 | 2011-06-01 | トヨタ自動車株式会社 | 半導体装置 |
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