JP2001102574A - トレンチゲート付き半導体装置 - Google Patents
トレンチゲート付き半導体装置Info
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Abstract
(57)【要約】
【課題】チャネル抵抗の低いＭＯＳＦＥＴ構造を含む半
導体装置を提供する。 【解決手段】ｎチャネルＭＯＳＦＥＴは、半導体層１の
表面に形成されたｐ型ウエル層（ベース層）２とｎ型ド
リフト層３とを有する。ｐ型ウエル層２の表面にｎ+ 型
ソース層４が形成され、ｎ型ドリフト層３の表面にｎ+
型ドレイン層６が形成される。ｎ+ ソース層４からｐ型
ウエル層２を通してｎ型ドリフト層３に至るように半導
体層１の表面に複数のトレンチ９が形成される。トレン
チ９内及びその近傍にはゲート酸化膜１０を介してゲー
ト電極１１が配設される。ゲート電極１１のトレンチ９
内に埋め込まれた電極部分１１ａは、ｎ+ ソース層４側
の端部に、ソース層４よりも深い凹部１３を有する。凹
部１３の周囲でトレンチ９の周面に沿ってｎ+ ソース層
４から延在するように、深いｎ+ 拡散層１４が形成され
る。
導体装置を提供する。 【解決手段】ｎチャネルＭＯＳＦＥＴは、半導体層１の
表面に形成されたｐ型ウエル層（ベース層）２とｎ型ド
リフト層３とを有する。ｐ型ウエル層２の表面にｎ+ 型
ソース層４が形成され、ｎ型ドリフト層３の表面にｎ+
型ドレイン層６が形成される。ｎ+ ソース層４からｐ型
ウエル層２を通してｎ型ドリフト層３に至るように半導
体層１の表面に複数のトレンチ９が形成される。トレン
チ９内及びその近傍にはゲート酸化膜１０を介してゲー
ト電極１１が配設される。ゲート電極１１のトレンチ９
内に埋め込まれた電極部分１１ａは、ｎ+ ソース層４側
の端部に、ソース層４よりも深い凹部１３を有する。凹
部１３の周囲でトレンチ９の周面に沿ってｎ+ ソース層
４から延在するように、深いｎ+ 拡散層１４が形成され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、トレンチゲート付
きＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Ef
fect Transistor）構造を含む半導体装置に関し、特
に、半導体装置のオン抵抗を低減するための技術に関す
る。
きＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Ef
fect Transistor）構造を含む半導体装置に関し、特
に、半導体装置のオン抵抗を低減するための技術に関す
る。
【０００２】
【従来の技術】図１３は従来の横型のＭＯＳＦＥＴを示
す概略断面図であり、十数Ｖの耐圧を有するｎチャネル
ＭＯＳＦＥＴの例を示す。
す概略断面図であり、十数Ｖの耐圧を有するｎチャネル
ＭＯＳＦＥＴの例を示す。
【０００３】このＭＯＳＦＥＴにおいては、半導体層５
０の表面にｐ型ベース層５１とｎ型ドリフト層５２とが
形成される。ｐ型ベース層５１の表面にｎ+ 型ソース層
５３とｐ+ 型コンタクト層５４とが形成される。ｎ型ド
リフト層５２の表面にｎ+ 型ドレイン層５５が形成され
る。
０の表面にｐ型ベース層５１とｎ型ドリフト層５２とが
形成される。ｐ型ベース層５１の表面にｎ+ 型ソース層
５３とｐ+ 型コンタクト層５４とが形成される。ｎ型ド
リフト層５２の表面にｎ+ 型ドレイン層５５が形成され
る。
【０００４】ｎ+ 型ソース層５３とｐ+ 型コンタクト層
５４との両方にコンタクトするようにソース電極５６が
配設され、ｎ+ 型ドレイン層５５にコンタクトするよう
にドレイン電極５７が配設される。ｎ+ 型ソース層５３
とｎ型ドリフト層５２とに挟まれたｐ型ベース層５１の
表面には、ゲート酸化膜５８を介してゲート電極５９が
配設される。
５４との両方にコンタクトするようにソース電極５６が
配設され、ｎ+ 型ドレイン層５５にコンタクトするよう
にドレイン電極５７が配設される。ｎ+ 型ソース層５３
とｎ型ドリフト層５２とに挟まれたｐ型ベース層５１の
表面には、ゲート酸化膜５８を介してゲート電極５９が
配設される。
【０００５】このＭＯＳＦＥＴを動作させるには、ソー
ス電位を基準として、ドレイン電極５７に正の電圧を印
加する。そして、ゲート電極５９にしきい値以上のゲー
ト電圧をかけると、ｐ型ベース層５１の表面のゲート酸
化膜５８に接した部分に電子が誘起されてｎチャネルが
生じ、電子がこのｎチャネルを通ってソースからドレイ
ンに流れるオン状態となる。ゲート電圧をしきい値より
も低くすればｎチャネルが消滅し、電流の流れないオフ
状態となる。
ス電位を基準として、ドレイン電極５７に正の電圧を印
加する。そして、ゲート電極５９にしきい値以上のゲー
ト電圧をかけると、ｐ型ベース層５１の表面のゲート酸
化膜５８に接した部分に電子が誘起されてｎチャネルが
生じ、電子がこのｎチャネルを通ってソースからドレイ
ンに流れるオン状態となる。ゲート電圧をしきい値より
も低くすればｎチャネルが消滅し、電流の流れないオフ
状態となる。
【０００６】
【発明が解決しようとする課題】一般的に、ＭＯＳＦＥ
Ｔは電界効果で生成、消滅させ得る程度のチャネルを通
して電流を流すため、このチャネルの抵抗が素子全体の
オン抵抗に大きく影響する。ＭＣＴ（MOS Gate Control
led Thyristor）のようなサイリスタとは異なり、ユニ
ポーラ素子であるＭＯＳＦＥＴでは本質的にこのチャネ
ル抵抗を除去することができない。そこで、素子の電力
損失を小さくするために、このチャネル抵抗をいかに小
さくするかが重要となる。
Ｔは電界効果で生成、消滅させ得る程度のチャネルを通
して電流を流すため、このチャネルの抵抗が素子全体の
オン抵抗に大きく影響する。ＭＣＴ（MOS Gate Control
led Thyristor）のようなサイリスタとは異なり、ユニ
ポーラ素子であるＭＯＳＦＥＴでは本質的にこのチャネ
ル抵抗を除去することができない。そこで、素子の電力
損失を小さくするために、このチャネル抵抗をいかに小
さくするかが重要となる。
【０００７】チャンネル抵抗を小さくするためには、チ
ャネル長Ｌを短くすることと、チャネル幅（図の奥行き
方向）を大きくすることが主な手段となる。微細化技術
の進歩により、短チャネル化は進んでいるが、必要な素
子耐圧を得るためには所定の長さよりも短くすることが
できない。また、チャネル幅を大きくすることは素子面
積を大きくすることになり、製造コストを上げることに
なる。
ャネル長Ｌを短くすることと、チャネル幅（図の奥行き
方向）を大きくすることが主な手段となる。微細化技術
の進歩により、短チャネル化は進んでいるが、必要な素
子耐圧を得るためには所定の長さよりも短くすることが
できない。また、チャネル幅を大きくすることは素子面
積を大きくすることになり、製造コストを上げることに
なる。
【０００８】この様に、従来のＭＯＳＦＥＴ構造ではあ
る程度以上にチャネル抵抗を低くすることが難しいとい
う問題がある。
る程度以上にチャネル抵抗を低くすることが難しいとい
う問題がある。
【０００９】本発明はこのような事情を考慮してなされ
たもので、チャネル抵抗の低いＭＯＳＦＥＴ構造を含む
半導体装置を提供することを目的とする。
たもので、チャネル抵抗の低いＭＯＳＦＥＴ構造を含む
半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の第１の視点は、
トレンチゲート付き半導体装置であって、半導体層と、
前記半導体層の表面に選択的に形成された第１導電型の
第１領域と、前記第１領域にコンタクトするように配設
された第１電極と、前記半導体層の表面に選択的に形成
された第２導電型のウエル層と、前記第１領域に接触し
ないように前記ウエル層の表面に選択的に形成された第
１導電型の第２領域と、前記第２領域にコンタクトする
ように配設された第２電極と、前記第２領域から前記ウ
エル層を通して前記第１領域に至るように前記半導体層
の表面に形成されたトレンチと、前記トレンチ内にゲー
ト絶縁膜を介して配設された埋め込み電極部分を有する
ゲート電極と、を具備し、前記埋め込み電極部分は、前
記第２領域側の端部に凹部を有し、前記第２領域は、前
記第２電極と前記トレンチとの間に延在する第１部分
と、前記凹部の周囲で前記トレンチの周面に沿って前記
第１部分から延在するように形成された前記第１部分よ
り深い第２部分とを具備することを特徴とする。
トレンチゲート付き半導体装置であって、半導体層と、
前記半導体層の表面に選択的に形成された第１導電型の
第１領域と、前記第１領域にコンタクトするように配設
された第１電極と、前記半導体層の表面に選択的に形成
された第２導電型のウエル層と、前記第１領域に接触し
ないように前記ウエル層の表面に選択的に形成された第
１導電型の第２領域と、前記第２領域にコンタクトする
ように配設された第２電極と、前記第２領域から前記ウ
エル層を通して前記第１領域に至るように前記半導体層
の表面に形成されたトレンチと、前記トレンチ内にゲー
ト絶縁膜を介して配設された埋め込み電極部分を有する
ゲート電極と、を具備し、前記埋め込み電極部分は、前
記第２領域側の端部に凹部を有し、前記第２領域は、前
記第２電極と前記トレンチとの間に延在する第１部分
と、前記凹部の周囲で前記トレンチの周面に沿って前記
第１部分から延在するように形成された前記第１部分よ
り深い第２部分とを具備することを特徴とする。
【００１１】好ましくは、前記第２部分は、前記凹部を
通しての不純物の導入により形成される。また、好まし
くは、前記第２電極は、前記第２領域及び前記ウエル層
にコンタクトするように配設される。
通しての不純物の導入により形成される。また、好まし
くは、前記第２電極は、前記第２領域及び前記ウエル層
にコンタクトするように配設される。
【００１２】本発明の第２の視点は第１の視点の半導体
装置において、前記凹部は前記第１部分より深く且つ前
記第２部分より浅いことを特徴とする。
装置において、前記凹部は前記第１部分より深く且つ前
記第２部分より浅いことを特徴とする。
【００１３】本発明の第３の視点は第１または第２の視
点の半導体装置において、前記第１領域、前記第２領域
並びに前記ウエル層は、夫々ＭＯＳＦＥＴのドリフト及
びドレイン、ソース並びにベースとして機能することを
特徴とする。
点の半導体装置において、前記第１領域、前記第２領域
並びに前記ウエル層は、夫々ＭＯＳＦＥＴのドリフト及
びドレイン、ソース並びにベースとして機能することを
特徴とする。
【００１４】本発明の第４の視点は第１乃至第３のいず
れかの視点の半導体装置において、前記埋め込み電極部
分は、前記第１領域側の端部に凹部を有し、前記第１領
域は、前記第１電極と前記トレンチとの間に延在する第
３部分と、前記トレンチの周面に沿って前記第３部分か
ら延在するように形成された前記第３部分より深い第４
部分とを具備することを特徴とする。
れかの視点の半導体装置において、前記埋め込み電極部
分は、前記第１領域側の端部に凹部を有し、前記第１領
域は、前記第１電極と前記トレンチとの間に延在する第
３部分と、前記トレンチの周面に沿って前記第３部分か
ら延在するように形成された前記第３部分より深い第４
部分とを具備することを特徴とする。
【００１５】本発明の横型ＭＯＳＦＥＴによれば、半導
体層の表面とトレンチの側面にチャネルができると共
に、トレンチに接した部分のソース領域を深くすること
によって、従来の構造に比べて実質的にチャネル幅を大
きくすることができ、素子面積を増大させることなくチ
ャネル抵抗を低くすることができる。
体層の表面とトレンチの側面にチャネルができると共
に、トレンチに接した部分のソース領域を深くすること
によって、従来の構造に比べて実質的にチャネル幅を大
きくすることができ、素子面積を増大させることなくチ
ャネル抵抗を低くすることができる。
【００１６】
【発明の実施の形態】以下に本発明の実施の形態につい
て図面を参照して説明する。なお、以下の説明におい
て、略同一の機能及び構成を有する構成要素について
は、同一符号を付し、重複説明は必要な場合にのみ行
う。
て図面を参照して説明する。なお、以下の説明におい
て、略同一の機能及び構成を有する構成要素について
は、同一符号を付し、重複説明は必要な場合にのみ行
う。
【００１７】図１は本発明の実施の形態に係るトレンチ
ゲート付の半導体装置である横型のｎチャネルＭＯＳＦ
ＥＴの主要部分を示す平面図である。図２乃至図４は、
夫々図１のII−II線、III −III 線及びIV−IV線に沿っ
た断面を示す断面図である。但し、図１乃至図４では素
子表面のパッシベーション膜（絶縁体膜）は省略されて
いる。
ゲート付の半導体装置である横型のｎチャネルＭＯＳＦ
ＥＴの主要部分を示す平面図である。図２乃至図４は、
夫々図１のII−II線、III −III 線及びIV−IV線に沿っ
た断面を示す断面図である。但し、図１乃至図４では素
子表面のパッシベーション膜（絶縁体膜）は省略されて
いる。
【００１８】このＭＯＳＦＥＴにおいては、ｎ- 型また
はｐ- 型のシリコンからなる半導体層１の表面にｐ型ウ
エル層（ベース層）２とｎ型ドリフト層３とが形成され
る。ｐ型ウエル層２の表面にｎ+ 型ソース層４とｐ+ 型
コンタクト層５とが形成される。ｎ型ドリフト層３の表
面にｎ+ 型ドレイン層６が形成される。
はｐ- 型のシリコンからなる半導体層１の表面にｐ型ウ
エル層（ベース層）２とｎ型ドリフト層３とが形成され
る。ｐ型ウエル層２の表面にｎ+ 型ソース層４とｐ+ 型
コンタクト層５とが形成される。ｎ型ドリフト層３の表
面にｎ+ 型ドレイン層６が形成される。
【００１９】ｎ+ 型ソース層４とｐ+ 型コンタクト層５
との両方にコンタクトするようにソース電極７が配設さ
れる。ｎ+ 型ドレイン層６にコンタクトするようにドレ
イン電極８が配設される。
との両方にコンタクトするようにソース電極７が配設さ
れる。ｎ+ 型ドレイン層６にコンタクトするようにドレ
イン電極８が配設される。
【００２０】ｎ+ ソース層４からｐ型ウエル層（ベース
層）２を通してｎ型ドリフト層３に至るように半導体層
１の表面に複数のトレンチ９が形成される。各トレンチ
９は、ソース−ドレイン間の電流の流れる方向に概ね平
行な方向に長い形状を有する。トレンチ９の幅Ｌａ、間
隔Ｌｂ、長さＬｃ、深さＬｄは、例えば夫々０．４μ
ｍ、０．４μｍ、１．２μｍ、１μｍに設定される。
層）２を通してｎ型ドリフト層３に至るように半導体層
１の表面に複数のトレンチ９が形成される。各トレンチ
９は、ソース−ドレイン間の電流の流れる方向に概ね平
行な方向に長い形状を有する。トレンチ９の幅Ｌａ、間
隔Ｌｂ、長さＬｃ、深さＬｄは、例えば夫々０．４μ
ｍ、０．４μｍ、１．２μｍ、１μｍに設定される。
【００２１】トレンチ９の側面、底面、及びトレンチ９
間の半導体層１の表面上にはゲート酸化膜１０が形成さ
れ、ゲート酸化膜１０上にゲート電極１１が配設され
る。ゲート電極１１は、トレンチ９内に埋め込まれた電
極部分１１ａと、複数のトレンチ９内の電極部分１１ａ
を接続すると共に配線として機能するようにトレンチ９
外に配設された電極部分１１ｂとを有する。
間の半導体層１の表面上にはゲート酸化膜１０が形成さ
れ、ゲート酸化膜１０上にゲート電極１１が配設され
る。ゲート電極１１は、トレンチ９内に埋め込まれた電
極部分１１ａと、複数のトレンチ９内の電極部分１１ａ
を接続すると共に配線として機能するようにトレンチ９
外に配設された電極部分１１ｂとを有する。
【００２２】所定の耐圧を得るため、トレンチ９とｎ+
型ドレイン層６の間で半導体層１の表面にはＬＯＣＯＳ
（LOCal Oxidation of Silicon）によりフィールド酸化
膜１２が形成される。ゲート電極１１の外側電極部分１
１ｂの一端はこのフィールド酸化膜１２の上まで延び、
フィールドプレートとして機能する。
型ドレイン層６の間で半導体層１の表面にはＬＯＣＯＳ
（LOCal Oxidation of Silicon）によりフィールド酸化
膜１２が形成される。ゲート電極１１の外側電極部分１
１ｂの一端はこのフィールド酸化膜１２の上まで延び、
フィールドプレートとして機能する。
【００２３】ゲート電極１１の埋め込み電極部分１１ａ
は、ｎ+ ソース層４側の端部に、ソース層４よりも深い
凹部１３を有する。外側電極部分１１ｂのソース側端面
は凹部１３の側面と整一する。
は、ｎ+ ソース層４側の端部に、ソース層４よりも深い
凹部１３を有する。外側電極部分１１ｂのソース側端面
は凹部１３の側面と整一する。
【００２４】凹部１３の周囲でトレンチ９の周面（ソー
ス側からドレイン側を見た時にトレンチ９の左側と右側
に位置する側面）に沿ってｎ+ ソース層４から延在する
ように、ｎ+ 拡散層１４が形成される。ｎ+ 拡散層１４
は、後述するように、ｎ+ ソース層４及びｎ+ 型ドレイ
ン層６を形成する際、凹部１３を通してイオン注入によ
り不純物が導入されることにより同時に形成される。こ
のため、ｎ+ 拡散層１４は凹部１３よりも深くなり、従
ってｎ+ ソース層４よりも深くなる。
ス側からドレイン側を見た時にトレンチ９の左側と右側
に位置する側面）に沿ってｎ+ ソース層４から延在する
ように、ｎ+ 拡散層１４が形成される。ｎ+ 拡散層１４
は、後述するように、ｎ+ ソース層４及びｎ+ 型ドレイ
ン層６を形成する際、凹部１３を通してイオン注入によ
り不純物が導入されることにより同時に形成される。こ
のため、ｎ+ 拡散層１４は凹部１３よりも深くなり、従
ってｎ+ ソース層４よりも深くなる。
【００２５】なお、本実施の形態に関し、ｎ+ 型ソース
層４及びｎ+ 拡散層１４をソース領域として表記し、ｎ
型ドリフト層３及びｎ+ 型ドレイン層６をドレイン領域
として表記する。
層４及びｎ+ 拡散層１４をソース領域として表記し、ｎ
型ドリフト層３及びｎ+ 型ドレイン層６をドレイン領域
として表記する。
【００２６】凹部１３の周囲のｎ+ 拡散層１４は以下の
ような手順で作られる。先ず、シリコン半導体層１の表
面にｐ型ウエル層（ベース層）２及びｎ型ドリフト層３
を順次形成する。次に、ＲＩＥ（Reactive Ion Etchin
g）により半導体層１の所定位置にトレンチ９を掘り、
トレンチ側面の平坦化処理を行う。そして、酸化処理に
より、トレンチ９の内面及び半導体層１上にゲート酸化
膜１０を形成する。更にその上に、ＬＰＣＶＤ（Low Pr
essure Chemical Vapor Deposition）によりシリコン窒
化膜を薄く堆積して、再酸化を行ってもよい。このよう
にすることで、ゲート絶縁膜の信頼性を高めることがで
きる。
ような手順で作られる。先ず、シリコン半導体層１の表
面にｐ型ウエル層（ベース層）２及びｎ型ドリフト層３
を順次形成する。次に、ＲＩＥ（Reactive Ion Etchin
g）により半導体層１の所定位置にトレンチ９を掘り、
トレンチ側面の平坦化処理を行う。そして、酸化処理に
より、トレンチ９の内面及び半導体層１上にゲート酸化
膜１０を形成する。更にその上に、ＬＰＣＶＤ（Low Pr
essure Chemical Vapor Deposition）によりシリコン窒
化膜を薄く堆積して、再酸化を行ってもよい。このよう
にすることで、ゲート絶縁膜の信頼性を高めることがで
きる。
【００２７】次に、ＬＰＣＶＤによりゲート電極１１と
なる多結晶シリコンを、トレンチ９の幅Ｌａ程度の厚さ
に堆積し、リン拡散などによりこの多結晶シリコンを低
抵抗化する。次に、ＰＥＰ（Photo Engraving Proces
s）を行い、ゲート電極の外側部分１１ｂに対応する形
のレジスト層を形成し、これをマスクとして、ＲＩＥで
不要な部分の多結晶シリコンをエッチバックする。この
ＲＩＥにおいて、例えば０．４μｍ程度のオーバーエッ
チングを行うことにより、埋め込み電極部分１１ａに凹
部１３が形成される。
なる多結晶シリコンを、トレンチ９の幅Ｌａ程度の厚さ
に堆積し、リン拡散などによりこの多結晶シリコンを低
抵抗化する。次に、ＰＥＰ（Photo Engraving Proces
s）を行い、ゲート電極の外側部分１１ｂに対応する形
のレジスト層を形成し、これをマスクとして、ＲＩＥで
不要な部分の多結晶シリコンをエッチバックする。この
ＲＩＥにおいて、例えば０．４μｍ程度のオーバーエッ
チングを行うことにより、埋め込み電極部分１１ａに凹
部１３が形成される。
【００２８】次に、所定のマスクを用いてイオン注入及
び拡散を行うことによりｎ+ 型ソース層４、ｎ+ 拡散層
１４及びｎ+ 型ドレイン層６を形成する。この際、図４
図示の如く、イオン注入は、トレンチ９の長さ（Ｌｃ）
方向に対して概ね直角な面内において注入方向に角度を
付けた、所謂斜めイオン注入で行う。例えば垂線に対す
る角（注入角θ１、θ２）が４５゜及び−４５゜となる
ように２回に分けてイオン注入を行う。
び拡散を行うことによりｎ+ 型ソース層４、ｎ+ 拡散層
１４及びｎ+ 型ドレイン層６を形成する。この際、図４
図示の如く、イオン注入は、トレンチ９の長さ（Ｌｃ）
方向に対して概ね直角な面内において注入方向に角度を
付けた、所謂斜めイオン注入で行う。例えば垂線に対す
る角（注入角θ１、θ２）が４５゜及び−４５゜となる
ように２回に分けてイオン注入を行う。
【００２９】これにより、ｐ型ウエル層２及びｎ型ドリ
フト層３の表面にはｎ+ ソース層４及びｎ+ 型ドレイン
層６が夫々形成されると共に、凹部１３を通して不純物
が導入されることにより、トレンチ９の側面にｎ+ 拡散
層１４が形成される。適度なイオン注入角をもって凹部
１３の開口から不純物が導入されるため、ｎ+ 拡散層１
４は凹部１３よりも深くなる。また、凹部１３の深さ
は、ｎ+ ソース層４の深さよりも大きくなるように予め
設定されているため、ｎ+ 拡散層１４はｎ+ ソース層４
よりも十分深くなる。
フト層３の表面にはｎ+ ソース層４及びｎ+ 型ドレイン
層６が夫々形成されると共に、凹部１３を通して不純物
が導入されることにより、トレンチ９の側面にｎ+ 拡散
層１４が形成される。適度なイオン注入角をもって凹部
１３の開口から不純物が導入されるため、ｎ+ 拡散層１
４は凹部１３よりも深くなる。また、凹部１３の深さ
は、ｎ+ ソース層４の深さよりも大きくなるように予め
設定されているため、ｎ+ 拡散層１４はｎ+ ソース層４
よりも十分深くなる。
【００３０】なお、凹部１３は最終的にパッシベーショ
ン膜（絶縁体膜）で埋めるが、代わりに、電極の一部と
して機能する導電膜で埋めてもよい。
ン膜（絶縁体膜）で埋めるが、代わりに、電極の一部と
して機能する導電膜で埋めてもよい。
【００３１】図５及び図６はゲート電極１１の埋め込み
電極部分１１ａに凹部１３を設けない場合と設けた場合
との、トレンチ側面上の電子の流れを夫々示す。
電極部分１１ａに凹部１３を設けない場合と設けた場合
との、トレンチ側面上の電子の流れを夫々示す。
【００３２】トレンチゲート付のＭＯＳＦＥＴにおいて
は、ゲートをオンにすると、トレンチ９相互間の上面及
びトレンチ９側面に沿ってｐ型ウエル層２内にｎチャネ
ルが生じる。図５図示の如く、凹部１３がない場合で
も、トレンチ９の側面にｎチャネルが生じることによっ
て、トレンチゲートが付いていないＭＯＳＦＥＴよりも
チャネル幅が大きくなる。このため、凹部１３がなくて
もチャネル抵抗を低減する効果が得られる。
は、ゲートをオンにすると、トレンチ９相互間の上面及
びトレンチ９側面に沿ってｐ型ウエル層２内にｎチャネ
ルが生じる。図５図示の如く、凹部１３がない場合で
も、トレンチ９の側面にｎチャネルが生じることによっ
て、トレンチゲートが付いていないＭＯＳＦＥＴよりも
チャネル幅が大きくなる。このため、凹部１３がなくて
もチャネル抵抗を低減する効果が得られる。
【００３３】これに加えて、本発明に係るＭＯＳＦＥＴ
においては、図６図示の如く、凹部１３の存在により、
トレンチ９の側面に、ソース領域の一部として機能する
深さの大きいｎ+ 拡散層１４が、ドレイン領域の一部と
して機能するｎ型ドリフト層３に向かって突出するよう
に配設される。従って、ソース領域とドレイン領域との
間の距離で、平均的なチャネル長が短くなると共に、チ
ャネル幅も実質的に大きくなり、チャネル抵抗を更に下
げることができる。
においては、図６図示の如く、凹部１３の存在により、
トレンチ９の側面に、ソース領域の一部として機能する
深さの大きいｎ+ 拡散層１４が、ドレイン領域の一部と
して機能するｎ型ドリフト層３に向かって突出するよう
に配設される。従って、ソース領域とドレイン領域との
間の距離で、平均的なチャネル長が短くなると共に、チ
ャネル幅も実質的に大きくなり、チャネル抵抗を更に下
げることができる。
【００３４】図７及び図８は本発明の別の実施の形態に
係るトレンチゲート付の半導体装置である横型のｎチャ
ネルＭＯＳＦＥＴの主要部分を示す断面図である。図７
及び図８は夫々図１のII−II線、III −III 線に対応す
る断面を示す。
係るトレンチゲート付の半導体装置である横型のｎチャ
ネルＭＯＳＦＥＴの主要部分を示す断面図である。図７
及び図８は夫々図１のII−II線、III −III 線に対応す
る断面を示す。
【００３５】本実施の形態は、図１乃至図４図示の実施
の形態にＬＤＤ（Lightly Doped Drain）構造を適用し
た場合の構成に関する。例えば、ＬＤＤ構造を持つＣＭ
ＯＳと同一基板上に当該ＭＯＳＦＥＴ製造する場合、こ
のような変更が有効となる。
の形態にＬＤＤ（Lightly Doped Drain）構造を適用し
た場合の構成に関する。例えば、ＬＤＤ構造を持つＣＭ
ＯＳと同一基板上に当該ＭＯＳＦＥＴ製造する場合、こ
のような変更が有効となる。
【００３６】即ち、凹部１３を持つゲート電極１１を形
成した後に、第１の実施の形態におけるｎ+ 型ソース層
４及びｎ+ 拡散層１４の形成と同様に、斜めイオン注入
によりｎ型拡散層２３を形成する。次に、薄い酸化膜２
４を介してゲート電極１１のエッジにシリコン窒化膜あ
るいは多結晶シリコン等からなるサイドウオール２５を
形成する。その後、イオン注入でｎ+ 型ソース層４を形
成すると、図示の構造が得られる。
成した後に、第１の実施の形態におけるｎ+ 型ソース層
４及びｎ+ 拡散層１４の形成と同様に、斜めイオン注入
によりｎ型拡散層２３を形成する。次に、薄い酸化膜２
４を介してゲート電極１１のエッジにシリコン窒化膜あ
るいは多結晶シリコン等からなるサイドウオール２５を
形成する。その後、イオン注入でｎ+ 型ソース層４を形
成すると、図示の構造が得られる。
【００３７】図７及び図８図示のＭＯＳＦＥＴにおいて
は、トレンチ９の側面及び底面に、ソース領域の一部と
して機能する深さの大きいｎ型拡散層２３が配設され
る。このため、図１乃至図４図示のＭＯＳＦＥＴと同様
に、平均的なチャネル長が短くなると共に、チャネル幅
も実質的に大きくなり、チャネル抵抗を更に下げること
ができる。なお、ｎ+ 型ソース層４の形成においては、
斜めイオン注入を用いても通常のイオン注入を用いても
よい。
は、トレンチ９の側面及び底面に、ソース領域の一部と
して機能する深さの大きいｎ型拡散層２３が配設され
る。このため、図１乃至図４図示のＭＯＳＦＥＴと同様
に、平均的なチャネル長が短くなると共に、チャネル幅
も実質的に大きくなり、チャネル抵抗を更に下げること
ができる。なお、ｎ+ 型ソース層４の形成においては、
斜めイオン注入を用いても通常のイオン注入を用いても
よい。
【００３８】図９及び図１０は本発明の更に別の実施の
形態に係るトレンチゲート付の半導体装置である横型の
ｎチャネルＭＯＳＦＥＴの主要部分を示す断面図であ
る。図９及び図１０は夫々図１のII−II線、III −III
線に対応する断面を示す。
形態に係るトレンチゲート付の半導体装置である横型の
ｎチャネルＭＯＳＦＥＴの主要部分を示す断面図であ
る。図９及び図１０は夫々図１のII−II線、III −III
線に対応する断面を示す。
【００３９】本実施の形態は、図１乃至図４図示の実施
の形態に、しきい値制御のためのチャネルイオン注入を
追加形成した場合の構成に関する。即ち、ｎ+ 型ソース
層４を形成する前に、チャネル領域に対応して、ｐ型拡
散層２６を斜めイオン注入により追加形成する。このよ
うな構造によれば、ｐ型拡散層２６の不純物濃度を制御
することによってしきい値を制御することができる。
の形態に、しきい値制御のためのチャネルイオン注入を
追加形成した場合の構成に関する。即ち、ｎ+ 型ソース
層４を形成する前に、チャネル領域に対応して、ｐ型拡
散層２６を斜めイオン注入により追加形成する。このよ
うな構造によれば、ｐ型拡散層２６の不純物濃度を制御
することによってしきい値を制御することができる。
【００４０】図１１及び図１２は本発明の更に別の実施
の形態に係るトレンチゲート付の半導体装置である横型
のｎチャネルＭＯＳＦＥＴの主要部分を示す断面図であ
る。図１１及び図１２は夫々図１のII−II線、III −II
I 線に対応する断面を示す。
の形態に係るトレンチゲート付の半導体装置である横型
のｎチャネルＭＯＳＦＥＴの主要部分を示す断面図であ
る。図１１及び図１２は夫々図１のII−II線、III −II
I 線に対応する断面を示す。
【００４１】本実施の形態は、図１乃至図４図示の実施
の形態の思想を、耐圧の低いＭＯＳＦＴに適用した場合
の構成に関する。低耐圧ＭＯＳＦＥＴの場合、耐圧の条
件が緩くなるため、ソース側の凹部１３の構造をドレイ
ン側にも適用してオン抵抗を更に下げることができる。
の形態の思想を、耐圧の低いＭＯＳＦＴに適用した場合
の構成に関する。低耐圧ＭＯＳＦＥＴの場合、耐圧の条
件が緩くなるため、ソース側の凹部１３の構造をドレイ
ン側にも適用してオン抵抗を更に下げることができる。
【００４２】即ち、このＭＯＳＦＥＴにおいては、ゲー
ト電極１１の埋め込み電極部分１１ａは、ｎ+ 型ソース
層４側の端部の凹部１３に加えて、ｎ+ 型ドレイン層６
側の端部にも、ドレイン層６よりも深い凹部３３を有す
る。凹部３３の周囲でトレンチ９の側面に沿ってｎ+ ド
レイン層６から延在するように、ｎ+ 拡散層３４が形成
される。ｎ+ 拡散層３４も、ｎ+ ソース層４及びｎ+ 型
ドレイン層６を形成する際、斜めイオン注入により、凹
部３３を通してイオン注入により不純物が導入されるこ
とにより同時に形成される。このため、ｎ+ 拡散層３４
は凹部３３よりも深くなり、従ってｎ+ 型ドレイン層６
よりも深くなる。
ト電極１１の埋め込み電極部分１１ａは、ｎ+ 型ソース
層４側の端部の凹部１３に加えて、ｎ+ 型ドレイン層６
側の端部にも、ドレイン層６よりも深い凹部３３を有す
る。凹部３３の周囲でトレンチ９の側面に沿ってｎ+ ド
レイン層６から延在するように、ｎ+ 拡散層３４が形成
される。ｎ+ 拡散層３４も、ｎ+ ソース層４及びｎ+ 型
ドレイン層６を形成する際、斜めイオン注入により、凹
部３３を通してイオン注入により不純物が導入されるこ
とにより同時に形成される。このため、ｎ+ 拡散層３４
は凹部３３よりも深くなり、従ってｎ+ 型ドレイン層６
よりも深くなる。
【００４３】図１１及び図１２図示のＭＯＳＦＥＴによ
れば、トレンチ９の側面に、ソース領域の一部として機
能する深さの大きいｎ+ 拡散層１４と、ドレイン領域の
一部として機能する深さの大きいｎ+ 拡散層３４とが、
互いに向かい合って突出するように配設される。従っ
て、ソース領域とドレイン領域との間で、平均的なチャ
ネル長が短くなると共に、チャネル幅も実質的に大きく
なり、チャネル抵抗を更に下げることができる。
れば、トレンチ９の側面に、ソース領域の一部として機
能する深さの大きいｎ+ 拡散層１４と、ドレイン領域の
一部として機能する深さの大きいｎ+ 拡散層３４とが、
互いに向かい合って突出するように配設される。従っ
て、ソース領域とドレイン領域との間で、平均的なチャ
ネル長が短くなると共に、チャネル幅も実質的に大きく
なり、チャネル抵抗を更に下げることができる。
【００４４】なお、上記各実施の形態では、ｎチャネル
ＭＯＳＦＥＴを構成した場合について説明したが、各層
のｎ型とｐ型とを入れ替えてｐチャネルＭＯＳＦＥＴを
構成しても、本発明の効果を同様に得ることができる。
また、上記各実施の形態では、埋め込み電極部分１１ａ
のｎ+ 型ソース層４側の端部に凹部１３を形成してチャ
ネル抵抗を低下させる場合を中心に説明したが、同様な
構造をドレイン側のみに適用する場合でも、本発明の幾
つかの効果を得ることができる。このような変更例は、
図１１及び図１２図示のＭＯＳＦＥＴにおいて、ソース
側の凹部１３を省略し、ドレイン側の凹部３３のみを形
成した場合の構成となる。
ＭＯＳＦＥＴを構成した場合について説明したが、各層
のｎ型とｐ型とを入れ替えてｐチャネルＭＯＳＦＥＴを
構成しても、本発明の効果を同様に得ることができる。
また、上記各実施の形態では、埋め込み電極部分１１ａ
のｎ+ 型ソース層４側の端部に凹部１３を形成してチャ
ネル抵抗を低下させる場合を中心に説明したが、同様な
構造をドレイン側のみに適用する場合でも、本発明の幾
つかの効果を得ることができる。このような変更例は、
図１１及び図１２図示のＭＯＳＦＥＴにおいて、ソース
側の凹部１３を省略し、ドレイン側の凹部３３のみを形
成した場合の構成となる。
【００４５】その他、本発明の思想の範疇において、当
業者であれば、各種の変更例及び修正例に想到し得るも
のであり、それら変更例及び修正例についても本発明の
範囲に属するものと了解される。
業者であれば、各種の変更例及び修正例に想到し得るも
のであり、それら変更例及び修正例についても本発明の
範囲に属するものと了解される。
【００４６】
【発明の効果】本発明によれば、素子面積の増大を伴う
ことなく、チャネル長が平均的に短くなると共に、チャ
ネル幅も実質的に大きくなり、従って、チャネル抵抗の
低い横型ＭＯＳＦＥＴ構造を含む半導体装置を提供する
ことができる。
ことなく、チャネル長が平均的に短くなると共に、チャ
ネル幅も実質的に大きくなり、従って、チャネル抵抗の
低い横型ＭＯＳＦＥＴ構造を含む半導体装置を提供する
ことができる。
【図１】本発明の実施の形態に係るトレンチゲート付の
半導体装置である横型のｎチャネルＭＯＳＦＥＴの主要
部分を示す平面図。
半導体装置である横型のｎチャネルＭＯＳＦＥＴの主要
部分を示す平面図。
【図２】図１のII−II線に沿った断面図。
【図３】図１のIII −III 線に沿った断面図。
【図４】図１のIV−IV線に沿った断面図。
【図５】ゲート電極の埋め込み電極部分に凹部を設けな
い場合の、トレンチ側面上の電子の流れを示す図。
い場合の、トレンチ側面上の電子の流れを示す図。
【図６】図１乃至図４図示のＭＯＳＦＥＴにおけるトレ
ンチ側面上の電子の流れを示す図。
ンチ側面上の電子の流れを示す図。
【図７】本発明の別の実施の形態に係るトレンチゲート
付の半導体装置である横型のｎチャネルＭＯＳＦＥＴの
主要部分を示す断面図であり、図１のII−II線に対応す
る断面を示す。
付の半導体装置である横型のｎチャネルＭＯＳＦＥＴの
主要部分を示す断面図であり、図１のII−II線に対応す
る断面を示す。
【図８】図７図示のＭＯＳＦＥＴの主要部分を示す断面
図であり、図１のIII −III 線に対応する断面を示す。
図であり、図１のIII −III 線に対応する断面を示す。
【図９】本発明の更に別の実施の形態に係るトレンチゲ
ート付の半導体装置である横型のｎチャネルＭＯＳＦＥ
Ｔの主要部分を示す断面図であり、図１のII−II線に対
応する断面を示す。
ート付の半導体装置である横型のｎチャネルＭＯＳＦＥ
Ｔの主要部分を示す断面図であり、図１のII−II線に対
応する断面を示す。
【図１０】図９図示のＭＯＳＦＥＴの主要部分を示す断
面図であり、図１のIII −III 線に対応する断面を示
す。
面図であり、図１のIII −III 線に対応する断面を示
す。
【図１１】本発明の更に別の実施の形態に係るトレンチ
ゲート付の半導体装置である横型のｎチャネルＭＯＳＦ
ＥＴの主要部分を示す断面図であり、図１のII−II線に
対応する断面を示す。
ゲート付の半導体装置である横型のｎチャネルＭＯＳＦ
ＥＴの主要部分を示す断面図であり、図１のII−II線に
対応する断面を示す。
【図１２】図１１図示のＭＯＳＦＥＴの主要部分を示す
断面図であり、図１のIII −III線に対応する断面を示
す。
断面図であり、図１のIII −III線に対応する断面を示
す。
【図１３】従来の横型のＭＯＳＦＥＴを示す概略断面
図。
図。
１…半導体層 ２…ｐ型ウエル層（ベース層） ３…ｎ型ドリフト層 ４…ｎ+ 型ソース層 ５…ｐ+ 型コンタクト層 ６…ｎ+ 型ドレイン層 ７…ソース電極 ８…ドレイン電極 ９…トレンチ １０…ゲート酸化膜 １１…ゲート電極 １２…フィールド酸化膜 １３…凹部 １４…ｎ+ 拡散層 ２３…ｎ型拡散層 ２４…酸化膜 ２５…サイドウオール ２６…ｐ型拡散層 ３３…凹部 ３４…ｎ+ 拡散層
Claims (4)
- 【請求項１】半導体層と、 前記半導体層の表面に選択的に形成された第１導電型の
第１領域と、 前記第１領域にコンタクトするように配設された第１電
極と、 前記半導体層の表面に選択的に形成された第２導電型の
ウエル層と、 前記第１領域に接触しないように前記ウエル層の表面に
選択的に形成された第１導電型の第２領域と、 前記第２領域にコンタクトするように配設された第２電
極と、 前記第２領域から前記ウエル層を通して前記第１領域に
至るように前記半導体層の表面に形成されたトレンチ
と、 前記トレンチ内にゲート絶縁膜を介して配設された埋め
込み電極部分を有するゲート電極と、を具備し、前記埋
め込み電極部分は、前記第２領域側の端部に凹部を有
し、前記第２領域は、前記第２電極と前記トレンチとの
間に延在する第１部分と、前記凹部の周囲で前記トレン
チの周面に沿って前記第１部分から延在するように形成
された前記第１部分より深い第２部分とを具備すること
を特徴とするトレンチゲート付き半導体装置。 - 【請求項２】前記凹部は前記第１部分より深く且つ前記
第２部分より浅いことを特徴とする請求項１に記載のト
レンチゲート付き半導体装置。 - 【請求項３】前記第１領域、前記第２領域並びに前記ウ
エル層は、夫々ＭＯＳＦＥＴのドリフト及びドレイン、
ソース並びにベースとして機能することを特徴とする請
求項１または２に記載のトレンチゲート付き半導体装
置。 - 【請求項４】前記埋め込み電極部分は、前記第１領域側
の端部に凹部を有し、前記第１領域は、前記第１電極と
前記トレンチとの間に延在する第３部分と、前記トレン
チの周面に沿って前記第３部分から延在するように形成
された前記第３部分より深い第４部分とを具備すること
を特徴とする請求項１乃至３のいずれかに記載のトレン
チゲート付き半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27683099A JP2001102574A (ja) | 1999-09-29 | 1999-09-29 | トレンチゲート付き半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27683099A JP2001102574A (ja) | 1999-09-29 | 1999-09-29 | トレンチゲート付き半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001102574A true JP2001102574A (ja) | 2001-04-13 |
Family
ID=17575006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27683099A Pending JP2001102574A (ja) | 1999-09-29 | 1999-09-29 | トレンチゲート付き半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001102574A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006294645A (ja) * | 2005-04-05 | 2006-10-26 | Seiko Instruments Inc | 半導体装置及びその製造方法 |
| JP2007128978A (ja) * | 2005-11-01 | 2007-05-24 | Denso Corp | 半導体装置およびその製造方法 |
| JP2008210994A (ja) * | 2007-02-27 | 2008-09-11 | Nec Electronics Corp | 横型ｍｏｓｆｅｔおよびその製造方法 |
| KR100878287B1 (ko) * | 2006-08-28 | 2009-01-13 | 미쓰비시덴키 가부시키가이샤 | 절연 게이트형 반도체장치 및 그 제조 방법 |
| WO2009028375A1 (ja) * | 2007-08-28 | 2009-03-05 | Seiko Instruments Inc. | 半導体装置及びその製造方法 |
| CN108962974A (zh) * | 2018-06-22 | 2018-12-07 | 杭州电子科技大学 | 一种具有l形垂直场板的ldmos晶体管 |
-
1999
- 1999-09-29 JP JP27683099A patent/JP2001102574A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006294645A (ja) * | 2005-04-05 | 2006-10-26 | Seiko Instruments Inc | 半導体装置及びその製造方法 |
| KR101235502B1 (ko) | 2005-04-05 | 2013-02-20 | 세이코 인스트루 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| JP2007128978A (ja) * | 2005-11-01 | 2007-05-24 | Denso Corp | 半導体装置およびその製造方法 |
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| WO2009028375A1 (ja) * | 2007-08-28 | 2009-03-05 | Seiko Instruments Inc. | 半導体装置及びその製造方法 |
| JP2009054840A (ja) * | 2007-08-28 | 2009-03-12 | Seiko Instruments Inc | 半導体装置及びその製造方法 |
| KR20100065152A (ko) * | 2007-08-28 | 2010-06-15 | 세이코 인스트루 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| KR101635648B1 (ko) | 2007-08-28 | 2016-07-01 | 에스아이아이 세미컨덕터 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| KR101747615B1 (ko) * | 2007-08-28 | 2017-06-14 | 에스아이아이 세미컨덕터 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| CN108962974A (zh) * | 2018-06-22 | 2018-12-07 | 杭州电子科技大学 | 一种具有l形垂直场板的ldmos晶体管 |
| CN108962974B (zh) * | 2018-06-22 | 2021-10-15 | 杭州电子科技大学 | 一种具有l形垂直场板的ldmos晶体管 |
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