JPH036855A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ ゲート電極の■１１１壁にセルファライン形成された絶
縁膜（側壁絶縁膜）下部領域から外側に高濃度不純物領
域が設けられ、Ｉ、Ｑｌ壁絶縁股下部領域には第１の低
濃度不純物領域が設けられ、且つ両領域か接して設けら
れているソースドレイン構造を持つ第１のＭＩＳ電界効
果トランジスタと、側壁絶縁膜下部領域から離間して高
濃度不純物領域が設けられ、側壁絶縁膜下部領域及び離
間領域に第１の低濃度不純物領域より低濃度の第２の低
濃度不純物領域が設けちれ、且つ両領域が接して設けら
れているドレイン構造を持つ第２のＭＩＳ電界効果トラ
ンジスタとが共存する構造に形成されているため、ホッ
トキャリア効果を改善したＬＤＤ椙造（Ｌｉｇｈｔｌｙ
　　Ｄｏｐｅｄ　　Ｄｒａｉｎ）のショートチャネルト
ランジスタを形成することによる高集積化、高速化及び
高信頼性を、且つ高耐圧１〜ランジスタを共存できるこ
とにより出力部の高電圧駆動を可能にできることによる
高機能化を可能とした半導体装置。

「産業上の利用分野Ｊ 本発明はＭＩＳ型半導体装置に係り、特に、高電圧’５
１動部を内蔵した高集積な半導体集積回路の形成を可能
とした半導体装置に関する９従来、高電圧駆動部を内蔵
した半導体集積回路の形成においては、十分な耐圧を有
する高耐圧トランジスタとり、　Ｄ　Ｄ　ｔｒｌ造の低
耐圧ショー１〜チヤネルトランジスタとの共存が難しい
ため、高耐圧トランジスタの特性を重要視する場合は、
低耐圧トランジスタとしてはＬＤＤｆＭｎのショートチ
ャネルトランジスタを使用せず、比較的チャネル長の長
いトランジスタを使用していたので高集積化及び高速化
に難があった。又は、高集積及び高速を重要視し、低耐
圧ＩヘランジスタとしてＬ　Ｄ　Ｄ　ｉｌ造のショート
チャネルトランジスタを使用する場合は、高耐圧トラン
ジスタの特性を犠牲にし、比較的駆動電圧が低い半導体
集積回路の形成にとどめていた。そこで、高集積、高速
且つ駆動電圧を自由に選択できる高機能性を併せ持つ半
導体集積回路の形成を実現できる手段が要望されている
。

ｃ、ｆｆｔ来の技術］ 第５図は従来の半導体装置における第１の実施例の模式
側断面図で、５１はｐ−型シリコン（Ｓｉ）基板、５２
ａは低濃度のｐ型チャネルストッパー領域、５２ｂは高
濃度のｐ型チャネルストッパー領域、５３はｎ−型不純
物領域、５４ａは第１のＭＩＳ電界効果トランジスタの
ｎ十型ソース領域、５４ｂは第１のＭＩＳ電界効果トラ
ンジスタのｎ十型ドレイン領域、５４ｃは第２のＭＩＳ
電界効果トランジスタのｎ十型ソース領域、５４ｄは第
２のＭＩＳ電界効果トランジスタのｎ十型ドレイン領域
、５５はフィールド酸化膜、５６ａは第１のＭ［Ｓ電界
効！Ｊ！ｌ〜ランジスタのゲート酸化膜、５６ｂは第２
のＭＩＳ電界効果トランジスタのゲート酸化膜、５７ａ
は第１のＭＩＳ電界効果トランジスタのゲート電極、５
７ｂは第２のＭＩＳ電界効果トランジスタのゲート電極
、５８はブロック用酸化膜、５９は憐珪酸ガラス（ＰＳ
Ｇ）膜、６０はＡ１配線を示している。

同図においては、ｐ−型シリコン（Ｓｉ）基板５１に選
択的に、ｎ十型ソース領域５４ａ　、　ｎ＋型トドレイ
ン領域５４ｂ薄いゲート酸化膜５６ａ、比較的短いチャ
ネル長のゲート電極５７ａ及びｎ十型ソースドレイン領
域（５４ａ、　５４ｂ）と接した低濃度のｐ型チャネル
ストッパー領域５２ａを持つ通常構造の低耐圧のＮチャ
ネルトランジスタと、ｎ十型ソース領域５４Ｃ、ｎ−型
不純物領域５３、ｎ十型ドレイン領域５４ｄ　、ｆｉい
ゲート酸化膜５６ｂ、比較的長いチャネル長のゲート電
極５７１）及びｎ十型ドレイン領域５４ｄと離間した高
濃度のｐ型チャネルストッパー領域５２ｂを持つ通常の
オフセットゲート構造の高耐圧のＮチャネルトランジス
タが形成されている、この場合は高耐圧トランジスタの
特性を重要視しており、十分な耐圧を存する高耐圧トラ
ンジス夕は得られているが、ＬＤＤ椙造の低耐圧ショー
トチャネルトランジスタを形成していないので高集積化
及び高速化に難がある。

第６図は従来の半導体装置における第２の実施例の模式
側断面図で、５１．５２．５４ａ〜６０は第５図と同じ
物を、６１は下地酸化膜、６２は側壁絶縁膜、６３はｎ
型不純物領域、６４はｐ型ウェル領域を示している。

同図においては、ｐ−型シリコン（Ｓｉ）基板５１に設
けられたｐ型ウェル領域６４に薄いゲート酸化膜５６ａ
を介して比較的短いチャネル長のゲート電極Ｓ７ａが設
けられ、このゲート電極５７ａの側壁にセルファライン
に設けられた絶縁膜（側壁絶縁Ｍ）６２下部領域から外
側にｎ十型ソースドレイン領域（５４ａ、　５４ｂ）が
設けられ、側壁絶縁膜６２下部領域にはｎ型不純物領域
６３が設けられ、前記両領域は接して設けられ、及びｎ
十型ソースドレイン領域（５４ａ、　５４ｂ）と接した
低濃度のｐ型チャネルストッパー領域５２ａを持つＬＤ
Ｄ構造の低耐圧ショートチャネルトランジスタが形成さ
れており、一方厚いゲート酸化膜５６ｂを介して比較的
長いチャネル長のゲート電極５７ｂが設けられ、このゲ
ート電極５７ｂの側壁にセルファラインに設けられた側
壁絶縁膜６２下部領域から外側にｎ十型ソースドレイン
領域（５４ｃ、　５４ｄ）が設けられ、側壁絶縁膜６２
下部領域にはｎ型不純物領域６３が設けられ、前記両領
域は接して設けられ、及び少なくともｎ十型ドレイン領
域５４ｄとは離間した高濃度のｐ型チャネルストッパー
領域５２ｂを持つオフセットゲート構造の高耐圧トラン
ジスタが形成されている。この場合はＬＤＤｔＲ造の低
耐圧ショートチャネルトランジスタを形成しているなめ
、高集積化及び高速化には効果はあるが、側壁絶縁膜６
２で規定されるなめオフセット領域が十分とれないこと
及びショートチャネルトランジスタのホットキャリア効
果の改善としてオフセット領域の濃度が規定されるため
十分な耐圧を有する高耐圧トランジスタが得られないこ
とが問題となる。

［発明が解決しようとする問題点］ 本発明が解決しようとする問題点は、従来例に示される
ように、ホットキャリア効果を改善し、高集積化及び高
速化を実現しなＬＤＤ構造の低耐圧ショートチャネルト
ランジスタと、オフセット領域の濃度及びオフセット長
を最適化した十分な耐圧を有するオフセットゲート構造
の高耐圧トランジスタとを共存した半導体装置の形成が
できなかったことである。

［問題点を解決するための手段］ 上記問題点は、一導電型半導体基板上にゲート絶縁膜を
介して形成されたゲート電極及び前記ゲート電極側壁に
形成された側壁絶縁膜を有する半導体装置であって、前
記側壁絶縁膜下部領域に形成された反対導電型の第１の
低濃度不純物領域、前記第１の低濃度不純物領域に直に
接し、前記側壁絶縁膜下部領域の外側に形成された反対
導電型の高濃度不純物領域からなるソースドレイン領域
を有する第１のＭＩＳ電界効果トランジスタと、前記側
壁絶縁膜下部領域及び前記側壁絶縁膜下部領域の外側に
延在して形成された前記第１の低濃度不純物領域より低
濃度の反対導電型の第２の低濃度不純物領域、前記第２
の低濃度不純物領域に直に接し、前記側壁絶縁膜下部領
域より離間して形成された反対導電型の高濃度不純物領
域からなるドレイン領域を有する第２のＭＩＳ電界効果
トランジスタとを有する本発明の半導体装置によって解
決される。

［作　用］ 即ち本発明の半導体装置においては、ゲート電極の側壁
にセルファライン形成された絶縁膜（（Ｉｌｌｌｌ壁膜
縁膜部領域から外側に高濃度不純物領域が設けられ、側
壁絶縁膜下部領域には第１の低濃度不純物領域が設けら
れ、且つ両領域が接して設けられているソースドレイン
構造を持つ第１のＭＩｓ電界効果トランジスタと、側壁
絶縁膜下部領域から離間して高濃度不純物領域が設けら
れ、側壁絶縁膜下部領域及び離間領域に第１の低濃度不
縫物領域より低濃度の第２の低濃度不純物領域が設けら
れ、且つ両領域が接して設けられているドレイン構造を
持つ第２のＭＩＳ電界効果トランジスタが共存する構造
に形成されている。したがって、［、Ｉ）　Ｄ　ｊｌ造
の低耐圧ショートチャネルトランジスタを形成できるな
め、高集積化、高速化及びホ・ノドキャリア効果の改善
による高信頼性が可能である。又、オフセット領域の濃
度及びオフセット長を最適化した十分な耐圧を有するオ
フセットゲートｆ！造の高耐圧トランジスタを形成でき
るため、高電圧駆動を実現できることによる高機能化を
可能にすることもできる。即ち、極めて高集積、高速、
高信頼且つ高機能な半導体集積回路の形成を可能とした
半導体装置を得ることができる。

「実施例］ 以下本発明を、図示実施例により具体的に説明する。

第１図は本発明の半導体装置における第１の実施例の模
式側断面図、第２図は本発明の半導体装置における第２
の実施例の模式■姐枡面図、第３図は本発明の半導体装
置における第３の実施例の模式側断面図、第４図（ａ）
〜（ｒ）は本発明の製造方法の一実施例の工程断面図で
ある。

全図を通じ同一対象物は同一符号で示す。

第１図はｐ型シリコン基板を用いた際の本発明の半導体
装置における第１の実施例の模式側断面図で、１は１０
　　ｃｍ　　程度のｐ−型シリコン（Ｓｉ）基板、２は
１０　　ｃｍ　　程度のｐ型ウェル領域、３ａはｉｏ　
　ｃｍ　　程度の低濃度のｐ型チャネルストッパー領域
、３ｂは１０　　ｃｎ＋　　程度の高濃度のｐ型チャネ
ルストッパー領域、４は１０　　ｃｍ　　程度のｎ−型
不純物領域、５は１０　　ｃｍ　　程度のｎ型不純物領
域、６ａは１０２０ｃｍ−３程度の第１のＭＩＳ電界効
果トランジスタのｎ十型ソース領域、６ｂは１０　　ｃ
ｍ　　程度の第１のＭＩＳ電界効果トランジスタのｎ十
型ドレイン領域、６Ｃは１０　　ｃｍ　　程度の第２の
ＭＩＳ電界効果トランジスタのｎ＋型ソース領域、６ｄ
は　１０２０ｃｍ−３程度の第２のＭＩＳ電界効果Ｉ・
ランジスタのｎ十型ドレイン領域、７は６００　ｎｍ程
度のフィールド酸化膜、８ａは２０ｎ１１程度の第１の
ＭＩＳ電界効果トランジスタのゲート酸化膜、８ｂは１
００　ｎｍ程度の第２のＭＩＳ電界効果トランジスタの
ゲート酸化膜、９ａは３０Ｏｎ１ｌｌ程度の第１のＭＩ
Ｓ電界効果トランジスタのゲート電極、９ｂは３００　
ｎｍ程度の第２のＭＩＳ電界効果トランジスタのゲート
電極、１０は２ｏｎｌｌｌｒｉ度の下地酸化膜、１１は
２５０　ｎｍ程度の側壁絶縁膜、１２は５０ｎｎ＋程度
のブロック用酸化膜、１３は０．８ＰＩ１１程度の燐珪
酸ガラス（ＰＳＧ）膜、１４は１．Ａｌ１１程度のＡ１
配線を示している。

同図においては、ｐ−型シリコン（Ｓｉ）基板丁に設け
られたｐ型ウェル領域２に薄いゲート酸化膜８ａを介し
て比較的短いチャネル長のゲート電極９８か設けられ、
このゲート電極９８の側壁にセルファラインに設けられ
た側壁絶縁膜１１下部領域から外側にｎ＋型ソースドレ
イン領域（６ａ、６ｂ）が設けられ、側壁絶縁膜１１下
部領域にはｎ型不純物領域５が設けられ、前記両領域は
接して設けられ、及びｎ＋型ソースドレイン領域（６ａ
、６ｂ）と接した低濃度のｐ型チャネルストッパー領域
３ａを持つＬＤＤ構造の低耐圧ショートチャネルＩ−ラ
ンジスタか形成されており、一方厚いゲート酸化膜８ｂ
を介して比較的長いチャネル長のゲート電１ｉ９ｂが設
けられ、このゲート電ｉ９ｂの側壁にセルファラインに
設けられた側壁絶縁膜１１下部領域から外側にｎ十型ソ
ース領域６Ｃが設けられ、側壁絶縁膜１１下部領域から
離間してｎ十型ドレイン領域６ｄが設けられ、ソース側
の側壁絶縁膜１１下部領域とドレイン側の（ｊｊｌｌ壁
絶縁股１１下部領域及び離間領域にはｎ−型不純物領域
４が設けられ、ｎ十型ソースドレイン領域（６Ｃ，６ｄ
）とｎ−型不純物ｆｔ域４は接して設けられ、及び少な
くともｎ十型ドレイン領域６ｄとは離間した高濃度のｐ
型チャネルストッパー領域３ｂを持つオフセットゲート
構造の高耐圧トランジスタが形成されている。したかっ
て、ＬＤＤ構造の低耐圧ショートチャネルトランジスタ
を形成できるため、高集積化、高速化及びポットキャリ
ア効果の改善による高信頼性が可能である。又、オフセ
ット領域の濃度及びオフセ・ソト長を最適化した十分な
耐圧を有するオフセラトゲ−８１構造の高耐圧トランジ
スタを形成できるため、高電圧駆動を実現できることに
よる高機能化を可能にすることもできる。

なお同図においては、低耐圧ショートチャネルトランジ
スタと高耐圧トランジスタを同一濃度のｐ型ウェル領域
に形成しているが、それぞれ最適化を計った異なる濃度
のｐ型ウェル領域に形成してもよい。

第２図は本発明の半導体装置における第２の実施例の模
式側断面図で、１〜１４は第１図と同し物を示している
。

同図においては、オフセットゲート構造の高耐圧トラン
ジスタにおいて、ｎ十型ソース領域６Ｃが側壁絶縁膜１
１下部領域まで延在し、ソース側にはｎ−型不純物領域
４が存在しないことを除き第１図と同じである。第１図
の効果にくわえ、このソース領域の構造の改善により、
バックゲート効果を改善でき、伝達コンダクタンスを増
大させることができるため、いっそうの高速化及び駆動
電流増大による高機能化が期待できる。

第３図は本発明の半導体装置における第３の実施例の模
式側断面図で、１〜１４は第１図と同じ物を、１５はｐ
型不純物領域を示している。

同図においては、オフセットゲート構造の高耐圧トラン
ジスタにおいて、ｎ十型ンース領域６Ｃが側壁絶縁膜１
１下部領域まで延在し、ソース側にはｎ−型不純物領域
４が存在しないこと且つゲート電極直下部領域が前記ｎ
十型ソース領域６Ｃに直に接するチャネル領域となるｐ
型不純物領域１５及びドレイン領域から延在したｎ−型
不純物領域４からなることを除き第１図と同じである。

第１図の効果にくわえ、このソース領域及びゲート電極
直下部領域の構造の改善により、バックゲート効果の改
善、チャネル領域の微細化及びゲート電極直下部領域の
オン抵抗の低減化により伝達コンダクタンスを増大させ
ることができるため、なおいっそうの高速化及び駆動電
流増大による高機能化が期待できる。

次いで本発明に係る半導体装置の製造方法の一実施例に
ついて第４図（ａ）〜（「）及び第１図を参照して説明
する。

第４図（ａ） 通常の技法を適用することにより、ｐ−型シリコン（Ｓ
ｉ）基板１にｐ型ウェル領域２、低濃度のｐ型チャネル
ストッパー領域３ａ、高濃度のｐ型チャネルストッパー
領域３ｂ、フィールド酸化膜７等を形成する。

第４図（ｂ） 次いで低耐圧ショートチャネルトランジスタ形成予定領
域に薄いゲート酸化ｇ８ａを、高耐圧トランジスタ形成
予定領域に厚いゲート酸化膜８ｂを、それぞれ形成する
。

第４図（Ｃ） 次いで化学気相成長法により多結晶シリコン膜を成長す
る。次いで通常のフォトリソグラフィー技術を利用し、
レジスト（図示せず）をマスク層とし多結晶シリコン膜
をパターニングし、低耐圧ショートチャネルトランジス
タ用に比較的短いチャネル長のゲート電ｐ９ａを、高耐
圧トランジスタ用に比較的長いチャネル長のゲート電極
９ｂを、それぞれ形成する。

第４図（ｄ） 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）及びゲート電極９ａをマスク層として
、燐をイオン注入してｎ型不純物領域５を形成する。同
様にレジスト（図示せず）及びゲート電極９ｂをマスク
層として、燐をイオン注入してｎ−型不純物領域４を形
成する。

第４図（ｅ） 次いで不要部のゲート酸化膜（８ａ、８ｂ）をエツチン
グ除去する。次いで下地酸化膜１０及び化学気相成長酸
化膜１１を順次成長させる。次いでＲＩＥ　（反応性イ
オンプラズマエツチング）により、ゲート電極（９ａ、
９ｂ）側壁にのみ側壁絶縁膜１１を残す。

第４図（ｆ） 次いでイオン注入用の薄い酸化膜１６を成長する。次い
で通常のフォトリソグラフィー技術を利用し、レジスト
１７、ゲート電極（９ａ、９ｂ）　（１１１壁絶縁膜１
１及びフィールド酸化膜７をマスク層として、砒素をイ
オン注入してｎ十型ソースドレイン領域（６ａ、６ｂ、
６ｃ、６ｄ）を形成する。

第１図 次いてルジスＩへをアッシング除去し、薄い酸化ｐｌＡ
１Ｇをエツチング除去する９次いで通常の技法を適用す
ることにより、ブロック用酸化膜１２及び燐珪酸ガラス
（ＰＳＧ）膜１３の成長、高温熱処理によるｒ１±型ソ
ースドレイン領ｔ４（６ａ、６ｂ、６Ｃ，６ｄ）の深さ
の制御、電極コンタクト窓の形成、Ａ１配線１４の形成
等をおこなって半導体装置を完成する。

以上実施例に示したように、本発明の半導体装置によれ
ば、Ｌ　Ｄ　Ｄ　Ｒ１造の低耐圧ショートチャネルトラ
ンジスタを形成できるなめ、高集積１ヒ、高速化及びボ
ッｈキャリア効果の改停による高倍Ｍ性が可能である。

又、オフセット領域の濃度及びオフセット長を最適化し
た十分な耐圧を有するオフセットゲート構造の高耐圧ト
ランジスタを形成できるため、高電圧駆動を実現できる
ことによる高機能化を可能にすることもできる。

［発明の効果］ 以上説明のように本発明によれは、Ｍ　Ｉ　Ｓ型半導体
装置において、低濃度領域を最適イヒした１１−７ＤＤ
Ａ造の低耐圧ショートチャネルＩ・ランジスタとオフ（
ニット領域の濃度及びオフセット長を最適化したオフセ
ラ１〜ケート構造の高耐圧トランジスタを共存形成でき
るため、極めて高集積、高速、高倍・傾且つ高機能を併
せ持つ半導体集積回路を得ることかできる。

【図面の簡単な説明】

第１図は本発明の゛ト導体装置における第］の実施例の
模式側断面図、 第２図は本発明の半導体装置における第２の実施例の模
式側断面図、 第３図は本発明の半導体装置における第３の実施例の模
式側断面図、 第４図（ａ）〜（［）は本発明の半導体装置における製
造方法の一実施例の工程断面図、 第５図は従来の半導体装置における第１の実施例の模式
側断面図、 第６図は従来の半導体装置における第２の実施例の模式
側断面図である。 図において、 １はｐ−型シリコン（Ｓｉ）基板、 ２はｐ型ウェル領域、 ３ａは低濃度のｐ型チャネルストッパー領域、３ｂは高
濃度のｐ型チャネルストッパー領域、・・１はｎ−型不
純物領域、 らはｎ型不純物領域、 ６ａは第１のＭＩＳ電界効果トランジスタのｒ〕」−型
ソース領域、 ６ｂは第１のＭＩＳ電界効果トランジスタのｎ十型ドレ
イン領域、 ６Ｃは第２のＭＩＳ電界効果トランジスタのｎＪ型ソー
ス領域、 ６ｄは第２のＭＩＳ電界効果トランジスタのｎ−＋−型
ドレイン領域、 ７はフィールド酸化膜、 ８ａは第１のＭ　Ｉ　Ｓ電界効果トランジスタのゲート
酸化Ｊ模、 ８ｂは第２のＭＩＳ電界効果＋−ランジスタのケト酸化
膜、 ９ａは第１のＭＩＳ電界効果トランジスタのケート電極
、 ９１）は第２のＭＩＳ電界効果トランジスタのゲート電
極、 １０、ｉ下地酸化膜、 １１ま側壁絶縁膜、 １２ｉブロツク用酸化ｊ模、 １３１燐珪酸ガラス（ＰＳＧ）膜、 １４まＡ１配線、 １５　ｉｐ型チャ木ル領域 を示す。

Claims (4)

【特許請求の範囲】
1. （１）一導電型半導体基板上にゲート絶縁膜を介して形
   成されたゲート電極及び前記ゲート電極側壁に形成され
   た側壁絶縁膜を有する半導体装置であって、前記側壁絶
   縁膜下部領域に形成された反対導電型の第１の低濃度不
   純物領域、前記第１の低濃度不純物領域に直に接し、前
   記側壁絶縁膜下部領域の外側に形成された反対導電型の
   高濃度不純物領域からなるソースドレイン領域を有する
   第１のＭＩＳ電界効果トランジスタと、前記側壁絶縁膜
   下部領域及び前記側壁絶縁膜下部領域の外側に延在して
   形成された前記第１の低濃度不純物領域より低濃度の反
   対導電型の第２の低濃度不純物領域、前記第２の低濃度
   不純物領域に直に接し、前記側壁絶縁膜下部領域より離
   間して形成された反対導電型の高濃度不純物領域からな
   るドレイン領域を有する第２のＭＩＳ電界効果トランジ
   スタとを有することを特徴とする半導体装置。
2. （２）前記第２のＭＩＳ電界効果トランジスタのソース
   領域が、前記側壁絶縁膜下部領域に形成された前記第２
   の低濃度不純物領域及び前記第２の低濃度不純物領域に
   直に接し、前記側壁絶縁膜下部領域の外側に形成された
   前記高濃度不純物領域からなることを特徴とする特許請
   求の範囲第１項記載の半導体装置。
3. （３）前記第２のＭＩＳ電界効果トランジスタのソース
   領域が、前記側壁絶縁膜下部領域及び前記側壁絶縁膜下
   部領域の外側に延在して形成された前記高濃度不純物領
   域からなることを特徴とする特許請求の範囲第１項記載
   の半導体装置。
4. （４）前記第２のＭＩＳ電界効果トランジスタのソース
   領域が前記側壁絶縁膜下部領域及び前記側壁絶縁膜下部
   領域の外側に延在して形成された前記高濃度不純物領域
   からなり、且つゲート電極直下部領域が前記高濃度不純
   物領域に直に接する一導電型のチャネル領域及びドレイ
   ン領域から延在した前記第２の低濃度不純物領域からな
   ることを特徴とする特許請求の範囲第１項記載の半導体
   装置。