JP2849923B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2849923B2 JP2849923B2 JP1142797A JP14279789A JP2849923B2 JP 2849923 B2 JP2849923 B2 JP 2849923B2 JP 1142797 A JP1142797 A JP 1142797A JP 14279789 A JP14279789 A JP 14279789A JP 2849923 B2 JP2849923 B2 JP 2849923B2
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- Japan
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- region
- insulating film
- low
- type
- concentration impurity
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 ［概要］ ゲート電極の側壁にセルフアライン形成された絶縁膜
（側壁絶縁膜）下部領域から外側に高濃度不純物領域が
設けられ、側壁絶縁膜下部領域には第１の低濃度不純物
領域が設けられ、且つ両領域が接して設けられているソ
ースドレイン構造を持つ第１のMIS電界効果トランジス
タと、側壁絶縁膜下部領域から離間して高濃度不純物領
域が設けられ、側壁絶縁膜下部領域及び離間領域に第１
の濃度不純物より低い濃度の第２の低濃度不純物領域が
設けられ、且つ両領域が接して設けられているドレイン
領域と、側壁絶縁膜下部領域及び側壁絶縁膜下部領域の
外側に延在して形成された高濃度不純物領域からなるソ
ース領域と、ソース領域に直に接する一導電型のチャネ
ル領域及びドレイン領域から延在した前記第２の低濃度
不純物領域とからなるゲート電極直下部領域とからなる
構造を有する第２のMIS電界効果トランジスタとが同一
半導体基板に共存する構造に形成されているため、ホッ
トキャリア効果を改善したLDD構造（Lightly Doped Dra
in）のショートチャネルトランジスタを形成することに
よる高集積化、高速化及び高信頼性を、且つ高耐圧トラ
ンジスタを共存できることにより出力部の高電圧駆動を
可能にできることによる高機能化を可能とした半導体装
置。
（側壁絶縁膜）下部領域から外側に高濃度不純物領域が
設けられ、側壁絶縁膜下部領域には第１の低濃度不純物
領域が設けられ、且つ両領域が接して設けられているソ
ースドレイン構造を持つ第１のMIS電界効果トランジス
タと、側壁絶縁膜下部領域から離間して高濃度不純物領
域が設けられ、側壁絶縁膜下部領域及び離間領域に第１
の濃度不純物より低い濃度の第２の低濃度不純物領域が
設けられ、且つ両領域が接して設けられているドレイン
領域と、側壁絶縁膜下部領域及び側壁絶縁膜下部領域の
外側に延在して形成された高濃度不純物領域からなるソ
ース領域と、ソース領域に直に接する一導電型のチャネ
ル領域及びドレイン領域から延在した前記第２の低濃度
不純物領域とからなるゲート電極直下部領域とからなる
構造を有する第２のMIS電界効果トランジスタとが同一
半導体基板に共存する構造に形成されているため、ホッ
トキャリア効果を改善したLDD構造（Lightly Doped Dra
in）のショートチャネルトランジスタを形成することに
よる高集積化、高速化及び高信頼性を、且つ高耐圧トラ
ンジスタを共存できることにより出力部の高電圧駆動を
可能にできることによる高機能化を可能とした半導体装
置。
［産業上の利用分野］ 本発明はMIS型半導体装置に係り、特に、高電圧駆動
部を内蔵した高集積な半導体集積回路の形成を可能とし
た半導体装置に関する。
部を内蔵した高集積な半導体集積回路の形成を可能とし
た半導体装置に関する。
従来、高電圧駆動部を内蔵した半導体集積回路の形成
においては、十分な耐圧を有する高耐圧トランジスタと
LDD構造の低耐圧ショートチャネルトランジスタとの共
存が難しいため、高耐圧トランジスタの特性を重要視す
る場合は、低耐圧トランジスタとしてはLDD構造のショ
ートチャネルトランジスタを使用せず、比較的チャネル
長の長いトランジスタを使用していたので高集積化及び
高速化に難があった。又は、高集積及び高速を重要視
し、低耐圧トランジスタとしてLDD構造のショートチャ
ネルトランジスタを使用する場合は、高耐圧トランジス
タの特性を犠牲にし、比較的駆動電圧が低い半導体集積
回路の形成にとどめていた。そこで、高集積、高速且つ
駆動電圧を自由に選択できる高機能形を併せ持つ半導体
集積回路の形成を実現できる手段が要望されている。
においては、十分な耐圧を有する高耐圧トランジスタと
LDD構造の低耐圧ショートチャネルトランジスタとの共
存が難しいため、高耐圧トランジスタの特性を重要視す
る場合は、低耐圧トランジスタとしてはLDD構造のショ
ートチャネルトランジスタを使用せず、比較的チャネル
長の長いトランジスタを使用していたので高集積化及び
高速化に難があった。又は、高集積及び高速を重要視
し、低耐圧トランジスタとしてLDD構造のショートチャ
ネルトランジスタを使用する場合は、高耐圧トランジス
タの特性を犠牲にし、比較的駆動電圧が低い半導体集積
回路の形成にとどめていた。そこで、高集積、高速且つ
駆動電圧を自由に選択できる高機能形を併せ持つ半導体
集積回路の形成を実現できる手段が要望されている。
［従来の技術］ 第３図は従来の半導体装置における第１の実施例の模
式側断面図で、51はｐ−型シリコン（Si）基板、52aは
低濃度のｐ型チャネルストッパー領域、52bは高濃度の
ｐ型チャネルストッパー領域、53はｎ−型不純物領域、
54aは第１のMIS電界効果トランジスタのｎ＋型ソース領
域、54bは第１のMIS電界効果トランジスタのｎ＋型ドレ
イン領域、54cは第２のMIS電界効果トランジスタのｎ＋
型ソース領域、54dは第２のMIS電界効果トランジスタの
ｎ＋型ドレイン領域、55はフィールド酸化膜、56aは第
１のMIS電界効果トランジスタのゲート酸化膜、56bは第
２のMIS電界効果トランジスタのゲート酸化膜、57aは第
１のMIS電界効果トランジスタのゲート電極、57bは第２
のMIS電界効果トランジスタのゲート電極、58はブロッ
ク用酸化膜、59は燐珪酸ガラス（PSG）膜、60はAl配線
を示している。
式側断面図で、51はｐ−型シリコン（Si）基板、52aは
低濃度のｐ型チャネルストッパー領域、52bは高濃度の
ｐ型チャネルストッパー領域、53はｎ−型不純物領域、
54aは第１のMIS電界効果トランジスタのｎ＋型ソース領
域、54bは第１のMIS電界効果トランジスタのｎ＋型ドレ
イン領域、54cは第２のMIS電界効果トランジスタのｎ＋
型ソース領域、54dは第２のMIS電界効果トランジスタの
ｎ＋型ドレイン領域、55はフィールド酸化膜、56aは第
１のMIS電界効果トランジスタのゲート酸化膜、56bは第
２のMIS電界効果トランジスタのゲート酸化膜、57aは第
１のMIS電界効果トランジスタのゲート電極、57bは第２
のMIS電界効果トランジスタのゲート電極、58はブロッ
ク用酸化膜、59は燐珪酸ガラス（PSG）膜、60はAl配線
を示している。
同図においては、ｐ−型シリコン（Si）基板51に選択
的に、ｎ＋型ソース領域54a、ｎ＋型ドレイン領域54b、
薄いゲート酸化膜56a、比較的短いチャネル長のゲート
電極57a及びｎ＋型ソースドレイン領域（54a,54b）と接
した低濃度のｐ型チャネルストッパー領域52aを持つ通
常構造の低耐圧のＮチャネルトランジスタと、ｎ＋型ソ
ース領域54c、ｎ−型不純物領域53、ｎ＋型ドレイン領
域54d、厚いゲート酸化膜56b、比較的長いチャネル長の
ゲート電極57b及びｎ＋型ドレイン領域54dと離間した高
濃度のｐ型チャネルストッパー領域52bを持つ通常のオ
フセットゲート構造の高耐圧のＮチャネルトランジスタ
が形成されている。この場合は高耐圧トランジスタの特
性を重要視力しており、十分な耐圧を有する高耐圧トラ
ンジスタは得られているが、LDD構造の低耐圧ショート
チャネルトランジスタを形成していないので高集積化及
び高速化に難がある。
的に、ｎ＋型ソース領域54a、ｎ＋型ドレイン領域54b、
薄いゲート酸化膜56a、比較的短いチャネル長のゲート
電極57a及びｎ＋型ソースドレイン領域（54a,54b）と接
した低濃度のｐ型チャネルストッパー領域52aを持つ通
常構造の低耐圧のＮチャネルトランジスタと、ｎ＋型ソ
ース領域54c、ｎ−型不純物領域53、ｎ＋型ドレイン領
域54d、厚いゲート酸化膜56b、比較的長いチャネル長の
ゲート電極57b及びｎ＋型ドレイン領域54dと離間した高
濃度のｐ型チャネルストッパー領域52bを持つ通常のオ
フセットゲート構造の高耐圧のＮチャネルトランジスタ
が形成されている。この場合は高耐圧トランジスタの特
性を重要視力しており、十分な耐圧を有する高耐圧トラ
ンジスタは得られているが、LDD構造の低耐圧ショート
チャネルトランジスタを形成していないので高集積化及
び高速化に難がある。
第４図は従来の半導体装置における第２の実施例の模
式側断面図で、51、52、54a〜60は第５図と同じ物を、6
1は下地酸化膜、62は側壁絶縁膜、63はｎ型不純物領
域、64はｐ型ウエル領域を示している。
式側断面図で、51、52、54a〜60は第５図と同じ物を、6
1は下地酸化膜、62は側壁絶縁膜、63はｎ型不純物領
域、64はｐ型ウエル領域を示している。
同図においては、ｐ−型シリコン（Si）基板51に設け
られたｐ型ウエル領域64に薄いゲート酸化膜56aを介し
て比較的短いチャネル長のゲート電極57aが設けられ、
このゲート電極57aの側壁にセルフアラインに設けられ
た絶縁膜（側壁絶縁膜）62下部領域から外側にｎ＋型ソ
ースドレイン領域（54a,54b）が設けられ、側壁絶縁膜6
2下部領域にはｎ型不純物領域63が設けられ、前記両領
域は接して設けられ、及びｎ＋型ソースドレイン領域
（54a,54b）と接した低濃度のｐ型チャネルストッパー
領域52aを持つLDD構造の低耐圧ショートチャネルトラン
ジスタが形成されており、一方厚いゲート酸化膜56bを
介して比較的長いチャネル長のゲート電極57bが設けら
れ、このゲート電極57bの側壁にセルフアラインに設け
られた側壁絶縁膜62下部領域から外側にｎ＋型ソースド
レイン領域（54c,54d）が設けられ、側壁絶縁膜62下部
領域にはｎ型不純物領域63が設けられ、前記両領域は接
して設けられ、及び少なくともｎ＋型ドレイン領域54d
とは離間した高濃度のｐ型チャネルストッパー領域52b
を持つオフセットゲート構造の高耐圧トランジスタが形
成されている。この場合はLDD構造の低耐圧ショートチ
ャネルトランジスタを形成しているため、高集積化及び
高速化には効果はあるが、側壁絶縁膜62で規定されるた
めオフセット領域が十分とれないこと及びショートチャ
ネルトランジスタのホットキャリア効果の改善としてオ
フセット領域の濃度が規定されるため十分な耐圧を有す
る高耐圧トランジスタが得られないことが問題となる。
られたｐ型ウエル領域64に薄いゲート酸化膜56aを介し
て比較的短いチャネル長のゲート電極57aが設けられ、
このゲート電極57aの側壁にセルフアラインに設けられ
た絶縁膜（側壁絶縁膜）62下部領域から外側にｎ＋型ソ
ースドレイン領域（54a,54b）が設けられ、側壁絶縁膜6
2下部領域にはｎ型不純物領域63が設けられ、前記両領
域は接して設けられ、及びｎ＋型ソースドレイン領域
（54a,54b）と接した低濃度のｐ型チャネルストッパー
領域52aを持つLDD構造の低耐圧ショートチャネルトラン
ジスタが形成されており、一方厚いゲート酸化膜56bを
介して比較的長いチャネル長のゲート電極57bが設けら
れ、このゲート電極57bの側壁にセルフアラインに設け
られた側壁絶縁膜62下部領域から外側にｎ＋型ソースド
レイン領域（54c,54d）が設けられ、側壁絶縁膜62下部
領域にはｎ型不純物領域63が設けられ、前記両領域は接
して設けられ、及び少なくともｎ＋型ドレイン領域54d
とは離間した高濃度のｐ型チャネルストッパー領域52b
を持つオフセットゲート構造の高耐圧トランジスタが形
成されている。この場合はLDD構造の低耐圧ショートチ
ャネルトランジスタを形成しているため、高集積化及び
高速化には効果はあるが、側壁絶縁膜62で規定されるた
めオフセット領域が十分とれないこと及びショートチャ
ネルトランジスタのホットキャリア効果の改善としてオ
フセット領域の濃度が規定されるため十分な耐圧を有す
る高耐圧トランジスタが得られないことが問題となる。
［発明が解決しようとする問題点］ 本発明が解決しようとする問題点は、従来例に示され
るように、ホットキャリア効果を改善し、高集積化及び
高速化を実現したLDD構造の低耐圧ショートチャネルト
ランジスタと、オフセット領域の濃度及びオフセット長
を最適化した十分な耐圧を有するオフセットゲート構造
の高耐圧トランジスタとを共存した半導体装置の形成が
できなかったことである。
るように、ホットキャリア効果を改善し、高集積化及び
高速化を実現したLDD構造の低耐圧ショートチャネルト
ランジスタと、オフセット領域の濃度及びオフセット長
を最適化した十分な耐圧を有するオフセットゲート構造
の高耐圧トランジスタとを共存した半導体装置の形成が
できなかったことである。
［問題点を解決するための手段］ 上記問題点は、一導電型半導体基板上にゲート絶縁膜
を介して形成されたゲート電極及び前記ゲート電極側壁
に形成された側壁絶縁膜を有する半導体装置であって、
前記側壁絶縁膜下部領域に形成された反対導電型の第１
の低濃度不純物領域、前記第１の低濃度不純物領域に直
に接し、前記側壁絶縁膜下部領域の外側に形成された反
対導電型の高濃度不純物領域からなるソースドレイン領
域を有する低電源駆動の第１のMIS電界効果トランジス
タと、前記側壁絶縁膜下部領域及び前記側壁絶縁膜下部
領域の外側に延在して形成された前記第１の低濃度不純
物領域より低濃度の反対導電型の第２の低濃度不純物領
域、前記第２の低濃度不純物領域に直に接し、前記側壁
絶縁膜下部領域より離間して形成された反対導電型の高
濃度不純物領域からなるドレイン領域と、前記側壁絶縁
膜下部領域及び前記側壁絶縁膜下部領域の外側に延在し
て形成された前記反対導電型の高濃度不純物領域からな
るソース領域と、且つゲート電極直下部領域が前記ソー
ス領域に直に接する一導電型のチャネル領域及び前記ド
レイン領域から延在した前記第２の低濃度不純物領域と
からなる高電源駆動の第２のMIS電界効果トランジスタ
とを同一半導体基板に設けた本発明の半導体装置によっ
て解決される。
を介して形成されたゲート電極及び前記ゲート電極側壁
に形成された側壁絶縁膜を有する半導体装置であって、
前記側壁絶縁膜下部領域に形成された反対導電型の第１
の低濃度不純物領域、前記第１の低濃度不純物領域に直
に接し、前記側壁絶縁膜下部領域の外側に形成された反
対導電型の高濃度不純物領域からなるソースドレイン領
域を有する低電源駆動の第１のMIS電界効果トランジス
タと、前記側壁絶縁膜下部領域及び前記側壁絶縁膜下部
領域の外側に延在して形成された前記第１の低濃度不純
物領域より低濃度の反対導電型の第２の低濃度不純物領
域、前記第２の低濃度不純物領域に直に接し、前記側壁
絶縁膜下部領域より離間して形成された反対導電型の高
濃度不純物領域からなるドレイン領域と、前記側壁絶縁
膜下部領域及び前記側壁絶縁膜下部領域の外側に延在し
て形成された前記反対導電型の高濃度不純物領域からな
るソース領域と、且つゲート電極直下部領域が前記ソー
ス領域に直に接する一導電型のチャネル領域及び前記ド
レイン領域から延在した前記第２の低濃度不純物領域と
からなる高電源駆動の第２のMIS電界効果トランジスタ
とを同一半導体基板に設けた本発明の半導体装置によっ
て解決される。
［作 用］ 即ち本発明の半導体装置においては、ゲート電極の側
壁にセルフアライン形成された絶縁膜（側壁絶縁膜）下
部領域から外側に高濃度不純物領域が設けられ、側壁絶
縁膜下部領域には第１の低濃度不純物領域が設けられ、
且つ両領域が接して設けられているソースドレイン構造
を持つ第１のMIS電界効果トランジスタと、側壁絶縁膜
下部領域から離間して高濃度不純物領域が設けられ、側
壁絶縁膜下部領域及び離間領域に第１の低濃度不純物領
域より低濃度の第２の低濃度不純物領域が設けられ、且
つ両領域が接して設けられているドレイン領域と、側壁
絶縁膜下部領域及び側壁絶縁膜下部領域の外側に延在し
て形成された高濃度不純物領域からなるソース領域と、
ソース領域に直に接する一導電型のチャネル領域及びド
レイン領域から延在した前記第２の低濃度不純物領域と
からなるゲート電極直下部領域とからなる構造を有する
第２のMIS電界効果トランジスタとが同一半導体基板に
共存する構造に形成されている。したがって、LDD構造
の低耐圧ショートチャネルトランジスタを形成できるた
め、高集積化、高速化及びホットキャリア効果の改善に
よる高信頼性が可能である。又、オフセット領域の濃度
及びオフセット長を最適化した十分な耐圧を有するオフ
セットゲート構造の高耐圧トランジスタを形成できるた
め、高電圧駆動を実現できることによる高機能化を可能
にすることもできる。即ち、極めて高集積、高速、高信
頼且つ高機能な半導体集積回路の形成を可能とした半導
体装置を得ることができる。
壁にセルフアライン形成された絶縁膜（側壁絶縁膜）下
部領域から外側に高濃度不純物領域が設けられ、側壁絶
縁膜下部領域には第１の低濃度不純物領域が設けられ、
且つ両領域が接して設けられているソースドレイン構造
を持つ第１のMIS電界効果トランジスタと、側壁絶縁膜
下部領域から離間して高濃度不純物領域が設けられ、側
壁絶縁膜下部領域及び離間領域に第１の低濃度不純物領
域より低濃度の第２の低濃度不純物領域が設けられ、且
つ両領域が接して設けられているドレイン領域と、側壁
絶縁膜下部領域及び側壁絶縁膜下部領域の外側に延在し
て形成された高濃度不純物領域からなるソース領域と、
ソース領域に直に接する一導電型のチャネル領域及びド
レイン領域から延在した前記第２の低濃度不純物領域と
からなるゲート電極直下部領域とからなる構造を有する
第２のMIS電界効果トランジスタとが同一半導体基板に
共存する構造に形成されている。したがって、LDD構造
の低耐圧ショートチャネルトランジスタを形成できるた
め、高集積化、高速化及びホットキャリア効果の改善に
よる高信頼性が可能である。又、オフセット領域の濃度
及びオフセット長を最適化した十分な耐圧を有するオフ
セットゲート構造の高耐圧トランジスタを形成できるた
め、高電圧駆動を実現できることによる高機能化を可能
にすることもできる。即ち、極めて高集積、高速、高信
頼且つ高機能な半導体集積回路の形成を可能とした半導
体装置を得ることができる。
［実施例］ 以下本発明を、図示実施例により具体的に説明する。
第１図は本発明の半導体装置における一実施例の模式
側断面図、第２図（ａ）〜（ｆ）は本発明の半導体装置
における製造方法の一実施例の工程断面図である。
側断面図、第２図（ａ）〜（ｆ）は本発明の半導体装置
における製造方法の一実施例の工程断面図である。
全図を通じ同一対象物は同一符号で示す。
第１図はｐ型シリコン基板を用いた際の本発明の半導
体装置における第１の実施例の模式側断面図で、１は10
15cm-3程度のｐ−型シリコン（Si）基板、２は1016cm-3
程度のｐ型ウエル領域、3aは1016cm-3程度の低濃度のｐ
型チャネルストッパー領域、3bは1017cm-3程度の高濃度
のｐ型チャネルストッパー領域、４は1016cm-3程度のｎ
−型不純物領域、５は1017cm-3程度のｎ型不純物領域、
6aは1020cm-3程度の第１のMIS電界効果トランジスタの
ｎ−型ソース領域、6bは1020cm-3程度の第１のMIS電界
効果トランジスタのｎ＋型ドレイン領域、6cは1020cm-3
程度の第２のMIS電界効果トランジスタｎ＋型ソース領
域、6dは 1020cm-3程度の第２のMIS電界効果トランジ
スタのｎ＋型ドレイン領域、７は600nm程度のフィール
ド酸化膜、8aは20nm程度の第１のMIS電界効果トランジ
スタのゲート酸化膜、8bは100nm程度の第２のMIS電界効
果トランジスタのゲート酸化膜、9aは300m程度の第１の
MIS電界効果トランジスタのゲート電極、9bは300nm程度
の第２のMIS電界効果トランジスタのゲート電極、10は2
0nm程度の下地酸化膜、11は250nm程度の側壁絶縁膜、12
は50nm程度のブロック用酸化膜、13は0.8μｍ程度の燐
珪酸ガラス（PSG）膜、14は１μｍ程度のAl配線、15は
ｐ型チャネル領域を示している。
体装置における第１の実施例の模式側断面図で、１は10
15cm-3程度のｐ−型シリコン（Si）基板、２は1016cm-3
程度のｐ型ウエル領域、3aは1016cm-3程度の低濃度のｐ
型チャネルストッパー領域、3bは1017cm-3程度の高濃度
のｐ型チャネルストッパー領域、４は1016cm-3程度のｎ
−型不純物領域、５は1017cm-3程度のｎ型不純物領域、
6aは1020cm-3程度の第１のMIS電界効果トランジスタの
ｎ−型ソース領域、6bは1020cm-3程度の第１のMIS電界
効果トランジスタのｎ＋型ドレイン領域、6cは1020cm-3
程度の第２のMIS電界効果トランジスタｎ＋型ソース領
域、6dは 1020cm-3程度の第２のMIS電界効果トランジ
スタのｎ＋型ドレイン領域、７は600nm程度のフィール
ド酸化膜、8aは20nm程度の第１のMIS電界効果トランジ
スタのゲート酸化膜、8bは100nm程度の第２のMIS電界効
果トランジスタのゲート酸化膜、9aは300m程度の第１の
MIS電界効果トランジスタのゲート電極、9bは300nm程度
の第２のMIS電界効果トランジスタのゲート電極、10は2
0nm程度の下地酸化膜、11は250nm程度の側壁絶縁膜、12
は50nm程度のブロック用酸化膜、13は0.8μｍ程度の燐
珪酸ガラス（PSG）膜、14は１μｍ程度のAl配線、15は
ｐ型チャネル領域を示している。
同図においては、ｐ−型シリコン（Si）基板１に設け
られたｐ型ウエル領域２に薄いゲート酸化膜8aを介して
比較的短いチャネル長のゲート電極9aが設けられ、この
ゲート電極9aの側壁にセルフアラインに設けられた側壁
絶縁膜11下部領域から外側にｎ＋型ソースドレイン領域
（6a,6b）が設けられ、側壁絶縁膜11下部領域にはｎ型
不純物領域５が設けられ、前記両領域は接して設けら
れ、及びｎ＋型ソースドレイン領域（6a,6b）と接した
低濃度のｐ型チャネルストッパー領域3aを持つLDD構造
の低耐圧ショートチャネルトランジスタ形成されてお
り、一方厚いゲート酸化膜8bを介して比較的長いチャネ
ル長のゲート電極9bが設けられ、このゲート電極9bの側
壁にセルフアラインに設けられた側壁絶縁膜11下部領域
から離間してｎ＋型ドレイン領域6dが設けられ、ドレイ
ン側の側壁絶縁膜11下部領域及び離間領域にはｎ＋型ド
レイン領域6dに接してｎ−型不純物領域４が設けられて
いる。一方、ソース側においては、ｎ−型不純物領域４
は設けられておらず、側壁絶縁膜11下部領域まで延在し
てｎ＋型ソース領域6cが設けられている。又、ゲート電
極9b直下部領域はｎ＋型ソース領域6cに直に接するｐ型
チャネル領域15及びドレイン側から延在したｎ−型不純
物領域４がｐ型チャネル領域15の一部に接して設けられ
ている。そして少なくともｎ＋型ドレイン領域6dとは離
間する構造にｐ型チャネルストッパー領域3bを有するオ
フセットゲート構造の高耐圧トランジスタが形成されて
いる。したがって、LDD構造の低耐圧ショートチャネル
トランジスタを形成できるため、高集積化、高速化及び
ホットキャリア効果の改善による高信頼性が可能であ
る。又、オフセット領域の濃度及びオフセット長を最適
化した十分な耐圧を有するオフセットゲート構造の高耐
圧トランジスタを形成できるため、高電圧駆動を実現で
きることによる高機能化を可能にすることもできる。さ
らにソース領域及びゲート電極直下部領域の構造の改善
により、バックゲート効果の改善、チャネル領域の微細
化及びゲート電極直下部領域のオン抵抗の低減化により
伝達コンダクタンスを増大させることができるため、い
っそう高速化及び駆動電流増大による高機能化が期待で
きる。
られたｐ型ウエル領域２に薄いゲート酸化膜8aを介して
比較的短いチャネル長のゲート電極9aが設けられ、この
ゲート電極9aの側壁にセルフアラインに設けられた側壁
絶縁膜11下部領域から外側にｎ＋型ソースドレイン領域
（6a,6b）が設けられ、側壁絶縁膜11下部領域にはｎ型
不純物領域５が設けられ、前記両領域は接して設けら
れ、及びｎ＋型ソースドレイン領域（6a,6b）と接した
低濃度のｐ型チャネルストッパー領域3aを持つLDD構造
の低耐圧ショートチャネルトランジスタ形成されてお
り、一方厚いゲート酸化膜8bを介して比較的長いチャネ
ル長のゲート電極9bが設けられ、このゲート電極9bの側
壁にセルフアラインに設けられた側壁絶縁膜11下部領域
から離間してｎ＋型ドレイン領域6dが設けられ、ドレイ
ン側の側壁絶縁膜11下部領域及び離間領域にはｎ＋型ド
レイン領域6dに接してｎ−型不純物領域４が設けられて
いる。一方、ソース側においては、ｎ−型不純物領域４
は設けられておらず、側壁絶縁膜11下部領域まで延在し
てｎ＋型ソース領域6cが設けられている。又、ゲート電
極9b直下部領域はｎ＋型ソース領域6cに直に接するｐ型
チャネル領域15及びドレイン側から延在したｎ−型不純
物領域４がｐ型チャネル領域15の一部に接して設けられ
ている。そして少なくともｎ＋型ドレイン領域6dとは離
間する構造にｐ型チャネルストッパー領域3bを有するオ
フセットゲート構造の高耐圧トランジスタが形成されて
いる。したがって、LDD構造の低耐圧ショートチャネル
トランジスタを形成できるため、高集積化、高速化及び
ホットキャリア効果の改善による高信頼性が可能であ
る。又、オフセット領域の濃度及びオフセット長を最適
化した十分な耐圧を有するオフセットゲート構造の高耐
圧トランジスタを形成できるため、高電圧駆動を実現で
きることによる高機能化を可能にすることもできる。さ
らにソース領域及びゲート電極直下部領域の構造の改善
により、バックゲート効果の改善、チャネル領域の微細
化及びゲート電極直下部領域のオン抵抗の低減化により
伝達コンダクタンスを増大させることができるため、い
っそう高速化及び駆動電流増大による高機能化が期待で
きる。
なお同図においては、低耐圧ショートチャネルトラン
ジスタと高耐圧トランジスタを同一濃度のｐ型ウエル領
域に形成しているが、それぞれ最適化を計った異なる濃
度のｐ型ウエル領域に形成してもよい。
ジスタと高耐圧トランジスタを同一濃度のｐ型ウエル領
域に形成しているが、それぞれ最適化を計った異なる濃
度のｐ型ウエル領域に形成してもよい。
次いで本発明に係る半導体装置の製造方法の一実施例
について第２図（ａ）〜（ｆ）及び第１図を参照して説
明する。
について第２図（ａ）〜（ｆ）及び第１図を参照して説
明する。
第２図（ａ） 通常の技法を適用することにより、Ｐ−型シリコン
（Si）基板１にｐ型ウエル領域２、低濃度のｐ型チャネ
ルストッパー領域3a、高濃度のｐ型チャネルストッパー
領域3b、フィールド酸化膜７等を形成する。
（Si）基板１にｐ型ウエル領域２、低濃度のｐ型チャネ
ルストッパー領域3a、高濃度のｐ型チャネルストッパー
領域3b、フィールド酸化膜７等を形成する。
第２図（ｂ） 次いで低耐圧ショートチャネルトランジスタ形成予定
領域に薄いゲート酸化膜8aを、高耐圧トランジスタ形成
予定領域に厚いゲート酸化膜8bを、それぞれ形成する。
領域に薄いゲート酸化膜8aを、高耐圧トランジスタ形成
予定領域に厚いゲート酸化膜8bを、それぞれ形成する。
第２図（ｃ） 次いで通常のフォトリソグラフィー技術を利用し、レ
ジスト（図示せず）をマスク層として、高耐圧トランジ
スタ形成予定領域に燐をイオン注入してｎ−型不純物領
域４を形成する。次いでレジストを除去する。次いで化
学気相成長法により多結晶シリコン膜を成長する。次い
で通常のフォトリソグラフィー技術を利用し、レジスト
（図示せず）をマスク層とし多結晶シリコン膜をパター
ニングし、低耐圧ショートチャネルトランジスタ用に比
較的短いチャネル長のゲート電極9aを、高耐圧トランジ
スタ用に比較的長いチャネル長のゲート電極9bをそれぞ
れ形成する。次いでレジストを除去する。
ジスト（図示せず）をマスク層として、高耐圧トランジ
スタ形成予定領域に燐をイオン注入してｎ−型不純物領
域４を形成する。次いでレジストを除去する。次いで化
学気相成長法により多結晶シリコン膜を成長する。次い
で通常のフォトリソグラフィー技術を利用し、レジスト
（図示せず）をマスク層とし多結晶シリコン膜をパター
ニングし、低耐圧ショートチャネルトランジスタ用に比
較的短いチャネル長のゲート電極9aを、高耐圧トランジ
スタ用に比較的長いチャネル長のゲート電極9bをそれぞ
れ形成する。次いでレジストを除去する。
第２図（ｄ） 次いで通常のフォトリソグラフィー技術を利用し、レ
ジスト（図示せず）及びゲート電極9aをマスク層とし
て、低耐圧ショートチャネルトランジスタ形成領域に燐
をイオン注入してｎ型不純物領域５を形成する。次いで
レジストを除去する。次いで通常のフォトリソグラフィ
ー技術を利用し、レジスト（図示せず）及びゲート電極
9bをマスク層として、硼素をイオン注入して高耐圧トラ
ンジスタ形成領域のソース側にチャネル領域形成用のｐ
型不純物領域15を形成する。次いでレジストを除去す
る。次いで通常フォトリソグラフィー技術を利用し、レ
ジスト（図示せず）ゲート電極9b及びフィールド酸化膜
７をマスク層として、砒素をイオン注入して高耐圧トラ
ンジスタ形成領域にｎ＋型ソースドレイン領域（6c、6
d）を形成する。次いでレジストを除去する。
ジスト（図示せず）及びゲート電極9aをマスク層とし
て、低耐圧ショートチャネルトランジスタ形成領域に燐
をイオン注入してｎ型不純物領域５を形成する。次いで
レジストを除去する。次いで通常のフォトリソグラフィ
ー技術を利用し、レジスト（図示せず）及びゲート電極
9bをマスク層として、硼素をイオン注入して高耐圧トラ
ンジスタ形成領域のソース側にチャネル領域形成用のｐ
型不純物領域15を形成する。次いでレジストを除去す
る。次いで通常フォトリソグラフィー技術を利用し、レ
ジスト（図示せず）ゲート電極9b及びフィールド酸化膜
７をマスク層として、砒素をイオン注入して高耐圧トラ
ンジスタ形成領域にｎ＋型ソースドレイン領域（6c、6
d）を形成する。次いでレジストを除去する。
第２図（ｅ） 次いで不要部のゲート酸化膜（8a,8b）をエッチング
除去する。次いで下地酸化膜10及び化学気相成長酸化膜
11を順次成長させる。次いでRIE（反応性イオンプラズ
マエッチング）により、ゲート電極（9a,9b）側壁にの
み側壁絶縁膜11を残す。
除去する。次いで下地酸化膜10及び化学気相成長酸化膜
11を順次成長させる。次いでRIE（反応性イオンプラズ
マエッチング）により、ゲート電極（9a,9b）側壁にの
み側壁絶縁膜11を残す。
第２図（ｆ） 次いでイオン注入用の薄い酸化膜16を成長する。次い
で通常のフォトリソグラフィー技術を利用し、レジスト
（図示せず）、ゲート電極9a、側壁絶縁膜11及びフィー
ルド酸化膜７をマスク層として、砒素をイオン注入して
低耐圧ショートチャネルトランジスタ形成領域にｎ＋型
ソースドレイン領域（6a,6b）を形成する。次いでレジ
ストを除去する。
で通常のフォトリソグラフィー技術を利用し、レジスト
（図示せず）、ゲート電極9a、側壁絶縁膜11及びフィー
ルド酸化膜７をマスク層として、砒素をイオン注入して
低耐圧ショートチャネルトランジスタ形成領域にｎ＋型
ソースドレイン領域（6a,6b）を形成する。次いでレジ
ストを除去する。
第１図 次いでレジストをアッシング除去し、薄い酸化膜16を
エッチング除去する。次いで通常の技法を適用すること
により、ブロック用酸化膜12及び燐珪酸ガラス（PSG）
膜13の成長、高温熱処理によるｎ＋型ソースドレイン領
域（6a,6b,6c,6d）の深さの制御、電極コンタクト窓の
形成、Al配線14の形成等をおこなって半導体装置を完成
する。
エッチング除去する。次いで通常の技法を適用すること
により、ブロック用酸化膜12及び燐珪酸ガラス（PSG）
膜13の成長、高温熱処理によるｎ＋型ソースドレイン領
域（6a,6b,6c,6d）の深さの制御、電極コンタクト窓の
形成、Al配線14の形成等をおこなって半導体装置を完成
する。
以上実施例に示したように、本発明の半導体装置によ
れば、LDD構造の低耐圧ショートチャネルトランジスタ
を形成できるため、高集積化、高速化及びホットキャリ
ア効果の改善による高信頼性が可能である。又、オフセ
ット領域の濃度及びオフセット長を最適化した十分な耐
圧を有するオフセットゲーム構造の高耐圧トランジスタ
を形成できるため、高電圧駆動を実施できることによる
高機能化を可能にすることもできる。
れば、LDD構造の低耐圧ショートチャネルトランジスタ
を形成できるため、高集積化、高速化及びホットキャリ
ア効果の改善による高信頼性が可能である。又、オフセ
ット領域の濃度及びオフセット長を最適化した十分な耐
圧を有するオフセットゲーム構造の高耐圧トランジスタ
を形成できるため、高電圧駆動を実施できることによる
高機能化を可能にすることもできる。
［発明の効果］ 以上説明のように本発明によれば、MIS型半導体装置
において、低濃度領域を最適化したLDD構造の低耐圧シ
ョートチャネルトランジスタとオフセット領域の濃度及
びオフセット長を最適化したオフセットゲート構造の高
耐圧トランジスタを共存形成できるため、極めて高集
積、高速、高信頼且つ高機能を併せ持つ半導体集積回路
を得ることができる。
において、低濃度領域を最適化したLDD構造の低耐圧シ
ョートチャネルトランジスタとオフセット領域の濃度及
びオフセット長を最適化したオフセットゲート構造の高
耐圧トランジスタを共存形成できるため、極めて高集
積、高速、高信頼且つ高機能を併せ持つ半導体集積回路
を得ることができる。
第１図は本発明の半導体装置における一実施例の模式側
断面図、第２図（ａ）〜（ｆ）は本発明の半導体装置に
おける製造方法の一実施例の工程断面図、第３図は従来
の半導体装置における第１の実施例の模式側断面図、第
４図は従来の半導体装置における第２の実施例の模式側
断面図である。 図において、 １はｐ−型シリコン（Si）基板、 ２はｐ型ウエル領域、 3aは低濃度のｐ型チャネルストッパー領域、 3bは高濃度のｐ型チャネルストッパー領域、 ４はｎ−型不純物領域、 ５はｎ型不純物領域、 6aは第１のMIS電界効果トランジスタのｎ＋型ソース領
域、 6bは第１のMIS電界効果トランジスタのｎ＋型ドレイン
領域、 6cは第２のMIS電界効果トランジスタのｎ＋型ソース領
域、 6dは第２のMIS電界効果トランジスタのｎ＋型ドレイン
領域、 ７はフィールド酸化膜、 8aは第１のMIS電界効果トランジスタのゲート酸化膜、 8bは第２のMIS電界効果トランジスタのゲート酸化膜、 9aは第１のMIS電界効果トランジスタのゲート電極、 9bは第２のMIS電界効果トランジスタのゲート電極、 10は下地酸化膜、 11は側壁絶縁膜、 12はブロック用酸化膜、 13は燐珪酸ガラス（PSG）膜、 14はAl配線、 15はｐ型チャネル領域 を示す。
断面図、第２図（ａ）〜（ｆ）は本発明の半導体装置に
おける製造方法の一実施例の工程断面図、第３図は従来
の半導体装置における第１の実施例の模式側断面図、第
４図は従来の半導体装置における第２の実施例の模式側
断面図である。 図において、 １はｐ−型シリコン（Si）基板、 ２はｐ型ウエル領域、 3aは低濃度のｐ型チャネルストッパー領域、 3bは高濃度のｐ型チャネルストッパー領域、 ４はｎ−型不純物領域、 ５はｎ型不純物領域、 6aは第１のMIS電界効果トランジスタのｎ＋型ソース領
域、 6bは第１のMIS電界効果トランジスタのｎ＋型ドレイン
領域、 6cは第２のMIS電界効果トランジスタのｎ＋型ソース領
域、 6dは第２のMIS電界効果トランジスタのｎ＋型ドレイン
領域、 ７はフィールド酸化膜、 8aは第１のMIS電界効果トランジスタのゲート酸化膜、 8bは第２のMIS電界効果トランジスタのゲート酸化膜、 9aは第１のMIS電界効果トランジスタのゲート電極、 9bは第２のMIS電界効果トランジスタのゲート電極、 10は下地酸化膜、 11は側壁絶縁膜、 12はブロック用酸化膜、 13は燐珪酸ガラス（PSG）膜、 14はAl配線、 15はｐ型チャネル領域 を示す。
Claims (1)
- 【請求項１】一導電型半導体基板上にゲート絶縁膜を介
して形成されたゲート電極及び前記ゲート電極側壁に形
成された側壁絶縁膜を有する半導体装置であって、前記
側壁絶縁膜下部領域に形成された反対導電型の第１の低
濃度不純物領域、前記第１の低濃度不純物領域に直に接
し、前記側壁絶縁膜下部領域の外側に形成された反対導
電型の高濃度不純物領域からなるソースドレイン領域を
有する低電源駆動の第１のMIS電界効果トランジスタ
と、前記側壁絶縁膜下部領域及び前記側壁絶縁膜下部領
域の外側に延在して形成された前記第１の低濃度不純物
領域より低濃度の反対導電型の第２の低濃度不純物領
域、前記第２の低濃度不純物領域に直に接し、前記側壁
絶縁膜下部領域より離間して形成された反対導電型の高
濃度不純物領域からなるドレイン領域と、前記側壁絶縁
膜下部領域及び前記側壁絶縁膜下部領域の外側に延在し
て形成された前記反対導電型の高濃度不純物領域からな
るソース領域と、且つゲート電極直下部領域が前記ソー
ス領域に直に接する一導電型のチャネル領域及び前記ド
レイン領域から延在した前記第２の低濃度不純物領域と
からなる高電源駆動の第２のMIS電界効果トランジスタ
とを同一半導体基板に設けたことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1142797A JP2849923B2 (ja) | 1989-06-05 | 1989-06-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1142797A JP2849923B2 (ja) | 1989-06-05 | 1989-06-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH036855A JPH036855A (ja) | 1991-01-14 |
| JP2849923B2 true JP2849923B2 (ja) | 1999-01-27 |
Family
ID=15323847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1142797A Expired - Lifetime JP2849923B2 (ja) | 1989-06-05 | 1989-06-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2849923B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6233048A (ja) * | 1985-08-03 | 1987-02-13 | Nippon Steel Corp | 連続鋳造法 |
| JP3119902B2 (ja) * | 1991-07-16 | 2000-12-25 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| WO2002056368A1 (fr) * | 2000-12-27 | 2002-07-18 | Hitachi, Ltd | Amplificateur de puissance haute frequence et appareil de communication radio |
| JP2023117135A (ja) * | 2022-02-10 | 2023-08-23 | 合肥晶合集成電路股▲ふん▼有限公司 | 半導体装置及びその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59219966A (ja) * | 1983-05-30 | 1984-12-11 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS61133656A (ja) * | 1984-12-03 | 1986-06-20 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS61263261A (ja) * | 1985-05-17 | 1986-11-21 | Nec Corp | Ｍｏｓ型半導体素子の製造方法 |
| JPS61116876A (ja) * | 1985-11-15 | 1986-06-04 | Hitachi Ltd | 大電力用絶縁ゲート電界効果型半導体装置 |
| JPS62194662A (ja) * | 1986-02-21 | 1987-08-27 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS62283666A (ja) * | 1986-05-31 | 1987-12-09 | Sharp Corp | 半導体装置および製造方法 |
-
1989
- 1989-06-05 JP JP1142797A patent/JP2849923B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH036855A (ja) | 1991-01-14 |
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