JPH11186402A - 半導体装置及び半導体製造方法 - Google Patents
半導体装置及び半導体製造方法Info
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- JPH11186402A JPH11186402A JP9353073A JP35307397A JPH11186402A JP H11186402 A JPH11186402 A JP H11186402A JP 9353073 A JP9353073 A JP 9353073A JP 35307397 A JP35307397 A JP 35307397A JP H11186402 A JPH11186402 A JP H11186402A
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- dmosfet
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Abstract
(57)【要約】
【課題】 ＤＭＯＳＦＥＴにおいて、半導体装置の製造
に要するコストを増すことなく、ドレインのコンタクト
窓とドレインコンタクト層の互いのマスク合わせずれを
見込んだマージンを考慮する必要をなくし、ドレインコ
ンタクト層を小さくし、素子サイズを縮小した優れた半
導体製造方法を実現する。 【解決手段】 半導体基板２００上のＤＭＯＳＦＥＴ形
成領域上にドレイン層２０１を形成し、次に、ゲート酸
化膜２０４及び第１の多結晶シリコン膜２０５を形成
し、第１の開口窓２０７を開口する。次に、第２の多結
晶シリコン膜２０９を形成し、ゲート電極２１１及び、
第１の開口窓２０７を取り囲むような第１の領域２１２
を形成する。
に要するコストを増すことなく、ドレインのコンタクト
窓とドレインコンタクト層の互いのマスク合わせずれを
見込んだマージンを考慮する必要をなくし、ドレインコ
ンタクト層を小さくし、素子サイズを縮小した優れた半
導体製造方法を実現する。 【解決手段】 半導体基板２００上のＤＭＯＳＦＥＴ形
成領域上にドレイン層２０１を形成し、次に、ゲート酸
化膜２０４及び第１の多結晶シリコン膜２０５を形成
し、第１の開口窓２０７を開口する。次に、第２の多結
晶シリコン膜２０９を形成し、ゲート電極２１１及び、
第１の開口窓２０７を取り囲むような第１の領域２１２
を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、 半導体基板上に
ＤＭＯＳＦＥＴを搭載した半導体装置及び製造方法に関
するものである。
ＤＭＯＳＦＥＴを搭載した半導体装置及び製造方法に関
するものである。
【０００２】
【従来の技術】近年、様々な機器の駆動用デバイスであ
るＤＭＯＳＦＥＴ（Double DiffusedMOSFET）を搭載し
た半導体装置に関する提案が数多くみられる。
るＤＭＯＳＦＥＴ（Double DiffusedMOSFET）を搭載し
た半導体装置に関する提案が数多くみられる。
【０００３】以下に、従来のＤＭＯＳＦＥＴの製造方法
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【０００４】まず、図２１に示すように、ドレインとな
るｎ型の半導体基板３００の表面上に例えばシリコン酸
化膜及び多結晶シリコンからなる絶縁ゲート３０１を形
成する。次に、図２２に示すように、絶縁ゲート３０１
をマスクの一部としてｐ型のボディ層３０２を形成す
る。次に、図２３に示すように、絶縁ゲート３０１をマ
スクの一部としてソース層３０３及びドレインコンタク
ト層３０４を形成する。このようにして各拡散層の形成
が終了し、この後、図２４に示すように絶縁膜３０５を
形成し、各拡散層の上の絶縁膜の一部を開口し、開口し
たコンタクト窓に金属電極３０６を形成して素子を完成
する。
るｎ型の半導体基板３００の表面上に例えばシリコン酸
化膜及び多結晶シリコンからなる絶縁ゲート３０１を形
成する。次に、図２２に示すように、絶縁ゲート３０１
をマスクの一部としてｐ型のボディ層３０２を形成す
る。次に、図２３に示すように、絶縁ゲート３０１をマ
スクの一部としてソース層３０３及びドレインコンタク
ト層３０４を形成する。このようにして各拡散層の形成
が終了し、この後、図２４に示すように絶縁膜３０５を
形成し、各拡散層の上の絶縁膜の一部を開口し、開口し
たコンタクト窓に金属電極３０６を形成して素子を完成
する。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
従来のＤＭＯＳＦＥＴを搭載した半導体装置及びその製
造方法においては、金属配線のためのコンタクト窓開け
用マスクとドレインコンタクト層形成用マスクのマスク
合わせずれマージンを見込んだパターン設計としなけれ
ばならず、素子サイズが大きくなってしまうという問題
点を有していた。
従来のＤＭＯＳＦＥＴを搭載した半導体装置及びその製
造方法においては、金属配線のためのコンタクト窓開け
用マスクとドレインコンタクト層形成用マスクのマスク
合わせずれマージンを見込んだパターン設計としなけれ
ばならず、素子サイズが大きくなってしまうという問題
点を有していた。
【０００６】すなわち、図２５に示すようにドレインコ
ンタクト層３０４は、本来コンタクト窓の大きさＣと同
一の大きさでよいが、コンタクト窓とドレインコンタク
ト層の互いのマスク合わせずれを見込んだマージンＡを
持ち、大きさをＢとして設計しなければならない。その
ために、素子のサイズが大きくなってしまうという欠点
があった。
ンタクト層３０４は、本来コンタクト窓の大きさＣと同
一の大きさでよいが、コンタクト窓とドレインコンタク
ト層の互いのマスク合わせずれを見込んだマージンＡを
持ち、大きさをＢとして設計しなければならない。その
ために、素子のサイズが大きくなってしまうという欠点
があった。
【０００７】本発明は上記従来のＤＭＯＳＦＥＴの課題
を考慮し、ＤＭＯＳＦＥＴのドレインコンタクト層とコ
ンタクト窓のマージンをなくし、素子のサイズを小さく
できる優れた半導体装置及び製造方法を提供することを
目的とする。
を考慮し、ＤＭＯＳＦＥＴのドレインコンタクト層とコ
ンタクト窓のマージンをなくし、素子のサイズを小さく
できる優れた半導体装置及び製造方法を提供することを
目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体装置及びその製造方法において
は下記に示す構造及び手段を講じている。
に、本発明による半導体装置及びその製造方法において
は下記に示す構造及び手段を講じている。
【０００９】まず請求項１に記載された半導体装置は、
半導体基板上に少なくとも１つのＤＭＯＳＦＥＴを搭載
した半導体装置であって、前記ＤＭＯＳＦＥＴは、低濃
度の第１導電型不純物を含むドレイン層と、前記ドレイ
ン層上にゲート絶縁膜を介して形成された絶縁ゲート電
極と、前記絶縁ゲート電極の一方の下部側方の前記ドレ
イン層に取り囲まれるように形成される前記ドレイン層
よりも高濃度の第１導電型不純物を含むドレインコンタ
クト層と、前記ドレインコンタクト層の上部に形成さ
れ、下面がドレインコンタクト層と接し、第１導電型不
純物を含む多結晶半導体膜からなる第１の領域と、前記
絶縁ゲート電極の他方の下部側方に形成され高濃度の第
１導電型不純物を含むソース層と、前記ソース層を取り
囲み、かつ前記半導体基板の表面付近の領域で前記絶縁
ゲート電極の下方領域の一部にまで達するしきい値制御
レベルの第２導電型不純物を含むボディ層とを少なくと
も有し、前記ＤＭＯＳＦＥＴの第１の領域の上面は下面
よりも面積が大きくなっている。
半導体基板上に少なくとも１つのＤＭＯＳＦＥＴを搭載
した半導体装置であって、前記ＤＭＯＳＦＥＴは、低濃
度の第１導電型不純物を含むドレイン層と、前記ドレイ
ン層上にゲート絶縁膜を介して形成された絶縁ゲート電
極と、前記絶縁ゲート電極の一方の下部側方の前記ドレ
イン層に取り囲まれるように形成される前記ドレイン層
よりも高濃度の第１導電型不純物を含むドレインコンタ
クト層と、前記ドレインコンタクト層の上部に形成さ
れ、下面がドレインコンタクト層と接し、第１導電型不
純物を含む多結晶半導体膜からなる第１の領域と、前記
絶縁ゲート電極の他方の下部側方に形成され高濃度の第
１導電型不純物を含むソース層と、前記ソース層を取り
囲み、かつ前記半導体基板の表面付近の領域で前記絶縁
ゲート電極の下方領域の一部にまで達するしきい値制御
レベルの第２導電型不純物を含むボディ層とを少なくと
も有し、前記ＤＭＯＳＦＥＴの第１の領域の上面は下面
よりも面積が大きくなっている。
【００１０】請求項１の構造により、ＤＭＯＳＦＥＴの
ドレインコンタクト層は上部に実質上同一の導電型不純
物を含む多結晶半導体膜からなる第１の領域を持つ。第
１の領域はドレインコンタクト層と接する下面よりも上
面のほうが面積が大きい。従って、従来必要であったコ
ンタクト窓開け用のマスクとのマスク合わせずれを見込
んだマージンは第１の領域の上面に含めることができる
ため、ドレインコンタクト層を小さくすることができ
る。従って、素子のサイズを小さくすることができる。
ドレインコンタクト層は上部に実質上同一の導電型不純
物を含む多結晶半導体膜からなる第１の領域を持つ。第
１の領域はドレインコンタクト層と接する下面よりも上
面のほうが面積が大きい。従って、従来必要であったコ
ンタクト窓開け用のマスクとのマスク合わせずれを見込
んだマージンは第１の領域の上面に含めることができる
ため、ドレインコンタクト層を小さくすることができ
る。従って、素子のサイズを小さくすることができる。
【００１１】請求項２に記載された半導体装置は、半導
体基板上に少なくとも１つのＤＭＯＳＦＥＴとバイポー
ラトランジスタを搭載した半導体装置であって、前記Ｄ
ＭＯＳＦＥＴは、低濃度の第１導電型不純物を含むドレ
イン層と、前記ドレイン層上にゲート絶縁膜を介して形
成された絶縁ゲート電極と、前記絶縁ゲート電極の一方
の下部側方の前記ドレイン層に取り囲まれるように形成
される前記ドレイン層よりも高濃度の第１導電型不純物
を含むドレインコンタクト層と、前記ドレインコンタク
ト層の上部に形成され、下面がドレインコンタクト層と
接し、第１導電型不純物を含む多結晶半導体膜からなる
第１の領域と、前記絶縁ゲート電極の他方の下部側方に
形成され高濃度の第１導電型不純物を含むソース層と、
前記ソース層を取り囲み、かつ前記半導体基板の表面付
近の領域で前記絶縁ゲート電極の下方領域の一部にまで
達するしきい値制御レベルの第２導電型不純物を含むボ
ディ層とを少なくとも有し、前記バイポーラトランジス
タは、低濃度の第１導電型不純物を含むコレクタ層と、
前記コレクタ層に取り囲まれる領域に形成される第２導
電型不純物を含むベース層と、前記ベース層に取り囲ま
れる領域に形成される前記コレクタ層よりも高濃度の第
１導電型不純物を含むエミッタ層と、前記エミッタ層の
上部に形成され、下面がエミッタ層と接し、第１導電型
不純物を含む多結晶半導体膜からなる第２の領域とを少
なくとも有し、前記ＤＭＯＳＦＥＴの第１の領域と前記
バイポーラトランジスタの第２の領域は実質上同一の材
料で、実質上同一の濃度と不純物深さをもち、上面は下
面よりも面積が大きく、かつ前記ＤＭＯＳＦＥＴのドレ
インコンタクト層と前記バイポーラトランジスタのエミ
ッタ層の第１導電型不純物は実質上同一の濃度と不純物
深さを持っている。
体基板上に少なくとも１つのＤＭＯＳＦＥＴとバイポー
ラトランジスタを搭載した半導体装置であって、前記Ｄ
ＭＯＳＦＥＴは、低濃度の第１導電型不純物を含むドレ
イン層と、前記ドレイン層上にゲート絶縁膜を介して形
成された絶縁ゲート電極と、前記絶縁ゲート電極の一方
の下部側方の前記ドレイン層に取り囲まれるように形成
される前記ドレイン層よりも高濃度の第１導電型不純物
を含むドレインコンタクト層と、前記ドレインコンタク
ト層の上部に形成され、下面がドレインコンタクト層と
接し、第１導電型不純物を含む多結晶半導体膜からなる
第１の領域と、前記絶縁ゲート電極の他方の下部側方に
形成され高濃度の第１導電型不純物を含むソース層と、
前記ソース層を取り囲み、かつ前記半導体基板の表面付
近の領域で前記絶縁ゲート電極の下方領域の一部にまで
達するしきい値制御レベルの第２導電型不純物を含むボ
ディ層とを少なくとも有し、前記バイポーラトランジス
タは、低濃度の第１導電型不純物を含むコレクタ層と、
前記コレクタ層に取り囲まれる領域に形成される第２導
電型不純物を含むベース層と、前記ベース層に取り囲ま
れる領域に形成される前記コレクタ層よりも高濃度の第
１導電型不純物を含むエミッタ層と、前記エミッタ層の
上部に形成され、下面がエミッタ層と接し、第１導電型
不純物を含む多結晶半導体膜からなる第２の領域とを少
なくとも有し、前記ＤＭＯＳＦＥＴの第１の領域と前記
バイポーラトランジスタの第２の領域は実質上同一の材
料で、実質上同一の濃度と不純物深さをもち、上面は下
面よりも面積が大きく、かつ前記ＤＭＯＳＦＥＴのドレ
インコンタクト層と前記バイポーラトランジスタのエミ
ッタ層の第１導電型不純物は実質上同一の濃度と不純物
深さを持っている。
【００１２】請求項２の構造により、ＤＭＯＳＦＥＴの
ドレインコンタクト層は上部に実質上同一の導電型不純
物を含む多結晶半導体膜からなる第１の領域を持つ。第
１の領域はドレインコンタクト層と接する下面よりも上
面のほうが面積が大きい。従って、従来必要であったコ
ンタクト窓開け用のマスクとのマスク合わせずれを見込
んだマージンは第１の領域の上面に含めることができる
ため、ドレインコンタクト層を小さくすることができ
る。従って、素子のサイズを小さくすることができる。
しかも、第１の領域はバイポーラトランジスタのいわゆ
る多結晶エミッタ構造と実質上同一の構造であるため、
同時に形成することができ、半導体装置の製造に要する
コストは上昇することがない。
ドレインコンタクト層は上部に実質上同一の導電型不純
物を含む多結晶半導体膜からなる第１の領域を持つ。第
１の領域はドレインコンタクト層と接する下面よりも上
面のほうが面積が大きい。従って、従来必要であったコ
ンタクト窓開け用のマスクとのマスク合わせずれを見込
んだマージンは第１の領域の上面に含めることができる
ため、ドレインコンタクト層を小さくすることができ
る。従って、素子のサイズを小さくすることができる。
しかも、第１の領域はバイポーラトランジスタのいわゆ
る多結晶エミッタ構造と実質上同一の構造であるため、
同時に形成することができ、半導体装置の製造に要する
コストは上昇することがない。
【００１３】請求項３に記載された半導体装置の製造方
法は、半導体基板上に少なくとも１つのＤＭＯＳＦＥＴ
を搭載した半導体装置の製造方法であって、前記半導体
基板上のＤＭＯＳＦＥＴ形成領域に第１導電型不純物を
導入して前記ＤＭＯＳＦＥＴのドレイン層を形成する工
程と、前記半導体基板上に絶縁膜を形成する工程と、前
記ＤＭＯＳＦＥＴ形成領域の前記ドレイン層に取り囲ま
れる将来ドレインコンタクト層となるべき領域上の前記
絶縁膜を除去し、開口窓を形成する工程と、前記半導体
基板上に多結晶半導体膜を形成する工程と、前記多結晶
半導体膜をエッチングして前記ＤＭＯＳＦＥＴ形成領域
上に絶縁ゲートと、将来ドレインコンタクト層となるべ
き領域の上部であって前記開口窓を取り囲む領域に第１
の領域を同時に形成する工程と、前記ＤＭＯＳＦＥＴ形
成領域上の表面部で、前記絶縁ゲート電極の下部側方に
第２導電型不純物をドープして、前記絶縁ゲートの下方
領域の一部にまで達する前記ＤＭＯＳＦＥＴのボディ層
を形成する工程と、前記ＤＭＯＳＦＥＴ形成領域の前記
ボディ層に取り囲まれる領域及び前記第１の領域に第１
導電型不純物をドープして前記ＤＭＯＳＦＥＴのソース
層及びドレインコンタクト層を同時に形成する工程とを
少なくとも有している。
法は、半導体基板上に少なくとも１つのＤＭＯＳＦＥＴ
を搭載した半導体装置の製造方法であって、前記半導体
基板上のＤＭＯＳＦＥＴ形成領域に第１導電型不純物を
導入して前記ＤＭＯＳＦＥＴのドレイン層を形成する工
程と、前記半導体基板上に絶縁膜を形成する工程と、前
記ＤＭＯＳＦＥＴ形成領域の前記ドレイン層に取り囲ま
れる将来ドレインコンタクト層となるべき領域上の前記
絶縁膜を除去し、開口窓を形成する工程と、前記半導体
基板上に多結晶半導体膜を形成する工程と、前記多結晶
半導体膜をエッチングして前記ＤＭＯＳＦＥＴ形成領域
上に絶縁ゲートと、将来ドレインコンタクト層となるべ
き領域の上部であって前記開口窓を取り囲む領域に第１
の領域を同時に形成する工程と、前記ＤＭＯＳＦＥＴ形
成領域上の表面部で、前記絶縁ゲート電極の下部側方に
第２導電型不純物をドープして、前記絶縁ゲートの下方
領域の一部にまで達する前記ＤＭＯＳＦＥＴのボディ層
を形成する工程と、前記ＤＭＯＳＦＥＴ形成領域の前記
ボディ層に取り囲まれる領域及び前記第１の領域に第１
導電型不純物をドープして前記ＤＭＯＳＦＥＴのソース
層及びドレインコンタクト層を同時に形成する工程とを
少なくとも有している。
【００１４】請求項３の方法により、ＤＭＯＳＦＥＴの
ドレインコンタクト層の上部にドレインと実質上同一の
導電型不純物を含む多結晶半導体膜からなる第１の領域
が形成される。第１の領域の下部は開口窓でドレインコ
ンタクト層と接続されており、開口窓を取り囲むように
第１の領域が形成されていることから、第１の領域の上
面は下面よりも面積が大きい。従って、従来必要であっ
たコンタクト窓開け用のマスクとのマスク合わせずれを
見込んだマージンは第１の領域の上面に含めることがで
きるため、ドレインコンタクト層を小さくすることがで
きる。従って、素子のサイズを小さくすることができ
る。
ドレインコンタクト層の上部にドレインと実質上同一の
導電型不純物を含む多結晶半導体膜からなる第１の領域
が形成される。第１の領域の下部は開口窓でドレインコ
ンタクト層と接続されており、開口窓を取り囲むように
第１の領域が形成されていることから、第１の領域の上
面は下面よりも面積が大きい。従って、従来必要であっ
たコンタクト窓開け用のマスクとのマスク合わせずれを
見込んだマージンは第１の領域の上面に含めることがで
きるため、ドレインコンタクト層を小さくすることがで
きる。従って、素子のサイズを小さくすることができ
る。
【００１５】請求項４に記載された半導体装置の製造方
法は、半導体基板上に少なくとも１つのＤＭＯＳＦＥＴ
を搭載した半導体装置の製造方法であって、前記半導体
基板上のＤＭＯＳＦＥＴ形成領域に第１導電型不純物を
導入して前記ＤＭＯＳＦＥＴのドレイン層を形成する工
程と、前記半導体基板上に絶縁膜を形成する工程と、前
記絶縁膜上に第１の多結晶半導体膜を形成する工程と、
前記ＤＭＯＳＦＥＴ形成領域の前記ドレイン層に取り囲
まれる将来ドレインコンタクト層となるべき領域上の前
記絶縁膜及び前記第１の多結晶半導体膜を除去し、開口
窓を形成する工程と、前記半導体基板上に第２の多結晶
半導体膜を形成する工程と、前記第１の多結晶半導体膜
及び前記第２の多結晶半導体膜をエッチングして前記Ｄ
ＭＯＳＦＥＴ形成領域上に絶縁ゲートと、将来ドレイン
コンタクト層となるべき領域の上部であって前記開口窓
を取り囲む領域に第１の領域を同時に形成する工程と、
前記ＤＭＯＳＦＥＴ形成領域上の表面部で、前記絶縁ゲ
ートの下部側方に第２導電型不純物をドープして、前記
絶縁ゲート電極の下方領域の一部にまで達する前記ＤＭ
ＯＳＦＥＴのボディ層を形成する工程と、前記ＤＭＯＳ
ＦＥＴ形成領域の前記ボディ層に取り囲まれる領域及び
前記第１の領域に第１導電型不純物をドープして前記Ｄ
ＭＯＳＦＥＴのソース層及びドレインコンタクト層を形
成する工程とを少なくとも有している。
法は、半導体基板上に少なくとも１つのＤＭＯＳＦＥＴ
を搭載した半導体装置の製造方法であって、前記半導体
基板上のＤＭＯＳＦＥＴ形成領域に第１導電型不純物を
導入して前記ＤＭＯＳＦＥＴのドレイン層を形成する工
程と、前記半導体基板上に絶縁膜を形成する工程と、前
記絶縁膜上に第１の多結晶半導体膜を形成する工程と、
前記ＤＭＯＳＦＥＴ形成領域の前記ドレイン層に取り囲
まれる将来ドレインコンタクト層となるべき領域上の前
記絶縁膜及び前記第１の多結晶半導体膜を除去し、開口
窓を形成する工程と、前記半導体基板上に第２の多結晶
半導体膜を形成する工程と、前記第１の多結晶半導体膜
及び前記第２の多結晶半導体膜をエッチングして前記Ｄ
ＭＯＳＦＥＴ形成領域上に絶縁ゲートと、将来ドレイン
コンタクト層となるべき領域の上部であって前記開口窓
を取り囲む領域に第１の領域を同時に形成する工程と、
前記ＤＭＯＳＦＥＴ形成領域上の表面部で、前記絶縁ゲ
ートの下部側方に第２導電型不純物をドープして、前記
絶縁ゲート電極の下方領域の一部にまで達する前記ＤＭ
ＯＳＦＥＴのボディ層を形成する工程と、前記ＤＭＯＳ
ＦＥＴ形成領域の前記ボディ層に取り囲まれる領域及び
前記第１の領域に第１導電型不純物をドープして前記Ｄ
ＭＯＳＦＥＴのソース層及びドレインコンタクト層を形
成する工程とを少なくとも有している。
【００１６】請求項４の方法により、ＤＭＯＳＦＥＴの
ドレインコンタクト層の上部にドレインと実質上同一の
導電型不純物を含む多結晶半導体膜からなる第１の領域
が形成される。第１の領域の下部は開口窓でドレインコ
ンタクト層と接続されており、開口窓を取り囲むように
第１の領域が形成されていることから、第１の領域の上
面は下面よりも面積が大きい。従って、従来必要であっ
たコンタクト窓開け用のマスクとのマスク合わせずれを
見込んだマージンは第１の領域の上面に含めることがで
きるため、ドレインコンタクト層を小さくすることがで
きる。従って、素子のサイズを小さくすることができ
る。さらにこの製造方法によると、絶縁膜形成後に絶縁
膜上に第１の多結晶半導体膜が形成される。開口窓を形
成する際に開口窓以外の領域の絶縁膜の上には第１の多
結晶半導体膜が存在している。よって、開口窓以外の領
域の絶縁膜は開口窓を形成する際にダメージを受けるこ
とはなく、高品質の絶縁膜を形成することができる。
ドレインコンタクト層の上部にドレインと実質上同一の
導電型不純物を含む多結晶半導体膜からなる第１の領域
が形成される。第１の領域の下部は開口窓でドレインコ
ンタクト層と接続されており、開口窓を取り囲むように
第１の領域が形成されていることから、第１の領域の上
面は下面よりも面積が大きい。従って、従来必要であっ
たコンタクト窓開け用のマスクとのマスク合わせずれを
見込んだマージンは第１の領域の上面に含めることがで
きるため、ドレインコンタクト層を小さくすることがで
きる。従って、素子のサイズを小さくすることができ
る。さらにこの製造方法によると、絶縁膜形成後に絶縁
膜上に第１の多結晶半導体膜が形成される。開口窓を形
成する際に開口窓以外の領域の絶縁膜の上には第１の多
結晶半導体膜が存在している。よって、開口窓以外の領
域の絶縁膜は開口窓を形成する際にダメージを受けるこ
とはなく、高品質の絶縁膜を形成することができる。
【００１７】請求項５に記載された半導体装置の製造方
法は、半導体基板上に少なくとも１つのＤＭＯＳＦＥＴ
とバイポーラトランジスタを搭載した半導体装置の製造
方法であって、前記半導体基板上のＤＭＯＳＦＥＴ形成
領域及びバイポーラトランジスタ形成領域に第１導電型
不純物を導入して前記ＤＭＯＳＦＥＴのドレイン層及び
前記バイポーラトランジスタのコレクタ層を形成する工
程と、前記バイポーラトランジスタ形成領域の前記コレ
クタ層に取り囲まれる領域に第２導電型不純物をドープ
して前記バイポーラトランジスタのベース層を形成する
工程と、前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜をエッチングして、前記ＤＭＯＳＦＥＴ形成
領域の前記ドレイン層に取り囲まれる将来ドレインコン
タクト層となるべき領域上に第１の開口窓と、前記バイ
ポーラトランジスタ形成領域の前記ベース層に取り囲ま
れる将来エミッタ層となるべき領域上に第２の開口窓を
同時に形成する工程と、前記半導体基板上に多結晶半導
体膜を形成する工程と、前記多結晶半導体膜をエッチン
グして前記ＤＭＯＳＦＥＴ形成領域上に絶縁ゲートと、
将来ドレインコンタクト層となるべき領域の上部であっ
て前記第１の開口窓を取り囲む領域に第１の領域と、前
記バイポーラトランジスタ形成領域上の将来エミッタ層
となるべき領域の上部であって前記第２の開口窓を取り
囲む領域に第２の領域を同時に形成する工程と、前記Ｄ
ＭＯＳＦＥＴ形成領域上の表面部で、前記絶縁ゲート電
極の下部側方に第２導電型不純物をドープして、前記絶
縁ゲートの下方領域の一部にまで達する前記ＤＭＯＳＦ
ＥＴのボディ層を形成する工程と、前記ＤＭＯＳＦＥＴ
形成領域の前記ボディ層に取り囲まれる領域及び前記第
１の領域及び前記バイポーラトランジスタ形成領域の前
記第２の領域に第１導電型不純物をドープして前記ＤＭ
ＯＳＦＥＴのソース層及びドレインコンタクト層及び前
記バイポーラトランジスタのエミッタ層を形成する工程
とを少なくとも有している。
法は、半導体基板上に少なくとも１つのＤＭＯＳＦＥＴ
とバイポーラトランジスタを搭載した半導体装置の製造
方法であって、前記半導体基板上のＤＭＯＳＦＥＴ形成
領域及びバイポーラトランジスタ形成領域に第１導電型
不純物を導入して前記ＤＭＯＳＦＥＴのドレイン層及び
前記バイポーラトランジスタのコレクタ層を形成する工
程と、前記バイポーラトランジスタ形成領域の前記コレ
クタ層に取り囲まれる領域に第２導電型不純物をドープ
して前記バイポーラトランジスタのベース層を形成する
工程と、前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜をエッチングして、前記ＤＭＯＳＦＥＴ形成
領域の前記ドレイン層に取り囲まれる将来ドレインコン
タクト層となるべき領域上に第１の開口窓と、前記バイ
ポーラトランジスタ形成領域の前記ベース層に取り囲ま
れる将来エミッタ層となるべき領域上に第２の開口窓を
同時に形成する工程と、前記半導体基板上に多結晶半導
体膜を形成する工程と、前記多結晶半導体膜をエッチン
グして前記ＤＭＯＳＦＥＴ形成領域上に絶縁ゲートと、
将来ドレインコンタクト層となるべき領域の上部であっ
て前記第１の開口窓を取り囲む領域に第１の領域と、前
記バイポーラトランジスタ形成領域上の将来エミッタ層
となるべき領域の上部であって前記第２の開口窓を取り
囲む領域に第２の領域を同時に形成する工程と、前記Ｄ
ＭＯＳＦＥＴ形成領域上の表面部で、前記絶縁ゲート電
極の下部側方に第２導電型不純物をドープして、前記絶
縁ゲートの下方領域の一部にまで達する前記ＤＭＯＳＦ
ＥＴのボディ層を形成する工程と、前記ＤＭＯＳＦＥＴ
形成領域の前記ボディ層に取り囲まれる領域及び前記第
１の領域及び前記バイポーラトランジスタ形成領域の前
記第２の領域に第１導電型不純物をドープして前記ＤＭ
ＯＳＦＥＴのソース層及びドレインコンタクト層及び前
記バイポーラトランジスタのエミッタ層を形成する工程
とを少なくとも有している。
【００１８】請求項５の方法により、ＤＭＯＳＦＥＴの
ドレインコンタクト層の上部にドレインと実質上同一の
導電型不純物を含む多結晶半導体膜からなる第１の領域
が形成される。第１の領域の下部は開口窓でドレインコ
ンタクト層と接続されており、開口窓を取り囲むように
第１の領域が形成されていることから、第１の領域の上
面は下面よりも面積が大きい。従って、従来必要であっ
たコンタクト窓開け用のマスクとのマスク合わせずれを
見込んだマージンは第１の領域の上面に含めることがで
きるため、ドレインコンタクト層を小さくすることがで
きる。従って、素子のサイズを小さくすることができ
る。しかも、第１の領域はバイポーラトランジスタのい
わゆる多結晶エミッタ構造と実質上同一の構造であるた
め、同時に形成することができ、半導体装置の製造に要
するコストは上昇することがない。
ドレインコンタクト層の上部にドレインと実質上同一の
導電型不純物を含む多結晶半導体膜からなる第１の領域
が形成される。第１の領域の下部は開口窓でドレインコ
ンタクト層と接続されており、開口窓を取り囲むように
第１の領域が形成されていることから、第１の領域の上
面は下面よりも面積が大きい。従って、従来必要であっ
たコンタクト窓開け用のマスクとのマスク合わせずれを
見込んだマージンは第１の領域の上面に含めることがで
きるため、ドレインコンタクト層を小さくすることがで
きる。従って、素子のサイズを小さくすることができ
る。しかも、第１の領域はバイポーラトランジスタのい
わゆる多結晶エミッタ構造と実質上同一の構造であるた
め、同時に形成することができ、半導体装置の製造に要
するコストは上昇することがない。
【００１９】請求項６に記載された半導体装置の製造方
法は、半導体基板上に少なくとも１つのＤＭＯＳＦＥＴ
とバイポーラトランジスタを搭載した半導体装置の製造
方法であって、前記半導体基板上のＤＭＯＳＦＥＴ形成
領域及びバイポーラトランジスタ形成領域に第１導電型
不純物を導入して前記ＤＭＯＳＦＥＴのドレイン層及び
前記バイポーラトランジスタのコレクタ層を形成する工
程と、前記バイポーラトランジスタ形成領域の前記コレ
クタ層に取り囲まれる領域に第２導電型不純物をドープ
して前記バイポーラトランジスタのベース層を形成する
工程と、前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に第１の多結晶半導体膜を形成する工程
と、前記絶縁膜及び前記第１の多結晶半導体膜をエッチ
ングして、前記ＤＭＯＳＦＥＴ形成領域の前記ドレイン
層に取り囲まれる将来ドレインコンタクト層となるべき
領域上に第１の開口窓と、前記バイポーラトランジスタ
形成領域の前記ベース層に取り囲まれる将来エミッタ層
となるべき領域上に第２の開口窓を同時に形成する工程
と、前記半導体基板上に第２の多結晶半導体膜を形成す
る工程と、前記第１の多結晶半導体膜及び前記第２の多
結晶半導体膜をエッチングして前記ＤＭＯＳＦＥＴ形成
領域上に絶縁ゲートと、将来ドレインコンタクト層とな
るべき領域の上部であって前記第１の開口窓を取り囲む
領域に第１の領域と、前記バイポーラトランジスタ形成
領域上の将来エミッタ層となるべき領域の上部であって
前記第２の開口窓を取り囲む領域に第２の領域を同時に
形成する工程と、前記ＤＭＯＳＦＥＴ形成領域上の表面
部で、前記絶縁ゲートの下部側方に第２導電型不純物を
ドープして、前記絶縁ゲート電極の下方領域の一部にま
で達する前記ＤＭＯＳＦＥＴのボディ層を形成する工程
と、前記ＤＭＯＳＦＥＴ形成領域の前記ボディ層に取り
囲まれる領域及び前記第１の領域及び前記バイポーラト
ランジスタ形成領域の前記第２の領域に第１導電型不純
物をドープして前記ＤＭＯＳＦＥＴのソース層及びドレ
インコンタクト層及び前記バイポーラトランジスタのエ
ミッタ層を形成する工程とを少なくとも有している。
法は、半導体基板上に少なくとも１つのＤＭＯＳＦＥＴ
とバイポーラトランジスタを搭載した半導体装置の製造
方法であって、前記半導体基板上のＤＭＯＳＦＥＴ形成
領域及びバイポーラトランジスタ形成領域に第１導電型
不純物を導入して前記ＤＭＯＳＦＥＴのドレイン層及び
前記バイポーラトランジスタのコレクタ層を形成する工
程と、前記バイポーラトランジスタ形成領域の前記コレ
クタ層に取り囲まれる領域に第２導電型不純物をドープ
して前記バイポーラトランジスタのベース層を形成する
工程と、前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に第１の多結晶半導体膜を形成する工程
と、前記絶縁膜及び前記第１の多結晶半導体膜をエッチ
ングして、前記ＤＭＯＳＦＥＴ形成領域の前記ドレイン
層に取り囲まれる将来ドレインコンタクト層となるべき
領域上に第１の開口窓と、前記バイポーラトランジスタ
形成領域の前記ベース層に取り囲まれる将来エミッタ層
となるべき領域上に第２の開口窓を同時に形成する工程
と、前記半導体基板上に第２の多結晶半導体膜を形成す
る工程と、前記第１の多結晶半導体膜及び前記第２の多
結晶半導体膜をエッチングして前記ＤＭＯＳＦＥＴ形成
領域上に絶縁ゲートと、将来ドレインコンタクト層とな
るべき領域の上部であって前記第１の開口窓を取り囲む
領域に第１の領域と、前記バイポーラトランジスタ形成
領域上の将来エミッタ層となるべき領域の上部であって
前記第２の開口窓を取り囲む領域に第２の領域を同時に
形成する工程と、前記ＤＭＯＳＦＥＴ形成領域上の表面
部で、前記絶縁ゲートの下部側方に第２導電型不純物を
ドープして、前記絶縁ゲート電極の下方領域の一部にま
で達する前記ＤＭＯＳＦＥＴのボディ層を形成する工程
と、前記ＤＭＯＳＦＥＴ形成領域の前記ボディ層に取り
囲まれる領域及び前記第１の領域及び前記バイポーラト
ランジスタ形成領域の前記第２の領域に第１導電型不純
物をドープして前記ＤＭＯＳＦＥＴのソース層及びドレ
インコンタクト層及び前記バイポーラトランジスタのエ
ミッタ層を形成する工程とを少なくとも有している。
【００２０】請求項６の方法により、ＤＭＯＳＦＥＴの
ドレインコンタクト層の上部にドレインと実質上同一の
導電型不純物を含む多結晶半導体膜からなる第１の領域
が形成される。第１の領域の下部は開口窓でドレインコ
ンタクト層と接続されており、開口窓を取り囲むように
第１の領域が形成されていることから、第１の領域の上
面は下面よりも面積が大きい。従って、従来必要であっ
たコンタクト窓開け用のマスクとのマスク合わせずれを
見込んだマージンは第１の領域の上面に含めることがで
きるため、ドレインコンタクト層を小さくすることがで
きる。従って、素子のサイズを小さくすることができ
る。さらにこの製造方法によると、絶縁膜形成後に絶縁
膜上に第１の多結晶半導体膜が形成される。開口窓を形
成する際に開口窓以外の領域の絶縁膜の上には第１の多
結晶半導体膜が存在している。よって、開口窓以外の領
域の絶縁膜は開口窓を形成する際にダメージを受けるこ
とはなく、高品質の絶縁膜を形成することができる。し
かも、第１の領域はバイポーラトランジスタのいわゆる
多結晶エミッタ構造と実質上同一の構造であるため、同
時に形成することができ、半導体装置の製造に要するコ
ストは上昇することがない。
ドレインコンタクト層の上部にドレインと実質上同一の
導電型不純物を含む多結晶半導体膜からなる第１の領域
が形成される。第１の領域の下部は開口窓でドレインコ
ンタクト層と接続されており、開口窓を取り囲むように
第１の領域が形成されていることから、第１の領域の上
面は下面よりも面積が大きい。従って、従来必要であっ
たコンタクト窓開け用のマスクとのマスク合わせずれを
見込んだマージンは第１の領域の上面に含めることがで
きるため、ドレインコンタクト層を小さくすることがで
きる。従って、素子のサイズを小さくすることができ
る。さらにこの製造方法によると、絶縁膜形成後に絶縁
膜上に第１の多結晶半導体膜が形成される。開口窓を形
成する際に開口窓以外の領域の絶縁膜の上には第１の多
結晶半導体膜が存在している。よって、開口窓以外の領
域の絶縁膜は開口窓を形成する際にダメージを受けるこ
とはなく、高品質の絶縁膜を形成することができる。し
かも、第１の領域はバイポーラトランジスタのいわゆる
多結晶エミッタ構造と実質上同一の構造であるため、同
時に形成することができ、半導体装置の製造に要するコ
ストは上昇することがない。
【００２１】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照しながら説明する。
図面を参照しながら説明する。
【００２２】（第１の実施形態）まず、第１の実施形態
について説明する。図１〜図９は、第１の実施形態にお
ける半導体装置の製造工程を示す断面図である。
について説明する。図１〜図９は、第１の実施形態にお
ける半導体装置の製造工程を示す断面図である。
【００２３】図１に示すように、比抵抗が例えば１０〜
２０Ω・ｃｍの（１００）面を主面とするシリコン単結
晶からなるＰ型半導体基板１００に例えばレジストマス
ク（図示せず）を形成し、これを用いて、Ｐ型半導体基
板１００のＤＭＯＳＦＥＴ形成領域及びバイポーラトラ
ンジスタ形成領域に、例えば燐イオンを注入エネルギー
が１５０ｋｅＶ，ドーズ量が３×１０12ｃｍ-2程度の条
件で注入し、熱処理を行う。これにより、ＤＭＯＳＦＥ
ＴのＮ- 型ドレイン層１０１、バイポーラトランジスタ
のコレクタ層１０２が形成される。
２０Ω・ｃｍの（１００）面を主面とするシリコン単結
晶からなるＰ型半導体基板１００に例えばレジストマス
ク（図示せず）を形成し、これを用いて、Ｐ型半導体基
板１００のＤＭＯＳＦＥＴ形成領域及びバイポーラトラ
ンジスタ形成領域に、例えば燐イオンを注入エネルギー
が１５０ｋｅＶ，ドーズ量が３×１０12ｃｍ-2程度の条
件で注入し、熱処理を行う。これにより、ＤＭＯＳＦＥ
ＴのＮ- 型ドレイン層１０１、バイポーラトランジスタ
のコレクタ層１０２が形成される。
【００２４】次に、例えばレジスト膜（図示せず）をマ
スクとして用い、これを用いて、バイポーラトランジス
タ形成領域のコレクタ層に取り囲まれるベース層形成領
域に例えばボロンイオンを注入エネルギーが３０ｋｅ
Ｖ，ドーズ量が１．５×１０13ｃｍ-2程度の条件で注入
し、熱処理を行う。これにより、バイポーラトランジス
タのベース層１０３が形成される。
スクとして用い、これを用いて、バイポーラトランジス
タ形成領域のコレクタ層に取り囲まれるベース層形成領
域に例えばボロンイオンを注入エネルギーが３０ｋｅ
Ｖ，ドーズ量が１．５×１０13ｃｍ-2程度の条件で注入
し、熱処理を行う。これにより、バイポーラトランジス
タのベース層１０３が形成される。
【００２５】次に、図２に示すように、例えば９００℃
で熱酸化を行ない、厚みが１５ｎｍ程度のゲート酸化膜
１０４を形成した後、例えばレジスト膜１０５をマスク
として用いて、ゲート酸化膜１０４の一部を開口し、Ｄ
ＭＯＳＦＥＴの第１の開口窓１０６及びバイポーラトラ
ンジスタの第２の開口窓１０７を同時に形成する。
で熱酸化を行ない、厚みが１５ｎｍ程度のゲート酸化膜
１０４を形成した後、例えばレジスト膜１０５をマスク
として用いて、ゲート酸化膜１０４の一部を開口し、Ｄ
ＭＯＳＦＥＴの第１の開口窓１０６及びバイポーラトラ
ンジスタの第２の開口窓１０７を同時に形成する。
【００２６】次に、図３に示すように、例えばＣＶＤ法
を用いて、Ｐ型半導体基板１００上に厚みが４００ｎｍ
程度の多結晶シリコン１０８を堆積する。
を用いて、Ｐ型半導体基板１００上に厚みが４００ｎｍ
程度の多結晶シリコン１０８を堆積する。
【００２７】次に、図４に示すように、例えばレジスト
膜１０９をマスクとして用いて、多結晶シリコン１０８
をエッチングし、ＤＭＯＳＦＥＴのゲート電極１１０及
び第１の領域１１１及びバイポーラトランジスタの第２
の領域１１２を同時に形成する。ここで、第１の領域１
１１及び第２の領域１１２を形成するレジスト膜１０９
は第１の開口窓１０６及び第２の開口窓１０７を取り囲
むように形成する。
膜１０９をマスクとして用いて、多結晶シリコン１０８
をエッチングし、ＤＭＯＳＦＥＴのゲート電極１１０及
び第１の領域１１１及びバイポーラトランジスタの第２
の領域１１２を同時に形成する。ここで、第１の領域１
１１及び第２の領域１１２を形成するレジスト膜１０９
は第１の開口窓１０６及び第２の開口窓１０７を取り囲
むように形成する。
【００２８】次に、図５に示すように、例えばレジスト
マスク１１３を形成し、これを用いて、ＤＭＯＳＦＥＴ
のボディ層形成領域に、例えばボロンイオンを注入エネ
ルギーが１００ｋｅＶ，ドーズ量が６×１０13ｃｍ-2程
度の条件で注入し、熱処理を行う。これにより、ＤＭＯ
ＳＦＥＴのボディ層１１４が形成される。
マスク１１３を形成し、これを用いて、ＤＭＯＳＦＥＴ
のボディ層形成領域に、例えばボロンイオンを注入エネ
ルギーが１００ｋｅＶ，ドーズ量が６×１０13ｃｍ-2程
度の条件で注入し、熱処理を行う。これにより、ＤＭＯ
ＳＦＥＴのボディ層１１４が形成される。
【００２９】次に、図６に示すように、例えばレジスト
膜１１５をマスクとして用いて、例えばひ素イオンを注
入エネルギーが４０ｋｅＶ，ドーズ量が１×１０16ｃｍ
-2程度の条件で注入し、熱処理を行う。これにより、Ｄ
ＭＯＳＦＥＴのソース層１１６及びドレインコンタクト
層１１７及びバイポーラトランジスタのエミッタ層１１
８及びコレクタコンタクト層１１９が同時に形成され
る。ここで、第１の領域１１１及び第２の領域１１２の
上から注入されたイオンは第１の開口窓１０６及び第２
の開口窓１０７を通してＰ型半導体基板１００の中に拡
散する。
膜１１５をマスクとして用いて、例えばひ素イオンを注
入エネルギーが４０ｋｅＶ，ドーズ量が１×１０16ｃｍ
-2程度の条件で注入し、熱処理を行う。これにより、Ｄ
ＭＯＳＦＥＴのソース層１１６及びドレインコンタクト
層１１７及びバイポーラトランジスタのエミッタ層１１
８及びコレクタコンタクト層１１９が同時に形成され
る。ここで、第１の領域１１１及び第２の領域１１２の
上から注入されたイオンは第１の開口窓１０６及び第２
の開口窓１０７を通してＰ型半導体基板１００の中に拡
散する。
【００３０】次に、図７に示すように、例えばレジスト
膜１２０をマスクとして用いて、例えばＢＦ2イオンを
注入エネルギーが４０ｋｅＶ、ドーズ量が３×１０15ｃ
ｍ-2程度の条件で注入し、熱処理を行う。これにより、
バイポーラトランジスタのベースコンタクト層１２１が
形成される。
膜１２０をマスクとして用いて、例えばＢＦ2イオンを
注入エネルギーが４０ｋｅＶ、ドーズ量が３×１０15ｃ
ｍ-2程度の条件で注入し、熱処理を行う。これにより、
バイポーラトランジスタのベースコンタクト層１２１が
形成される。
【００３１】次に、図８に示すように、層間絶縁膜とし
て例えばＣＶＤ法を用いて酸化シリコン膜１２２を８０
０ｎｍ程度形成し、さらに、例えばレジスト膜１２３を
マスクとして、酸化シリコン膜１２２をエッチングし、
コンタクト窓１２４を形成する。
て例えばＣＶＤ法を用いて酸化シリコン膜１２２を８０
０ｎｍ程度形成し、さらに、例えばレジスト膜１２３を
マスクとして、酸化シリコン膜１２２をエッチングし、
コンタクト窓１２４を形成する。
【００３２】最後に、図９に示すように、例えば金属配
線として、例えばスパッタリング法によりＡｌ膜を形成
し、その後、例えばレジスト膜１２５をマスクとしてＡ
ｌ膜をエッチングして、Ａｌ配線１２６を形成すればこ
の半導体装置が完成する。
線として、例えばスパッタリング法によりＡｌ膜を形成
し、その後、例えばレジスト膜１２５をマスクとしてＡ
ｌ膜をエッチングして、Ａｌ配線１２６を形成すればこ
の半導体装置が完成する。
【００３３】以上のように、本実施形態によれば、多結
晶シリコンからなる第１の領域１１１は第１の開口窓１
０６を取り囲むように形成されるため、下面よりも上面
のほうが面積が大きい。従って、図１０に示されるよう
に、コンタクト窓とドレインコンタクト層の互いのマス
ク合わせずれを見込んだマージンＡは第１の領域の上面
に置かれる。そのため、ドレインコンタクト層の大きさ
ＢはマージンＡを考慮する必要がなくなるのでドレイン
コンタクト層を小さくすることができ、素子のサイズを
縮小することができる。
晶シリコンからなる第１の領域１１１は第１の開口窓１
０６を取り囲むように形成されるため、下面よりも上面
のほうが面積が大きい。従って、図１０に示されるよう
に、コンタクト窓とドレインコンタクト層の互いのマス
ク合わせずれを見込んだマージンＡは第１の領域の上面
に置かれる。そのため、ドレインコンタクト層の大きさ
ＢはマージンＡを考慮する必要がなくなるのでドレイン
コンタクト層を小さくすることができ、素子のサイズを
縮小することができる。
【００３４】しかも、本実施形態の製造工程では、バイ
ポーラトランジスタを形成する際に必要となる多結晶エ
ミッタ構造の形成と同時に第１の領域を形成するので、
第１の領域を形成するための工程を別途もうける必要は
ない。また、このような構造をとることによってバイポ
ーラトランジスタの特性に影響を与えることはない。
ポーラトランジスタを形成する際に必要となる多結晶エ
ミッタ構造の形成と同時に第１の領域を形成するので、
第１の領域を形成するための工程を別途もうける必要は
ない。また、このような構造をとることによってバイポ
ーラトランジスタの特性に影響を与えることはない。
【００３５】従って、素子サイズの縮小されたＤＭＯＳ
ＦＥＴとバイポーラトランジスタとを搭載した半導体装
置を低コストで得ることができる。
ＦＥＴとバイポーラトランジスタとを搭載した半導体装
置を低コストで得ることができる。
【００３６】なお、本実施形態においては、多結晶シリ
コン１０８を堆積後、例えばヒ素注入またはＰＯＣｌ3
拡散等の手段で多結晶シリコン１０８全体をＮ型として
もよい。この場合、第１の領域１１１の抵抗が小さくな
るため、ＤＭＯＳＦＥＴのオン抵抗が低減するというさ
らなる効果を有する。
コン１０８を堆積後、例えばヒ素注入またはＰＯＣｌ3
拡散等の手段で多結晶シリコン１０８全体をＮ型として
もよい。この場合、第１の領域１１１の抵抗が小さくな
るため、ＤＭＯＳＦＥＴのオン抵抗が低減するというさ
らなる効果を有する。
【００３７】（第２の実施形態）次に、第２の実施形態
について説明する。図１１〜図２０は、第２の実施形態
における半導体装置の製造工程を示す断面図である。
について説明する。図１１〜図２０は、第２の実施形態
における半導体装置の製造工程を示す断面図である。
【００３８】図１１に示すように、比抵抗が例えば１０
〜２０Ω・ｃｍの（１００）面を主面とするシリコン単
結晶からなるＰ型半導体基板２００に例えばレジストマ
スク（図示せず）を形成し、これを用いて、Ｐ型半導体
基板２００のＤＭＯＳＦＥＴ形成領域及びバイポーラト
ランジスタ形成領域に、例えば燐イオンを注入エネルギ
ーが１５０ｋｅＶ，ドーズ量が３×１０12ｃｍ-2程度の
条件で注入し、熱処理を行う。これにより、ＤＭＯＳＦ
ＥＴのＮ- 型ドレイン層２０１、バイポーラトランジス
タのコレクタ層２０２が形成される。
〜２０Ω・ｃｍの（１００）面を主面とするシリコン単
結晶からなるＰ型半導体基板２００に例えばレジストマ
スク（図示せず）を形成し、これを用いて、Ｐ型半導体
基板２００のＤＭＯＳＦＥＴ形成領域及びバイポーラト
ランジスタ形成領域に、例えば燐イオンを注入エネルギ
ーが１５０ｋｅＶ，ドーズ量が３×１０12ｃｍ-2程度の
条件で注入し、熱処理を行う。これにより、ＤＭＯＳＦ
ＥＴのＮ- 型ドレイン層２０１、バイポーラトランジス
タのコレクタ層２０２が形成される。
【００３９】次に、例えばレジスト膜（図示せず）をマ
スクとして用い、これを用いて、バイポーラトランジス
タ形成領域のコレクタ層に取り囲まれるベース層形成領
域に例えばボロンイオンを注入エネルギーが３０ｋｅ
Ｖ，ドーズ量が１．５×１０13ｃｍ-2程度の条件で注入
し、熱処理を行う。これにより、バイポーラトランジス
タのベース層２０３が形成される。
スクとして用い、これを用いて、バイポーラトランジス
タ形成領域のコレクタ層に取り囲まれるベース層形成領
域に例えばボロンイオンを注入エネルギーが３０ｋｅ
Ｖ，ドーズ量が１．５×１０13ｃｍ-2程度の条件で注入
し、熱処理を行う。これにより、バイポーラトランジス
タのベース層２０３が形成される。
【００４０】次に、図１２に示すように、例えば９００
℃で熱酸化を行ない、厚みが１５ｎｍ程度のゲート酸化
膜２０４を形成した後、例えばＣＶＤ法を用いて、Ｐ型
半導体基板２００上に厚みが２００ｎｍ程度の第１の多
結晶シリコン膜２０５を堆積する。
℃で熱酸化を行ない、厚みが１５ｎｍ程度のゲート酸化
膜２０４を形成した後、例えばＣＶＤ法を用いて、Ｐ型
半導体基板２００上に厚みが２００ｎｍ程度の第１の多
結晶シリコン膜２０５を堆積する。
【００４１】次に、図１３に示すように、例えばレジス
ト膜２０６をマスクとして用いて、第１の多結晶シリコ
ン膜２０５及びゲート酸化膜２０４を例えばドライエッ
チング法でエッチングし、ＤＭＯＳＦＥＴの第１の開口
窓２０７及びバイポーラトランジスタの第２の開口窓２
０８を同時に形成する。
ト膜２０６をマスクとして用いて、第１の多結晶シリコ
ン膜２０５及びゲート酸化膜２０４を例えばドライエッ
チング法でエッチングし、ＤＭＯＳＦＥＴの第１の開口
窓２０７及びバイポーラトランジスタの第２の開口窓２
０８を同時に形成する。
【００４２】次に、図１４に示すように、例えばＣＶＤ
法を用いて、Ｐ型半導体基板２００上に厚みが２００ｎ
ｍ程度の第２の多結晶シリコン膜２０９を堆積する。
法を用いて、Ｐ型半導体基板２００上に厚みが２００ｎ
ｍ程度の第２の多結晶シリコン膜２０９を堆積する。
【００４３】次に、図１５に示すように、例えばレジス
ト膜２１０をマスクとして用いて、第１の多結晶シリコ
ン膜２０５及び第２の多結晶シリコン膜２０９をエッチ
ングし、ＤＭＯＳＦＥＴのゲート電極２１１及び第１の
領域２１２及びバイポーラトランジスタの第２の領域２
１３を同時に形成する。ここで、第１の領域２１２及び
第２の領域２１３を形成するレジスト膜２１０は第１の
開口窓２０７及び第２の開口窓２０８を取り囲むように
形成する。
ト膜２１０をマスクとして用いて、第１の多結晶シリコ
ン膜２０５及び第２の多結晶シリコン膜２０９をエッチ
ングし、ＤＭＯＳＦＥＴのゲート電極２１１及び第１の
領域２１２及びバイポーラトランジスタの第２の領域２
１３を同時に形成する。ここで、第１の領域２１２及び
第２の領域２１３を形成するレジスト膜２１０は第１の
開口窓２０７及び第２の開口窓２０８を取り囲むように
形成する。
【００４４】次に、図１６に示すように、例えばレジス
トマスク２１４を形成し、これを用いて、ＤＭＯＳＦＥ
Ｔのボディ層形成領域に、例えばボロンイオンを注入エ
ネルギーが１００ｋｅＶ，ドーズ量が６×１０13ｃｍ-2
程度の条件で注入し、熱処理を行う。これにより、ＤＭ
ＯＳＦＥＴのボディ層２１５が形成される。
トマスク２１４を形成し、これを用いて、ＤＭＯＳＦＥ
Ｔのボディ層形成領域に、例えばボロンイオンを注入エ
ネルギーが１００ｋｅＶ，ドーズ量が６×１０13ｃｍ-2
程度の条件で注入し、熱処理を行う。これにより、ＤＭ
ＯＳＦＥＴのボディ層２１５が形成される。
【００４５】次に、図１７に示すように、例えばレジス
ト膜２１６をマスクとして用いて、例えばひ素イオンを
注入エネルギーが４０ｋｅＶ，ドーズ量が１×１０16ｃ
ｍ-2程度の条件で注入し、熱処理を行う。これにより、
ＤＭＯＳＦＥＴのソース層２１７及びドレインコンタク
ト層２１８及びバイポーラトランジスタのエミッタ層２
１９及びコレクタコンタクト層２２０が同時に形成され
る。ここで、第１の領域２１２及び第２の領域２１３の
上から注入されたイオンは第１の開口窓２０７及び第２
の開口窓２０８を通してＰ型半導体基板２００の中に拡
散する。
ト膜２１６をマスクとして用いて、例えばひ素イオンを
注入エネルギーが４０ｋｅＶ，ドーズ量が１×１０16ｃ
ｍ-2程度の条件で注入し、熱処理を行う。これにより、
ＤＭＯＳＦＥＴのソース層２１７及びドレインコンタク
ト層２１８及びバイポーラトランジスタのエミッタ層２
１９及びコレクタコンタクト層２２０が同時に形成され
る。ここで、第１の領域２１２及び第２の領域２１３の
上から注入されたイオンは第１の開口窓２０７及び第２
の開口窓２０８を通してＰ型半導体基板２００の中に拡
散する。
【００４６】次に、図１８に示すように、例えばレジス
ト膜２２１をマスクとして用いて、例えばＢＦ2イオン
を注入エネルギーが４０ｋｅＶ、ドーズ量が３×１０15
ｃｍ- 2程度の条件で注入し、熱処理を行う。これによ
り、バイポーラトランジスタのベースコンタクト層２２
２が形成される。
ト膜２２１をマスクとして用いて、例えばＢＦ2イオン
を注入エネルギーが４０ｋｅＶ、ドーズ量が３×１０15
ｃｍ- 2程度の条件で注入し、熱処理を行う。これによ
り、バイポーラトランジスタのベースコンタクト層２２
２が形成される。
【００４７】次に、図１９に示すように、層間絶縁膜と
して例えばＣＶＤ法を用いて酸化シリコン膜２２３を８
００ｎｍ程度形成し、さらに、例えばレジスト膜２２４
をマスクとして、酸化シリコン膜２２３をエッチング
し、コンタクト窓２２５を形成する。最後に、図２０に
示すように、例えば金属配線として、例えばスパッタリ
ング法によりＡｌ膜を形成し、その後、例えばレジスト
膜２２６をマスクとしてＡｌ膜をエッチングして、Ａｌ
配線２２７を形成すればこの半導体装置が完成する。
して例えばＣＶＤ法を用いて酸化シリコン膜２２３を８
００ｎｍ程度形成し、さらに、例えばレジスト膜２２４
をマスクとして、酸化シリコン膜２２３をエッチング
し、コンタクト窓２２５を形成する。最後に、図２０に
示すように、例えば金属配線として、例えばスパッタリ
ング法によりＡｌ膜を形成し、その後、例えばレジスト
膜２２６をマスクとしてＡｌ膜をエッチングして、Ａｌ
配線２２７を形成すればこの半導体装置が完成する。
【００４８】以上のように、本実施形態によれば、多結
晶シリコンからなる第１の領域２１２は第１の開口窓２
０７を取り囲むように形成されるため、下面よりも上面
のほうが面積が大きい。従って、上記第１の実施形態と
同様に、コンタクト窓とドレインコンタクト層の互いの
マスク合わせずれを見込んだマージンを考慮する必要が
なくなるのでドレインコンタクト層を小さくすることが
でき、素子のサイズを縮小することができる。
晶シリコンからなる第１の領域２１２は第１の開口窓２
０７を取り囲むように形成されるため、下面よりも上面
のほうが面積が大きい。従って、上記第１の実施形態と
同様に、コンタクト窓とドレインコンタクト層の互いの
マスク合わせずれを見込んだマージンを考慮する必要が
なくなるのでドレインコンタクト層を小さくすることが
でき、素子のサイズを縮小することができる。
【００４９】しかも、本実施形態の製造工程では、バイ
ポーラトランジスタを形成する際に必要となる多結晶エ
ミッタ構造の形成と同時に第１の領域を形成するので、
第１の領域を形成するための工程を別途もうける必要は
ない。また、このような構造をとることによってバイポ
ーラトランジスタの特性に影響を与えることはない。従
って、素子サイズの縮小されたＤＭＯＳＦＥＴとバイポ
ーラトランジスタとを搭載した半導体装置を低コストで
得ることができる。
ポーラトランジスタを形成する際に必要となる多結晶エ
ミッタ構造の形成と同時に第１の領域を形成するので、
第１の領域を形成するための工程を別途もうける必要は
ない。また、このような構造をとることによってバイポ
ーラトランジスタの特性に影響を与えることはない。従
って、素子サイズの縮小されたＤＭＯＳＦＥＴとバイポ
ーラトランジスタとを搭載した半導体装置を低コストで
得ることができる。
【００５０】加えて本実施形態では、ゲート酸化膜２０
４の形成後、第１の多結晶シリコン膜２０５を形成して
いる。従って、第１の開口窓２０７及び第２の開口窓２
０８を開口する際に開口部以外のゲート酸化膜２０４は
第１の多結晶シリコン膜２０５で保護されるため、ゲー
ト酸化膜２０４にエッチングによるダメージが入りにく
い。従って、高品質で安定した特性のＤＭＯＳＦＥＴを
形成することができる。
４の形成後、第１の多結晶シリコン膜２０５を形成して
いる。従って、第１の開口窓２０７及び第２の開口窓２
０８を開口する際に開口部以外のゲート酸化膜２０４は
第１の多結晶シリコン膜２０５で保護されるため、ゲー
ト酸化膜２０４にエッチングによるダメージが入りにく
い。従って、高品質で安定した特性のＤＭＯＳＦＥＴを
形成することができる。
【００５１】なお、本実施形態においては、第１の多結
晶シリコン膜２０５を堆積後、例えばヒ素注入またはＰ
ＯＣｌ3拡散等を行い、第１の多結晶シリコン膜２０５
全体をＮ型としてもよい。この場合、第１の領域２１２
の抵抗が小さくなるため、ＤＭＯＳＦＥＴのオン抵抗が
低減するというさらなる効果を有する。
晶シリコン膜２０５を堆積後、例えばヒ素注入またはＰ
ＯＣｌ3拡散等を行い、第１の多結晶シリコン膜２０５
全体をＮ型としてもよい。この場合、第１の領域２１２
の抵抗が小さくなるため、ＤＭＯＳＦＥＴのオン抵抗が
低減するというさらなる効果を有する。
【００５２】なお、本実施形態においては、第２の多結
晶シリコン膜２０９を堆積後、例えばヒ素注入またはＰ
ＯＣｌ3拡散等を行い、第２の多結晶シリコン膜２０９
全体をＮ型としてもよい。この場合、第１の領域２１２
の抵抗が小さくなるため、ＤＭＯＳＦＥＴのオン抵抗が
低減するというさらなる効果を有する。
晶シリコン膜２０９を堆積後、例えばヒ素注入またはＰ
ＯＣｌ3拡散等を行い、第２の多結晶シリコン膜２０９
全体をＮ型としてもよい。この場合、第１の領域２１２
の抵抗が小さくなるため、ＤＭＯＳＦＥＴのオン抵抗が
低減するというさらなる効果を有する。
【００５３】上記第１及び第２の実施形態においては、
ＤＭＯＳＦＥＴのうち、特にＮチャネルＤＭＯＳＦＥＴ
を例にとり、また、バイポーラトランジスタのうち、特
にＮＰＮバイポーラトランジスタを例にとって説明した
が、ＤＭＯＳＦＥＴにおいてはチャネルの極性はＰチャ
ネルでもよく、バイポーラトランジスタについてはＰＮ
Ｐバイポーラトランジスタであっても同様に適用するこ
とができる。
ＤＭＯＳＦＥＴのうち、特にＮチャネルＤＭＯＳＦＥＴ
を例にとり、また、バイポーラトランジスタのうち、特
にＮＰＮバイポーラトランジスタを例にとって説明した
が、ＤＭＯＳＦＥＴにおいてはチャネルの極性はＰチャ
ネルでもよく、バイポーラトランジスタについてはＰＮ
Ｐバイポーラトランジスタであっても同様に適用するこ
とができる。
【００５４】なお、上記第１及び第２の実施形態におい
ては、ＤＭＯＳＦＥＴのドレイン層及びバイポーラトラ
ンジスタのコレクタ層はＮ-型エピタキシャル層で形成
してもよい。さらに、エピタキシャル層形成前にＤＭＯ
ＳＦＥＴのドレイン層及びバイポーラトランジスタのコ
レクタ層形成領域に濃いＮ+層を形成してもよい。この
場合、ＤＭＯＳＦＥＴについてはオン抵抗が低減され、
バイポーラトランジスタについてはコレクタ抵抗が低減
するというさらなる効果を有する。
ては、ＤＭＯＳＦＥＴのドレイン層及びバイポーラトラ
ンジスタのコレクタ層はＮ-型エピタキシャル層で形成
してもよい。さらに、エピタキシャル層形成前にＤＭＯ
ＳＦＥＴのドレイン層及びバイポーラトランジスタのコ
レクタ層形成領域に濃いＮ+層を形成してもよい。この
場合、ＤＭＯＳＦＥＴについてはオン抵抗が低減され、
バイポーラトランジスタについてはコレクタ抵抗が低減
するというさらなる効果を有する。
【００５５】なお、上記第１及び第２の実施形態におい
ては、ＤＭＯＳＦＥＴのボディ層からＡｌ配線をとって
いないが、バイポーラトランジスタのベースコンタクト
層の形成と同時にボディコンタクト層を形成し、Ａｌ配
線をとってもよい。
ては、ＤＭＯＳＦＥＴのボディ層からＡｌ配線をとって
いないが、バイポーラトランジスタのベースコンタクト
層の形成と同時にボディコンタクト層を形成し、Ａｌ配
線をとってもよい。
【００５６】また、上記第２の実施形態において、第１
の多結晶シリコン膜２０５及びゲート酸化膜２０４を開
口して、第１の開口窓２０７及び第２の開口窓２０８を
同時に形成する際に、ドライエッチング法を用いたが、
これは第１の多結晶シリコン膜２０５のみをドライエッ
チング法でエッチングし、ゲート酸化膜２０４はウエッ
トエッチングでエッチングしても良い。この場合、ウェ
ットエッチはＰ型半導体基板２００に影響を与えないた
め、安定した特性のＤＭＯＳＦＥＴ及びバイポーラトラ
ンジスタを得ることができる。
の多結晶シリコン膜２０５及びゲート酸化膜２０４を開
口して、第１の開口窓２０７及び第２の開口窓２０８を
同時に形成する際に、ドライエッチング法を用いたが、
これは第１の多結晶シリコン膜２０５のみをドライエッ
チング法でエッチングし、ゲート酸化膜２０４はウエッ
トエッチングでエッチングしても良い。この場合、ウェ
ットエッチはＰ型半導体基板２００に影響を与えないた
め、安定した特性のＤＭＯＳＦＥＴ及びバイポーラトラ
ンジスタを得ることができる。
【００５７】
【発明の効果】以上説明したように、本発明によれば、
ＤＭＯＳＦＥＴのドレインのコンタクト窓とドレインコ
ンタクト層の互いのマスク合わせずれを見込んだマージ
ンを考慮する必要がなくなるので、ドレインコンタクト
層を小さくすることができる。従って、ＤＭＯＳＦＥＴ
の素子サイズを縮小することができる。しかも、半導体
装置の製造に要するコストを増すことはなく、バイポー
ラトランジスタの特性に影響を与えることはないという
効果が得られる。
ＤＭＯＳＦＥＴのドレインのコンタクト窓とドレインコ
ンタクト層の互いのマスク合わせずれを見込んだマージ
ンを考慮する必要がなくなるので、ドレインコンタクト
層を小さくすることができる。従って、ＤＭＯＳＦＥＴ
の素子サイズを縮小することができる。しかも、半導体
装置の製造に要するコストを増すことはなく、バイポー
ラトランジスタの特性に影響を与えることはないという
効果が得られる。
【図１】本発明の第１の実施形態における半導体装置の
製造工程断面図
製造工程断面図
【図２】本発明の第１の実施形態における半導体装置の
製造工程断面図
製造工程断面図
【図３】本発明の第１の実施形態における半導体装置の
製造工程断面図
製造工程断面図
【図４】本発明の第１の実施形態における半導体装置の
製造工程断面図
製造工程断面図
【図５】本発明の第１の実施形態における半導体装置の
製造工程断面図
製造工程断面図
【図６】本発明の第１の実施形態における半導体装置の
製造工程断面図
製造工程断面図
【図７】本発明の第１の実施形態における半導体装置の
製造工程断面図
製造工程断面図
【図８】本発明の第１の実施形態における半導体装置の
製造工程断面図
製造工程断面図
【図９】本発明の第１の実施形態における半導体装置の
製造工程断面図
製造工程断面図
【図１０】本発明の第１の実施形態における半導体装置
のドレインコンタクト部の断面図
のドレインコンタクト部の断面図
【図１１】本発明の第２の実施形態における半導体装置
の製造工程断面図
の製造工程断面図
【図１２】本発明の第２の実施形態における半導体装置
の製造工程断面図
の製造工程断面図
【図１３】本発明の第２の実施形態における半導体装置
の製造工程断面図
の製造工程断面図
【図１４】本発明の第２の実施形態における半導体装置
の製造工程断面図
の製造工程断面図
【図１５】本発明の第２の実施形態における半導体装置
の製造工程断面図
の製造工程断面図
【図１６】本発明の第２の実施形態における半導体装置
の製造工程断面図
の製造工程断面図
【図１７】本発明の第２の実施形態における半導体装置
の製造工程断面図
の製造工程断面図
【図１８】本発明の第２の実施形態における半導体装置
の製造工程断面図
の製造工程断面図
【図１９】本発明の第２の実施形態における半導体装置
の製造工程断面図
の製造工程断面図
【図２０】本発明の第２の実施形態における半導体装置
の製造工程断面図
の製造工程断面図
【図２１】従来の半導体装置の製造工程断面図
【図２２】従来の半導体装置の製造工程断面図
【図２３】従来の半導体装置の製造工程断面図
【図２４】従来の半導体装置の製造工程断面図
【図２５】従来の半導体装置のドレインコンタクト部の
断面図
断面図
１００ Ｐ型半導体基板 １０１ ＤＭＯＳＦＥＴのドレイン層 １０２ バイポーラトランジスタのコレクタ層 １０３ バイポーラトランジスタのベース層 １０４ ゲート酸化膜 １０５ レジストマスク １０６ 第１の開口窓 １０７ 第２の開口窓 １０８ 多結晶シリコン １０９ レジストマスク １１０ ゲート電極 １１１ ＤＭＯＳＦＥＴの第１の領域 １１２ バイポーラトランジスタの第２の領域 １１３ レジストマスク １１４ ＤＭＯＳＦＥＴのボディ層 １１５ レジストマスク １１６ ＤＭＯＳＦＥＴのソース層 １１７ ＤＭＯＳＦＥＴのドレインコンタクト層 １１８ バイポーラトランジスタのエミッタ層 １１９ バイポーラトランジスタのコレクタコンタクト
層 １２０ レジストマスク １２１ バイポーラトランジスタのベースコンタクト層 １２２ 酸化シリコン膜 １２３ レジストマスク １２４ コンタクト窓 １２５ レジストマスク １２６ Ａｌ配線 ２００ Ｐ型半導体基板 ２０１ ＤＭＯＳＦＥＴのドレイン層 ２０２ バイポーラトランジスタのコレクタ層 ２０３ バイポーラトランジスタのベース層 ２０４ ゲート酸化膜 ２０５ 第１の多結晶シリコン膜 ２０６ レジストマスク ２０７ 第１の開口窓 ２０８ 第２の開口窓 ２０９ 第２の多結晶シリコン膜 ２１０ レジストマスク ２１１ ゲート電極 ２１２ ＤＭＯＳＦＥＴの第１の領域 ２１３ バイポーラトランジスタの第２の領域 ２１４ レジストマスク ２１５ ＤＭＯＳＦＥＴのボディ層 ２１６ レジストマスク ２１７ ＤＭＯＳＦＥＴのソース層 ２１８ ＤＭＯＳＦＥＴのドレインコンタクト層 ２１９ バイポーラトランジスタのエミッタ層 ２２０ バイポーラトランジスタのコレクタコンタクト
層 ２２１ レジストマスク ２２２ バイポーラトランジスタのベースコンタクト層 ２２３ 酸化シリコン膜 ２２４ レジストマスク ２２５ コンタクト窓 ２２６ レジストマスク ２２７ Ａｌ配線
層 １２０ レジストマスク １２１ バイポーラトランジスタのベースコンタクト層 １２２ 酸化シリコン膜 １２３ レジストマスク １２４ コンタクト窓 １２５ レジストマスク １２６ Ａｌ配線 ２００ Ｐ型半導体基板 ２０１ ＤＭＯＳＦＥＴのドレイン層 ２０２ バイポーラトランジスタのコレクタ層 ２０３ バイポーラトランジスタのベース層 ２０４ ゲート酸化膜 ２０５ 第１の多結晶シリコン膜 ２０６ レジストマスク ２０７ 第１の開口窓 ２０８ 第２の開口窓 ２０９ 第２の多結晶シリコン膜 ２１０ レジストマスク ２１１ ゲート電極 ２１２ ＤＭＯＳＦＥＴの第１の領域 ２１３ バイポーラトランジスタの第２の領域 ２１４ レジストマスク ２１５ ＤＭＯＳＦＥＴのボディ層 ２１６ レジストマスク ２１７ ＤＭＯＳＦＥＴのソース層 ２１８ ＤＭＯＳＦＥＴのドレインコンタクト層 ２１９ バイポーラトランジスタのエミッタ層 ２２０ バイポーラトランジスタのコレクタコンタクト
層 ２２１ レジストマスク ２２２ バイポーラトランジスタのベースコンタクト層 ２２３ 酸化シリコン膜 ２２４ レジストマスク ２２５ コンタクト窓 ２２６ レジストマスク ２２７ Ａｌ配線
Claims (6)
- 【請求項１】 半導体基板上に少なくとも１つのＤＭＯ
ＳＦＥＴを搭載した半導体装置において、前記ＤＭＯＳ
ＦＥＴは、 低濃度の第１導電型不純物を含むドレイン層と、前記ド
レイン層上にゲート絶縁膜を介して形成された絶縁ゲー
ト電極と、前記絶縁ゲート電極の一方の下部側方の前記
ドレイン層に取り囲まれるように形成される前記ドレイ
ン層よりも高濃度の第１導電型不純物を含むドレインコ
ンタクト層と、前記ドレインコンタクト層の上部に形成
され、下面がドレインコンタクト層と接し、第１導電型
不純物を含む多結晶半導体膜からなる第１の領域と、前
記絶縁ゲート電極の他方の下部側方に形成され高濃度の
第１導電型不純物を含むソース層と、前記ソース層を取
り囲み、かつ前記半導体基板の表面付近の領域で前記絶
縁ゲート電極の下方領域の一部にまで達するしきい値制
御レベルの第２導電型不純物を含むボディ層とを少なく
とも有し、 前記ＤＭＯＳＦＥＴの第１の領域の上面は下面よりも面
積が大きいことを特徴とする半導体装置。 - 【請求項２】 半導体基板上に少なくとも１つのＤＭＯ
ＳＦＥＴとバイポーラトランジスタを搭載した半導体装
置において、前記ＤＭＯＳＦＥＴは、 低濃度の第１導電型不純物を含むドレイン層と、前記ド
レイン層上にゲート絶縁膜を介して形成された絶縁ゲー
ト電極と、前記絶縁ゲート電極の一方の下部側方の前記
ドレイン層に取り囲まれるように形成される前記ドレイ
ン層よりも高濃度の第１導電型不純物を含むドレインコ
ンタクト層と、前記ドレインコンタクト層の上部に形成
され、下面がドレインコンタクト層と接し、第１導電型
不純物を含む多結晶半導体膜からなる第１の領域と、前
記絶縁ゲート電極の他方の下部側方に形成され高濃度の
第１導電型不純物を含むソース層と、前記ソース層を取
り囲み、かつ前記半導体基板の表面付近の領域で前記絶
縁ゲート電極の下方領域の一部にまで達するしきい値制
御レベルの第２導電型不純物を含むボディ層とを少なく
とも有し、 前記バイポーラトランジスタは、 低濃度の第１導電型不純物を含むコレクタ層と、前記コ
レクタ層に取り囲まれる領域に形成される第２導電型不
純物を含むベース層と、前記ベース層に取り囲まれる領
域に形成される前記コレクタ層よりも高濃度の第１導電
型不純物を含むエミッタ層と、前記エミッタ層の上部に
形成され、下面がエミッタ層と接し、第１導電型不純物
を含む多結晶半導体膜からなる第２の領域とを少なくと
も有し、 前記ＤＭＯＳＦＥＴの第１の領域と前記バイポーラトラ
ンジスタの第２の領域は実質上同一の材料で、実質上同
一の濃度と不純物深さをもち、上面は下面よりも面積が
大きく、かつ前記ＤＭＯＳＦＥＴのドレインコンタクト
層と前記バイポーラトランジスタのエミッタ層の第１導
電型不純物は実質上同一の濃度と不純物深さを持つこと
を特徴とする半導体装置。 - 【請求項３】 半導体基板上に少なくとも１つのＤＭＯ
ＳＦＥＴを搭載した半導体装置の製造方法において、 前記半導体基板上のＤＭＯＳＦＥＴ形成領域に第１導電
型不純物を導入して前記ＤＭＯＳＦＥＴのドレイン層を
形成する工程と、 前記半導体基板上に絶縁膜を形成する工程と、 前記ＤＭＯＳＦＥＴ形成領域の前記ドレイン層に取り囲
まれる、ドレインコンタクト層となるべき領域上の前記
絶縁膜を除去し、開口窓を形成する工程と、 前記半導体基板上に多結晶半導体膜を形成する工程と、 前記多結晶半導体膜をエッチングして前記ＤＭＯＳＦＥ
Ｔ形成領域上に絶縁ゲートと、ドレインコンタクト層と
なるべき領域の上部であって前記開口窓を取り囲む領域
に第１の領域を同時に形成する工程と、 前記ＤＭＯＳＦＥＴ形成領域上の表面部で、前記絶縁ゲ
ート電極の下部側方に第２導電型不純物をドープして、
前記絶縁ゲートの下方領域の一部にまで達する前記ＤＭ
ＯＳＦＥＴのボディ層を形成する工程と、 前記ＤＭＯＳＦＥＴ形成領域の前記ボディ層に取り囲ま
れる領域及び前記第１の領域に第１導電型不純物をドー
プして前記ＤＭＯＳＦＥＴのソース層及びドレインコン
タクト層を同時に形成する工程とを、 少なくとも有することを特徴とする半導体装置の製造方
法。 - 【請求項４】 半導体基板上に少なくとも１つのＤＭＯ
ＳＦＥＴを搭載した半導体装置の製造方法において、 前記半導体基板上のＤＭＯＳＦＥＴ形成領域に第１導電
型不純物を導入して前記ＤＭＯＳＦＥＴのドレイン層を
形成する工程と、 前記半導体基板上に絶縁膜を形成する工程と、前記絶縁
膜上に第１の多結晶半導体膜を形成する工程と、 前記ＤＭＯＳＦＥＴ形成領域の前記ドレイン層に取り囲
まれる将来ドレインコンタクト層となるべき領域上の前
記絶縁膜及び前記第１の多結晶半導体膜を除去し、開口
窓を形成する工程と、 前記半導体基板上に第２の多結晶半導体膜を形成する工
程と、 前記第１の多結晶半導体膜及び前記第２の多結晶半導体
膜をエッチングして前記ＤＭＯＳＦＥＴ形成領域上に絶
縁ゲートと、将来ドレインコンタクト層となるべき領域
の上部であって前記開口窓を取り囲む領域に第１の領域
を同時に形成する工程と、 前記ＤＭＯＳＦＥＴ形成領域上の表面部で、前記絶縁ゲ
ートの下部側方に第２導電型不純物をドープして、前記
絶縁ゲート電極の下方領域の一部にまで達する前記ＤＭ
ＯＳＦＥＴのボディ層を形成する工程と、前記ＤＭＯＳ
ＦＥＴ形成領域の前記ボディ層に取り囲まれる領域及び
前記第１の領域に第１導電型不純物をドープして前記Ｄ
ＭＯＳＦＥＴのソース層及びドレインコンタクト層を形
成する工程とを、 少なくとも有することを特徴とする半導体装置の製造方
法。 - 【請求項５】 半導体基板上に少なくとも１つのＤＭＯ
ＳＦＥＴとバイポーラトランジスタを搭載した半導体装
置の製造方法において、 前記半導体基板上のＤＭＯＳＦＥＴ形成領域及びバイポ
ーラトランジスタ形成領域に第１導電型不純物を導入し
て前記ＤＭＯＳＦＥＴのドレイン層及び前記バイポーラ
トランジスタのコレクタ層を形成する工程と、 前記バイポーラトランジスタ形成領域の前記コレクタ層
に取り囲まれる領域に第２導電型不純物をドープして前
記バイポーラトランジスタのベース層を形成する工程
と、 前記半導体基板上に絶縁膜を形成する工程と、 前記絶縁膜をエッチングして、前記ＤＭＯＳＦＥＴ形成
領域の前記ドレイン層に取り囲まれる将来ドレインコン
タクト層となるべき領域上に第１の開口窓と、前記バイ
ポーラトランジスタ形成領域の前記ベース層に取り囲ま
れる将来エミッタ層となるべき領域上に第２の開口窓を
同時に形成する工程と、 前記半導体基板上に多結晶半導体膜を形成する工程と、 前記多結晶半導体膜をエッチングして前記ＤＭＯＳＦＥ
Ｔ形成領域上に絶縁ゲートと、将来ドレインコンタクト
層となるべき領域の上部であって前記第１の開口窓を取
り囲む領域に第１の領域と、前記バイポーラトランジス
タ形成領域上の将来エミッタ層となるべき領域の上部で
あって前記第２の開口窓を取り囲む領域に第２の領域を
同時に形成する工程と、 前記ＤＭＯＳＦＥＴ形成領域上の表面部で、前記絶縁ゲ
ート電極の下部側方に第２導電型不純物をドープして、
前記絶縁ゲートの下方領域の一部にまで達する前記ＤＭ
ＯＳＦＥＴのボディ層を形成する工程と、 前記ＤＭＯＳＦＥＴ形成領域の前記ボディ層に取り囲ま
れる領域及び前記第１の領域及び前記バイポーラトラン
ジスタ形成領域の前記第２の領域に第１導電型不純物を
ドープして前記ＤＭＯＳＦＥＴのソース層及びドレイン
コンタクト層及び前記バイポーラトランジスタのエミッ
タ層を形成する工程とを、 少なくとも有することを特徴とする半導体装置の製造方
法。 - 【請求項６】 半導体基板上に少なくとも１つのＤＭＯ
ＳＦＥＴとバイポーラトランジスタを搭載した半導体装
置の製造方法において、 前記半導体基板上のＤＭＯＳＦＥＴ形成領域及びバイポ
ーラトランジスタ形成領域に第１導電型不純物を導入し
て前記ＤＭＯＳＦＥＴのドレイン層及び前記バイポーラ
トランジスタのコレクタ層を形成する工程と、 前記バイポーラトランジスタ形成領域の前記コレクタ層
に取り囲まれる領域に第２導電型不純物をドープして前
記バイポーラトランジスタのベース層を形成する工程
と、 前記半導体基板上に絶縁膜を形成する工程と、 前記絶縁膜上に第１の多結晶半導体膜を形成する工程
と、 前記絶縁膜及び前記第１の多結晶半導体膜をエッチング
して、前記ＤＭＯＳＦＥＴ形成領域の前記ドレイン層に
取り囲まれる将来ドレインコンタクト層となるべき領域
上に第１の開口窓と、前記バイポーラトランジスタ形成
領域の前記ベース層に取り囲まれる将来エミッタ層とな
るべき領域上に第２の開口窓を同時に形成する工程と、 前記半導体基板上に第２の多結晶半導体膜を形成する工
程と、 前記第１の多結晶半導体膜及び前記第２の多結晶半導体
膜をエッチングして前記ＤＭＯＳＦＥＴ形成領域上に絶
縁ゲートと、将来ドレインコンタクト層となるべき領域
の上部であって前記第１の開口窓を取り囲む領域に第１
の領域と、前記バイポーラトランジスタ形成領域上の将
来エミッタ層となるべき領域の上部であって前記第２の
開口窓を取り囲む領域に第２の領域を同時に形成する工
程と、 前記ＤＭＯＳＦＥＴ形成領域上の表面部で、前記絶縁ゲ
ートの下部側方に第２導電型不純物をドープして、前記
絶縁ゲート電極の下方領域の一部にまで達する前記ＤＭ
ＯＳＦＥＴのボディ層を形成する工程と、 前記ＤＭＯＳＦＥＴ形成領域の前記ボディ層に取り囲ま
れる領域及び前記第１の領域及び前記バイポーラトラン
ジスタ形成領域の前記第２の領域に第１導電型不純物を
ドープして前記ＤＭＯＳＦＥＴのソース層及びドレイン
コンタクト層及び前記バイポーラトランジスタのエミッ
タ層を形成する工程とを、 少なくとも有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9353073A JPH11186402A (ja) | 1997-12-22 | 1997-12-22 | 半導体装置及び半導体製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9353073A JPH11186402A (ja) | 1997-12-22 | 1997-12-22 | 半導体装置及び半導体製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186402A true JPH11186402A (ja) | 1999-07-09 |
Family
ID=18428382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9353073A Pending JPH11186402A (ja) | 1997-12-22 | 1997-12-22 | 半導体装置及び半導体製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11186402A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603723B2 (en) | 2000-07-28 | 2003-08-05 | Teac Corporation | Recording medium loading device |
| JP2007134588A (ja) * | 2005-11-11 | 2007-05-31 | Sanken Electric Co Ltd | 半導体装置 |
| JP2008244008A (ja) * | 2007-03-26 | 2008-10-09 | Fujitsu Microelectronics Ltd | 高耐圧ｍｏｓトランジスタの製造方法、及び高耐圧ｍｏｓトランジスタ |
| JP2008277719A (ja) * | 2006-06-15 | 2008-11-13 | Ricoh Co Ltd | 昇圧型ｄｃ−ｄｃコンバータ用の半導体装置及び昇圧型ｄｃ−ｄｃコンバータ |
| US8124984B2 (en) | 2008-05-13 | 2012-02-28 | Panasonic Corporation | Semiconductor multilayer structure on an off-cut semiconductor substrate |
-
1997
- 1997-12-22 JP JP9353073A patent/JPH11186402A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603723B2 (en) | 2000-07-28 | 2003-08-05 | Teac Corporation | Recording medium loading device |
| JP2007134588A (ja) * | 2005-11-11 | 2007-05-31 | Sanken Electric Co Ltd | 半導体装置 |
| JP2008277719A (ja) * | 2006-06-15 | 2008-11-13 | Ricoh Co Ltd | 昇圧型ｄｃ−ｄｃコンバータ用の半導体装置及び昇圧型ｄｃ−ｄｃコンバータ |
| JP2008244008A (ja) * | 2007-03-26 | 2008-10-09 | Fujitsu Microelectronics Ltd | 高耐圧ｍｏｓトランジスタの製造方法、及び高耐圧ｍｏｓトランジスタ |
| US8124984B2 (en) | 2008-05-13 | 2012-02-28 | Panasonic Corporation | Semiconductor multilayer structure on an off-cut semiconductor substrate |
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