KR101332590B1 - 개선된 성능을 갖는 파워 반도체 장치 및 방법 - Google Patents

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Abstract

일 실시예에서 반도체 장치는 반도체 재료의 몸체 내에 형성된다. 이 반도체 장치는 오프셋된 몸체 영역을 포함한다.
Figure R1020070027021
반도체 장치, 오프셋된 몸체 영역, 전원 장치, 작은 셀 공간

Description

개선된 성능을 갖는 파워 반도체 장치 및 방법{POWER SEMICONDUCTOR DEVICE HAVING IMPROVED PERFORMANCE AND METHOD}
도 1은 본 발명의 일 실시예에 따른 반도체 구조체의 부분 확대 단면도.
도 2는 전형의 몸체 영역을 갖는 장치를 도 1의 실시예와 비교하여 절연 파괴 전압의 함수로서 오프 상태에서의 드레인 전류(ID)를 보여주는 세미-로그 그래프.
도 3은 도 1의 실시예를 전형의 몸체 영역을 갖는 장치와 비교하여 VDS의 함수로서 온 상태에서의 드레인 전류(ID)를 보여주는 그래프.
도 4는 도 1의 실시예를 전형의 몸체 영역을 갖는 장치와 비교하여 VGS의 함수로서 온-저항(RDSON)을 보여주는 그래프.
도 5는 공정의 초기 단계에서의 본 발명의 일 실시예의 부분 확대 단면도를 설명하는 도면.
도 6은 공정의 다음 단계에서의 본 발명의 실시예의 부분 확대 단면도를 설명하는 도면.
도 7은 공정의 그 다음 단계에서의 본 발명의 실시예의 부분 확대 단면도를 설명하는 도면.
도 8은 공정의 다른 단계에서의 본 발명의 실시예의 부분 확대 단면도를 설명하는 도면.
도 9는 공정의 또 다른 단계에서의 본 발명의 실시예의 부분 단면도를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 재료
12 : n-형 실리콘 기판
14 : 반도체층
17 : n-형 영역
18 : 주면
31 : 오프셋된 몸체 영역
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 전원 관리 및 스위칭 장치와 같은 전원 장치 및 그들의 제조 방법에 관한 것이다.
금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)는 전원 스위칭 장치의 일반적인 형태이다. MOSFET 장치는 소스 영역, 드레인 영역, 소스 영역과 드레인 영역 사이에 연장되어 있는 채널 영역, 및 채널 영역에 인접하게 제공된 게이트 구조 체를 포함한다. 이 게이트 구조체는 얇은 유전체층에 의하여 채널 영역에 인접하게 배치되며, 채널 영역으로부터 분리되어 있는 도전성 게이트 전극층을 포함한다.
MOSFET 장치가 온(on) 상태에 있을 때, 전압이 게이트 구조체에 인가되어서 소스 및 드레인 영역 사이에 도전성 채널 영역을 형성하는데, 이로 인해 그 장치를 통하여 전류가 흐를 수 있게 된다. 오프(off) 상태인 경우에는, 게이트 구조체로 인가된 임의의 전압이 충분히 낮아서 도전성 채널이 형성되지 않도록 하며, 그에 따라서 전류 흐름이 발생하지 않는다. 오프 상태 중에, 이 장치는 소스 및 드레인 영역 사이에 높은 전압을 지원해야만 한다.
MOSFET 장치의 성능을 최적화하는 경우에, 설계자들은 종종 장치 파라미터 성능에 대한 트레이드-오프(trade-off)와 직면하게 된다. 구체적으로는, 사용 가능 장치 구조 또는 제조 공정 선택은 하나의 장치 파라미터를 개선할 수는 있으나, 그와 동시에 그런 선택이 하나 이상의 다른 장치 파라미터를 열화시킬 수도 있다. 예를 들어, MOSFET 장치의 출력 또는 구동 전류(IDS) 성능 및 온 저항(on-resistance)을 개선하는 사용 가능 구조 및 공정은 또한 그의 절연 파괴 전압(BVDSS) 성능을 열화시키고, 게이트-드레인 용량을 증가시킨다. 또한, 장치 셀 크기의 감소는, 인접하는 몸체 영역 또는 다른 도핑된 영역의 침해에 의하여 제한되며, 이것은 드레인 영역에서 전류 흐름을 핀치하는 JFET 효과를 생성할 수 있다. 현 장치에서 전류 경로를 완전히 차단하는 것을 피하기 위하여, 셀 사이즈는 증가되어야만 하고, 이것은 더 작은 장치를 생성하고자 하는 것에 대치된다.
따라서, 개선된 반도체 장치 구조 및 그들에 대한 제조 방법이 상술된 문제점 및 그 외의 것들을 해결하기 위하여 요구된다.
설명의 단순함 및 명료함을 위하여, 도면에서의 소자는 반드시 일정한 비율로 도시될 필요가 없으며 다른 도면에서의 동일한 참조 번호는 일반적으로 동일한 소자를 설명한다. 또한, 공지된 단계 및 소자의 설명 및 상세는 설명의 단순함을 위하여 생략된다. 여기서 사용된 전류 운반 전극은 MOS 트랜지스터의 소스 또는 드레인, 또는 바이폴라 트랜지스터의 에미터 또는 콜렉터, 또는 다이오드의 캐소드 또는 애노드와 같은 장치를 통하여 전류를 운반하는 장치의 소자를 의미하며, 제어 전극은 MOS 트랜지스터의 게이트 또는 바이폴라 트랜지스터의 베이스와 같은 장치를 통하여 전류를 제어하는 장치의 소자를 의미한다. 그 장치가 여기서 임의의 N-채널 또는 P-채널 장치로서 설명된다고 할지라도, 서로 보완적인 장치들이 또한 본 발명에 따라서 가능하다는 것은 당업자에게는 명확할 것이다. 도면의 명료함을 위하여, 장치 구조의 도핑된 영역이 일반적으로 직선 에지 및 정확한 각 코너를 갖는 것으로서 설명된다. 그러나, 불순물의 확산 및 활성에 의하여 도핑된 영역의 에지가 직선이 아니고 그 코너가 정확한 각이 아닐 수도 있다는 것은 당업자에게는 명확할 것이다.
본 발명의 장치 및 방법은 셀룰러 설계(여기서 몸체 영역은 다수의 셀룰러 영역이다) 또는 단일 몸체 설계(여기서 몸체 영역은 연장된 패턴, 일반적으로는 꾸불꾸불한 패턴으로 형성된 단일 영역으로 구성된다)를 실현할 수도 있다. 그러나, 본 발명의 장치는 이해를 용이하게 하기 위하여 설명 전체에서 셀룰러 설계로서 설명될 것이다. 본 발명이 셀룰러 설계 및 단일 베이스 설계 양자를 포함하려고 한다는 것은 이해될 것이다.
도 1은 본 발명의 실시예에 따르는, 절연 게이트 전계 효과 트랜지스터(IGFET), MOSFET, 전원 트랜지스터, 또는 스위칭 장치 또는 셀(10)의 부분 확대단면도를 보여준다. 예로서, 장치(10)는 전원 집적회로의 부분으로서 로직 및/또는 다른 구성성분을 반도체칩으로 집적시킨 많은 장치 또는 셀 중에 하나이다. 또는 장치(10)는 개별 트랜지스터 장치를 형성하기 위하여 함께 집적된 많은 장치 또는 셀 중에 하나이다.
장치(10)는 반도체 재료(11)의 영역을 포함하며, 이것은 예를 들어, 약 0.001 내지 약 0.005 ohm-cm의 범위의 저항률을 갖는 n-형 실리콘 기판(12)을 포함하며, 비소로 도핑될 수도 있다. 도시된 실시예에서, 기판(12)은 드레인 콘택 또는 제1 전류 운반 콘택을 제공한다. 반도체층 또는 연장된 드레인 영역(14)이 기판(12) 내 또는 그 상부에 형성된다. 일 실시예에서, 반도체층(14)은 종래의 에피텍시얼 성장 기술을 사용하여 형성된다. 또는, 반도체층(14)은 종래의 도핑 및 확산 기술을 사용하여 형성된다. 50 volt 장치에 적절한 일실시예에서 반도체층(14)은 약 1.0x1015 atoms/cm3의 불순물 농도를 갖는 n-형이며, 약 3 마이크로미터 내지 약 5 마이크로미터 정도의 두께를 갖는다. 반도체층(14)의 두께와 불순물 농도는 장치(10)의 소정의 BVDSS 레이팅(rating)에 따라서 증가 또는 감소된다. 실리콘-게르마늄, 실리콘 게르마늄-카본, 카본 도핑된 실리콘, 실리콘탄화물 등을 포함하는 반도체 재료(11)의 몸체 또는 그 부분들에는 다른 재료들이 사용될 수도 있다. 또한, 다른 실시예에서, 기판(12)의 도전형은 반도체층(14)의 도전형과 반대로 되도록 스위칭되어서 절연 게이트 바이폴라 트랜지스터(10)를 형성한다.
장치(10)는 또한 반도체 재료(11)의 상부 또는 주면(18) 내에 또는 인접하여 형성된 n-형 영역 또는 블랭킷층(17)을 포함한다. N-형 영역(17)은 장치(10)에 대하여 저저항 전류 경로를 제공한다. 전형적인 실시예에서, n-형 영역(17)은 약 6.0x1016 atoms/cm3 정도의 최대 농도, 및 약 0.4 마이크로미터의 깊이를 갖는다.
본 발명에 따르면, 장치(10)는 반도체층(14) 내에 형성되고 주면(18)으로부터 또는 주면에 인접하여 연장하는 스텝-인 된 또는 오프셋된 몸체, 베이스 또는 도핑된 영역(31)을 포함한다. 본 발명에서, 오프셋된 몸체(31)는 주면(18)에 인접하거나 또는 부근에 있는 제1의, 넓거나 얕은 파트(part) 또는 부분(310), 및 주면(18)으로부터 떨어져 있으며, 제1 파트(310)의 아래에, 밑에 또는 적어도 부분적으로 아래에 있는 제2의, 좁거나 깊은 파트 또는 부분(311)을 갖는 다중 파트로 구성된다. 또한, 제1 파트(310)는 제2 파트(311)보다 넓거나 또는 제2 파트(311)는 제1 파트(310)에서 스텝-인되어 있거나 또는 제1 파트(310)로부터 안쪽으로 오프셋되어 있다. 바람직하게는, 제2 파트(311)는 제1 파트의 모든 측면으로부터 스텝-인 되어 있다. 과거의 반도체 장치에서는, 오프셋된 몸체 영역(31)은 형성되어 있 지 않는다. 오히려, 깊은 부분의 어떤 오프셋도 없는 단일 영역을 갖는 단순한 몸체가 종래의 장치에 형성된다.
예로서, 오프셋된 몸체 영역(31)은 p-형 도전성을 구비하며, 장치(10)의 도전 채널(45)로서 작동하는 반전층(inversion layer)을 형성하기에 적절한 불순물 농도를 가지며, 제1 부분(310) 내에 형성된다. 오프셋된 몸체 영역(31)의 제2 파트(311)는 주면(1)으로부터 예를 들어 약 0.5 마이크로미터 내지 약 3.0 마이크로미터의 깊이까지 연장된다. 오프셋된 몸체 영역(31)의 제1 파트(310)는 주면(18)으로부터 약 0.1 마이크로미터 내지 1.5 마이크로미터의 깊이까지 연장되며 제2 파트(311)보다 얕다.
일 실시예에서, 깊은 부분(311)은 모든 측면에서 약 0.3 마이크로미터의 거리(312)를 두고 얕은 부분(310)으로부터 오목하게 되거나 오프셋되어 있다. 즉, 일 실시예에서 부분 310 은 부분 311 보다 약 0.6 마이크로미터 또는 그 이상 더 넓다. 몸체 영역(31)의 오프셋 특징은, JFET 영역(35)의 핀치-오프를 발생시키지 않으면서, 셀(10)의 크기를 감소시킬 수 있게 하는 것으로 생각된다. 또한 오프셋 특징은 채널(45)을 출발하는 전류(IDS)의 더 많은 수직 흐름 또는 거의 수직 흐름을 제공한다. 아래에서 도시될 것처럼, 본 발명의 오프셋 특징은, 표준 또는 오프셋 되지 않은 몸체 영역을 갖는 장치와 비교하여, 동일한 절연 파괴 전압(도 2), 강화된 드레인 전류(도 3), 및 개선된 드레인 저항(도 4)을 갖는다. 도 5-9와 연결하여 아래에서 또한 설명될 것처럼, 본 발명의 오프셋 특징의 완성은 단지 3개의 공 정 단계로 행해진다.
장치(10)는 오프셋된 몸체 영역(31) 내에 또는 영역에 형성되고 주면(18)으로부터 예를 들어 약 0.1 마이크로미터 내지 약 0.5 마이크로미터의 깊이까지 연장되어 있는, n-형 소스 영역, 전류 전도 또는 전류 운반 영역(33)을 또한 포함한다. p형 몸체 콘택 또는 콘택 영역(36)은 또한 오프셋된 몸체 영역(31)에 형성되고 주면(18)에서 오프셋된 몸체 영역(31)으로 더 낮은 콘택 저항을 제공한다. 또한, 콘택 영역(36)은 소스 영역(33) 아래에 있는 오프셋된 몸체 영역(31)의 시트 저항을 낮추며, 이것은 기생 바이폴라 효과를 억제한다.
제1 절연층(41)은 주면(18) 상에 또는 인접한 부분에 형성된다. 예를 들어, 절연층(41)은 약 0.05 마이크로미터 내지 약 0.2 마이크로미터의 두께를 갖는 열산화층을 구비한다. 제2 절연층(42)은 절연층(41) 위에 형성된다. 일 실시예에서, 제2 절연층(42)은 실리콘 질화물을 구비하며, 약 0.05 마이크로미터 내지 약 0.1 마이크로미터의 두께를 갖는다.
게이트 절연층(43)은 오프셋된 몸체 영역(31)에 인접하는 주면(18)의 다른 부분 위 또는 주면의 다른 부분에 인접하여 형성된다. 게이트 절연층(43)은, 예를 들어 실리콘 산화물을 구비하며, 약 0.01 마이크로미터 내지 약 0.1 마이크로미터의 두께를 갖는다. 또 다른 실시예에서, 게이트 절연층(43)은 실리콘 질화물, 탄탈륨 오산화물, 티타늄 이산화물, 바륨 스트론튬 티탄산염, 또는 실리콘 산화물과의 조합물 등을 포함하는 조합물을 구비한다.
도전성 스페이서 게이트 영역, 수직 스페이서 게이트 영역 또는 스페이스 형 성 게이트 영역 또는 도전성 전극(57)은 게이트 절연층(43) 위에 형성되며, 절연 스페이서(59)에 의하여 도전층(46)으로부터 분리된다. 도전성 스페이서 게이트 영역(57)은 게이트 절연층(43)과 함께 제어 전극 또는 게이트 구조체(58)를 형성한다. 도전성 스페이서 게이트 영역(57)은 예를 들어, n-형 다결정 실리콘 또는 폴리실리콘을 구비하며 약 0.2 마이크로미터 내지 약 0.8 마이크로미터의 두께를 갖는다. 대표적인 실시예에서, 절연 스페이서(59)는 실리콘 질화물을 구비하며, 약 0.1 마이크로미터의 두께를 갖는다. 스페이서 게이트 영역(57)은 도전층(53)에 결합되어서 도전 게이트 구조체를 제공하며, 이것은 장치(10)에서의 채널(45)의 형성 및 전류의 전도를 제어한다. 도시된 실시예에서, 도전성 접속부(77)는 스페이서 게이트 영역(57)을 도전층(53)에 연결한다. 도전성 접속부(77)는 예를 들어, n-형 폴리실리콘을 구비한다. 스페이서 형성 게이트 영역은, 일면에 증착된 게이트 재료로 형성된 제어 전극과 관련하여, 다른 수직 면 상에 형성된 채널을 제어한다. 장치(10)의 경우에, 채널(45)은 주면(18)에 형성되고, 이것은 수평면으로 고려된다. 스페이서 게이트 영역(57)을 형성하기 위하여 사용된 제어 전극막은 수직면(68)을 따라서 증착되며, 이것은 주면(18)에 수직한다.
도핑된 다결정 반도체층 또는 도전층(46)은 절연층(41 및 42) 위에 형성되고 반도체 재료(11)의 몸체 내에 형성된 도핑 영역 또는 카운터-도핑(counter-doped) 드레인 영역(23)에 결합된다. 대표적인 실시예에서, 도전층(46)은 폴리실리콘층을 구비하며 약 0.1 마이크로미터의 두께를 가지며, n-채널 장치용 p-형 도전율을 갖는다. 열처리된, 도전층(46)으로부터의 p-형 불순물은 반도체 재료(11)의 몸체로 확산되어서 도핑 영역(23)을 형성한다. 다른 실시예에서, 도핑 영역(23)은 이온 주입 기술을 사용하여 형성된다. 다른 실시예에서는, 도전층(46)이 비정질 실리콘, 금속, 실리사이드 또는 폴리실리콘과의 조합물을 포함하는 조합물을 구비한다. 금속을 도전층(46)으로 사용하는 경우, p-형 불순물은 반도체 재료(11)의 몸체로 먼저 주입되거나 또는 증착되어서 도핑된 영역(23)을 형성한다. 도전층(46)은 플로팅 상태로 남겨지거나 또는 Vs 또는 접지와 같은 고정 전위에 연결된다.
도전성 스페이서 게이트 영역(57)은 종래 장치와 비교하여 최소의 게이트-드레인 오버랩(gate to drain overlap)을 제공하며, 그에 따라서 게이트 전하를 많이 감소시킨다. 또한, 장치(10)에서 게이트를 위한 전기 전달은 도전층(53)에 의하여 제공되며, 이것은 주면(18) 위에 높이 있어서, 게이트 전하를 또한 감소시킨다. 또한, 도전층(46)은, 그중에서도 게이트와 드레인 영역 사이에 존재하는 접지 평면 또는 쉴드층(shield layer)으로서 작용하여 게이트-드레인 용량을 감소시킨다. 이 특징은 강화된 스위칭 속도 및 감소된 입력 전하 요구를 제공한다.
도핑된 영역(23)은 드레인 접합으로의 몸체 영역의 제2 부분(311) 깊이(27)와 동일한 정도의 거리(26)로 분리되어 있다. 일 실시예에서, 도핑 영역(23)은 오프셋된 몸체 영역(31)의 제1 부분(310)으로부터 약 0.5 마이크로미터 내지 약 3.0 마이크로미터의 거리(26)로 떨어져 있다. 일 실시예에서, 도핑 영역(23)은 높은 전류 플럭스에 노출되지 않는 반도체층(14)의 일 부분에 배치되어서 드레인 전류 특성에 영향을 주는 것을 피한다. 또 다른 실시예에서, 도핑 영역(23)은 도핑 영역(23)의 중간 지점에 배치된 중앙선(123)으로부터 거리 28의 공간을 갖는다. 예 로서 거리 28은 약 0.25 마이크로미터 내지 약 0.8 마이크로미터의 범위에 있다. 비록 도핑 영역(23)이 본 발명의 실시예에서 설명되고 있지만, 이것은 선택할 수도 그렇지 않을 수도 있는 것이다. 또 다른 실시예에서, 도핑 영역(23)은 형성되지 않는다. 이 다른 실시예에서, 드레인 저항에 대한 최소의 영향이 발생할 것이며, 셀 크기는 한층 더 감소될 것으로 여겨진다.
제5 절연층(61)이 장치(10)의 부분 위에 형성되며, 예를 들어 약 0.05 마이크로미터의 두께를 갖는 실리콘 질화물을 구비한다. 층간 절연(ILD)층(62)은 장치(10)의 부분 위에 형성되며, 예를 들어 약 0.8 마이크로미터의 두께를 갖는 증착된 실리콘 산화물을 구비한다. 개구가 절연층 내에 형성되어서 소스 콘택층(63)을 위한 장치(10)에 콘택을 제공한다. 도시된 바와 같이, 주면(18)의 일부분은 에치되어서 소스 콘택층(63)은 소스 영역(33) 및 몸체 영역(36) 양자에 접속하게 한다. 일 실시예에서, 소스 콘택층(63)은 알루미늄 실리콘 합금 등을 구비한다. 드레인 콘택층 또는 도전 전극(66)은 반도체 재료(11)의 영역의 대향면 상에 형성되며, 예를 들어 티타늄-니켓-은, 크롬-니켈-금 등과 같은 땜납가능 금속구조를 구비한다.
장치(10)의 작동은 다음과 같이 진행한다. 소스 또는 입력 단자(63)가 0 볼트의 전위(Vs)에서 작동한다고 가정하면, 스페이서 게이트 영역(57)은 장치(10)의 도전 임계 보다 큰, 제어 전압 VG=2.5 볼트를 수용하며, 드레인 또는 출력 단자(66)는 드레인 전위 VD=5.0 볼트에서 작동한다. VG 및 Vs의 값은 몸체 영역(31)이 스페이서 게이트 영역(57) 아래에서 역전되도록 하여 채널(45)을 형성하고, 이것은 소 스 영역(33)을 층(17)에 전기적으로 연결한다. 장치 전류(IDS)는 소스 단자(63)로부터 흘러서, 소스 영역(33), 채널(45), 층(17) 및 반도체층(14)을 통하여 드레인 단자(66)로 전달된다. 일 실시예에서, IDS = 1.0 암페어이다. 장치(10)를 오프 상태로 전환하기 위하여, 장치의 도전 임계 보다 낮은 제어 전압(VG)을 스페이서 게이트(57)로 인가한다(예를 들어, VG < 2.5 볼트). 이것은 채널(45)을 제거하게 되고, IDS는 장치(10)를 통하여 더 이상 흐르지 않는다.
도 2는, 본 발명을 전형의 몸체 영역을 갖는 장치와 비교하여 절연 파괴 전압(BVDSS)의 함수로서 오프 상태에서의 드레인 전류(ID)를 보여주는 세미-로그 그래프이다. 선 1A는 본 발명에 따르는 오프셋된 몸체 영역(31)을 갖는 장치(10)에 대한 VDS를 보여주며, 선 1B는 전형의 오프셋되지 않은 몸체 영역을 갖는 장치에 대한 VDS를 보여준다. 도 2에서 명확한 바와 같이, 장치(10)는 동일하거나 또는 거의 동일한 VDS 특징을 갖는다.
도 3은 본 발명을 전형의 몸체 영역을 갖는 장치와 비교하여 다양한 게이트-소스 전압(VGS)에서의 드레인-소스 전압(VDS)의 함수로서 온 상태에서의 드레인 전류(ID)를 보여주는 그래프이다. 이 분석에서, 장치(10)는 동일한 등급의 종래 장치보다 8% 작은 셀 크기를 갖는다. 선 3A(장치(10)) 및 3B(종래 장치)는 3 볼트의 VGS에 대응하며, 선 3C(장치(10)) 및 3D(종래 장치)는 4 볼트의 VGS에 대응하며, 선 3E(장치(10)) 및 3F(종래 장치)는 5볼트의 VGS에 대응한다. 도 3에서 명확한 바와 같이, 장치(10)는 더 작은 셀 크기를 가짐에도, 종래 장치와 비교하여 더 나은 드레인 전류 특성을 갖는다.
도 4는 본 발명(선 4A)을 전형의 몸체 영역(선 4B)을 갖는 장치를 비교하여 0.75볼트의 VDSON을 갖는 게이트-소스 전압(VGS)의 함수로서 온-저항(RDSON)을 보여주는 그래프이다. 도 4에서 명확한 바와 같이, 장치(10)는 전형의 몸체 영역을 갖는 장치와 비교하여 더 나은 온-저항 성능을 갖는다.
도 5-9를 참조하여, 본 발명에 따르는 오프셋된 몸체 영역(31)을 갖는 장치(10)를 형성하는 방법이 설명된다 도 5는 제조의 초기 단계에서 장치(10)의 부분 확대 단면도를 보여준다. 제1 절연층(41)은 주면(18) 위에 형성되며, 예를 들어 약 0.05 마이크로미터 내지 약 0.2 마이크로미터 두께의 실리콘 산화물을 구비한다. 약 900℃에서 성장된 열 산화막이 적절하다. 다음에, 제2 절연층(42)이 절연층(41) 상에 형성되고, 예를 들어, 약 0.05 마이크로미터 내지 약 0.1 마이크로미터의 실리콘 질화막을 구비한다. 그런 후, 개구(44)가 절연층(41 및 42)의 부분에 형성되어, 주면(18)의 부분을 노출시킨다. 개구(44)는 종래 포토리소그래피 및 에칭 기술을 사용하여 형성된다.
그런 후, 도전층(46)이, 제2 절연층(42) 상에 그리고 개구(44) 내에 형성되어서 도전층(46)의 부분이 주면(18)에 인접하게 된다. 장치(10)가 n-채널 장치를 구비할 때, 도전층(46)은 약 0.1 마이크로미터의 p-형 폴리실리콘을 구비하며, 이것은 도핑 또는 넌-도핑으로 증착된다. 도전층(46)이 초기에 넌-도핑으로 증착되면, 도전층(46)은 예를 들어 이온 주입 기술을 사용하여 이후에 도핑된다. 일 실시예에서, 도전층(46)은 보론 이온 주입으로 도핑된다. 약 30KeV의 주입 에너지를 갖는 약 5.0x1015 내지 약 1.0x1016atom/㎠ 의 도즈가 도전층(46)을 도핑하기에 충분하다. 일 실시예에서, 도전층(46) 내의 보론 불순물은 도전층(46)에서 반도체 재료(11)의 몸체로 확산되어서 도핑 영역(23)을 형성한다. 다른 실시예에서는, 도전층(46)이 증착되기 전에 p-형 불순물이 개구(44) 내에 이온 주입되거나 증착된다.
다음에, 제3 절연층(48)이 도전층(46) 상에 형성되고, 제4 절연층(51)이 제3 절연층(48) 상에 형성된다. 제3 절연층(48)은 예를 들어, 실리콘 질화물(예를 들어, 약 0.05 마이크로미터의 두께)을 구비하며, 절연층(51)은 증착된 산화물(예를 들어 약 0.7 마이크로미터 두께)을 구비한다. 그런 후, 도전층(53)은 제4 절연층(51) 상에 형성되며, 예를 들어, n-형 폴리실리콘(예를 들어, 약 0.3 마이크로미터 두께)을 구비한다. 보호층(54)은 도전층(53) 상에 형성되며, 예를 들어 약 0.15 마이크로미터의 실리콘 질화물을 구비한다.
포토리소그래피 및 에칭 단계는 층(54, 53, 51, 48, 46 및 42)의 부분들을 관통하여 에칭하여 개구(70)를 제공한다. 이것은 또한 층(42, 46, 48, 51, 53, 및 54)의 나머지 부분으로 구성된, 대좌 스택 구조(56)를 형성한다. 일 실시예에서, 개구(70)는 약 5.0 마이크로미터 내지 약 8.0 마이크로미터 정도의 폭(73)을 갖는 다.
도 6은 절연 스페이서(59) 및 스페이서(571)을 형성하는 부가 공정 단계 이후의 장치(10)의 부분 확대 단면도를 나타낸다. 일 실시예에서, 실리콘 질화막은 대좌 스택 구조(56) 및 제1 절연층(41) 상에 증착된다. 예로서, 약 0.1 마이크로미터 두께의 실리콘 질화막이 화학 기상 증착 기술을 사용하여 증착된다. 다음에, 종래의 이방성 에치백 단계가 사용되어서, 측벽 또는 수직면(68) 상의 실리콘 질화층의 부분을 그대로 두면서 대좌 스택 구조(56) 및 제1 절연층(41)의 부분을 제거하여 절연 스페이서(59)를 형성한다.
그런 후, 컨포멀층(conformal layer)이 장치(10) 위에 증착되고, 절연 스페이서(59)에 인접한 개구(70) 내에 스페이서(571)를 제공하도록 이방적으로 에칭된다. 예로서, 컨포멀층은 약 0.2 마이크로미터 내지 약 0.4 마이크로미터의 두께를 갖는 폴리실리콘을 구비한다. 본 발명에 따르면, 컨포멀층의 두께는 스페이서(571)의 두께를 설정하고, 다음으로 이것은 거리 312(도 1에 도시됨)를 설정한다. 예를 들어, 스페이서(571)의 두께가 약 0.3 마이크로미터일 때, 거리 312는 약 0.3 마이크로미터이다. 그런 후, p-형 불순물은 개구(70)를 통하여 반도체층(14)으로 도입되어서 오프셋된 몸체 영역(31)의 부분 311을 형성하며, 이것은 스페이서(571)에 자체-정렬된다. 예로서, 약 1.0x1013 atom/㎠ 이온 불순물 도즈 및 약 120KeV의 불순물 에너지는 50 볼트 장치에 적절하다. 그런 후 부분 311 은 어닐링 되어서 불순물을 확산하고 활성화한다. 예로서, 장치(10)는 약 30 내지 90분 동안 900℃에 노출된다.
도 7은 부가 공정 이후의 장치(10)의 부분 확대 단면도를 보여준다. 스페이서(571)가 제거되고, 부가적인 p-형 불순물이 개구(70)를 통하여 반도체층(14)으로 도입되어서 오프셋된 몸체 영역(31)의 부분 310을 형성하며, 이것은 절연 스페이서(59)에 자체-정렬된다. 부분 311 내의 부분 310의 파트는 명확함을 위하여 파선으로 도시되어 있으나, 부분 311은 부분 310에 인접하며, 그 도핑은 일반적으로 연속되어 있다는 것을 당업자는 이해할 것이다. 예로서, 보론은, 개구를 통하여, 50 볼트 장치에 적절한, 약 1.0x1013atom/㎠의 이온 주입 도즈 및 약 60KeV의 주입 에너지를 가지고 주입된다. 그런 후, 부분 310은 어닐링 되어서 불순물을 확산하고 활성화하여, 오프셋된 몸체 영역(31)을 형성한다. 또 다른 실시예에서, 더 높은 이온 주입 에너지를 사용한 결과로서 부분 311이 반도체층(14) 내에서 더 깊게 존재하는 상태로, 부분 310 및 311을 모두 어닐링 한다. 또 다른 예에서, 실리콘 산화물 에치를 사용하여, 스페이서(571)가 제거된 후에 개구(70) 내에 노출된 절연층(41)의 부분을 제거한다. 그런 후, 예를 들어, 부분 311의 어닐링 중에, 가스 흐름에 산소와 같은 산화제 또는 증기를 첨가함으로써 새로운 산화물층이 재성장된다. 이 새로운 산화물층은, 부분 310의 형성 중에 주면(18)을 보호하기 위한 스크린으로서 작용한다.
도 8은 또 다른 공정 후의 장치(10)의 부분 확대 단면도를 보여준다. 실리콘 산화물 습식에칭이 사용되어서 개구(70) 내의 절연층(41)의 부분을 제거한다. 예로서, 묽은 플루오르화 수소산(예를 들어 50:1)이 절연층(41)을 에칭하기 위하여 사용된다. 대표적인 실시예에서, 에칭 시간은, 오목한 부분(74)을 형성하기 위하여 절연 스페이서(59)의 아래로부터 절연층(41)의 재료를 잘라내거나 제거하기 위하여 연장된다(예를 들어 8 내지 15분). 이 방법에서 절연층(41)을 오목하게 하는것은, 몸체 영역(31) 내에 형성된 채널(45, 도 1에 도시됨)이 반도체층(14)으로 연장하여 채널 전류가 좀 더 효과적으로 흐르도록 하는 것을 강화한다. 대표적인 실시예에서, 부분 74는 약 0.1 마이크로미터보다 작은 거리로 절연 스페이서(59) 아래를 오목하게 한다. 그런 후, 열 실리콘 산화물은, 개구(70) 내의 주면(18) 상에서, 약 0.08 마이크로미터의 두께로 성장하여 게이트 절연층(43)을 형성한다.
다음에, 반도체 재료의 컨포멀층이 장치(10) 위에 증착되며, 그 컨포멀층은 이방적으로 에칭되어서 스페이서 게이트(57)를 제공한다. 예로서, 반도체 재료의 컨포멀층은 n-형 폴리실리콘의 약 0.8 마이크로미터를 구비하며, 이것은 증착 과정 중에 도핑 될 수도 있으며 또는 이온 주입 또는 다른 도핑 기술을 사용하여 이후에 도핑 될 수도 있다. 스페이서 게이트(57)가 형성된 후에, 부가적인 0.015 마이크로미터의 게이트 절연물(예를 들어 실리콘 산화물)이 스페이서 게이트(57) 및 게이트 산화물(43)의 노출된 부분의 표면에 부가된다.
일 실시예에서, 스페이서 게이트(57)를 형성하는 에칭 단계는 또한 보호층(54)과 절연 스페이서(59)의 상부를 노출시킨다. 그런 후, 보호층(54) 및 절연 스페이서(59)의 상부는 에칭되어서 보호층(54)이 제거되고, 절연 스페이서(59)의 상부가 스페이서 게이트(57) 및 도전층(53) 사이에서 제거된다. 이것은 도전 층(53) 및 스페이서 게이트(57) 사이에서 갭을 만든다.
다른 단계에서, 폴리실리콘과 같은 도전성 재료가 접속성 도전부(77)를 제공하도록 증착된다. 접속성 도전부(77)는 보호층(54)과 절연 스페이서(59) 부분을 제거하는 동안에 형성된 갭을 채우며, 스페이서 게이트(57)를 도전층(53)에 결합하거나 전기적으로 연결한다. 그런 후, n-형 도핑 단계가 행해져서, 접속성 도전부(77)를 도핑하고 소스 영역(33)에 불순물을 제공한다. 대표적인 실시예에서, 80KeV의 불순물 에너지를 가지고 3.0x1015atom/㎠ 의 비소 주입 도즈가 이 도핑 단계를 위하여 사용된다. 일 실시예에서, 제1 어닐링 단계가 이 시점에서 사용되어서 많은 불순물을 활성화하고 확산하여서 몸체 영역(31), 도핑 영역(23) 및 소스 영역(33)을 형성한다. 예로서, 장치(10)는 약 45초 동안 약 1030℃의 온도에 노출된다. 또 다른 실시예에서, 불순물은, 아래에 설명된 후반 단계에서 활성화되고 확산된다.
도 9는 제조의 또 다른 단계 이후의 장치(10)의 부분 확대 단면도를 보여준다. 제1 절연층(61)이 증착되며, 예를 들어 약 0.05 마이크로미터의 실리콘 질화물을 구비한다. 그런 후, ILD 층(62)은 제5 절연층(61) 상에 증착된다. 대표적인 실시예에서, ILD 층(62)은 약 0.8 마이크로미터의 두께의 증착된 실리콘 산화물을 구비한다. 선택적인 ILD 테이퍼 에치가 ILD 층(62)의 테이퍼부(62a)에 사용되며, 이것은 그 후에 형성된 층의 스텝 커버리지를 돕는다.
다음에, 종래의 포토리소그래피 및 에칭 단계가 콘택 개구(81)를 형성하기 위하여 사용되며, 이것은 주면(18)의 일부를 노출시킨다. 그런 후, 콘택 영역(36)은 p-형 이온 주입 단계를 사용하여 개구(81)를 통하여 형성된다. 예로서, 3.0x1014atom/㎠의 보론 이온 주입 도즈와 80KeV의 주입 에너지가 사용된다. 그런 후, 컨포멀 스페이서층이 증착되고 스페이서(82)를 형성하도록 에칭된다. 대표적인 실시예에서, 0.3 마이크로미터의 실리콘 질화물층이 증착되고 스페이서(82)를 형성하도록 에칭된다. 일 실시예에서, 급속한 어닐링 단계가 이 시점에서 사용되어서 많은 이온 불순물을 활성화하고 확산한다. 예를 들어, 장치(10)는 약 45초 동안 약 1030℃의 온도에 노출된다.
그런 후, 에칭 단계가 사용되어서 주면(18)의 일부분을 제거하여 오목한 부분(84)을 형성한다. 이것은 소스 콘택층이 소스 영역(33) 및 콘택 영역(36) 양자에 접촉되도록 하며, 이것은 이들 영역을 모두 단락시킨다. 그런 후, 스페이서(82)가 제거된다. 이어지는 공정에서, 소스 콘택층(63)이 증착되고 패턴된다. 그런 후, 기판(12)은 선택적으로 얇게 되고 드레인 콘택층(66)이 증착되어서 도 1에 도시된 구조를 제공한다. 실리사이드층과 같은 다른 도전층은 소스 콘택층(63)이 증착되기 전에 형성될 수도 있다는 것은 또한 이해될 것이다.
상술된 모든 것에 비추어 보면, 새로운 장치 및 그의 제조 방법이 개시되어 있다는 것은 명백하다. 그들 특징 중에서도, 오프셋된 몸체 영역을 갖는 반도체 장치가 포함된다. 특히 이 오프셋된 영역은 작은 셀 공간을 허용하며 절연 파괴 전압과 충돌하지 않으면서 드레인 전류 및 드레인 저항 특성을 개선한다.
본 발명이 특정한 실시예를 참조하여 기재되고 설명되었으나, 본 발명은 이들 설명된 실시예에 제한되는 것을 의도하는 것은 아니다. 본 발명의 정신으로부터 벗어나지 않는다면, 변경 및 다양성을 행할 수 있다는 것은 당업자에게는 명확할 것이다. 그러므로, 본 발명은, 첨부된 청구항의 범위 내에 있는 한, 모든 그런 다양성 및 변형을 포함한다.

Claims (5)

  1. 반도체 장치에 있어서,
    주면을 가지며, 제1 도전형을 갖는 기판,
    상기 주면의 일부분을 덮고, 제 1 도전층 및 절연층을 구비하는 대좌 구조체,
    대좌 구조체의 측면을 따라서 배치된 도전 제어 전극,
    상기 도전 제어 전극에 인접하는, 상기 주면에 있는 제2 도전형의 오프셋 도핑 영역으로서, 상기 오프셋 도핑 영역은 상기 주면에 인접하는 넓은 부분과 상기 넓은 부분 아래에 있는 좁은 부분을 포함하며, 상기 오프셋 도핑 영역의 넓은 부분은 상기 반도체 장치가 작동 중인 경우에 채널 영역을 형성하는, 상기 오프셋 도핑 영역,
    상기 오프셋 도핑 영역에 있는 제1 도전형의 전류 운반 영역, 및
    상기 오프셋 도핑 영역 외부에 있고 상기 채널 영역의 드레인 에지에 근접해 있는, 상기 기판에 있는 상기 제 2 도전형의 제 1 도핑 영역을 포함하고,
    상기 제 1 도전층은 상기 제 1 도핑 영역과 접촉하는, 반도체 장치.
  2. 삭제
  3. 반도체 장치에 있어서,
    반도체 기판,
    상기 반도체 기판 상에 있고 주면을 갖는 제1 도전형의 반도체층,
    상기 반도체층에 배치되는 제2 도전형의 오프셋된 몸체 영역으로서, 상기 오프셋된 몸체 영역은 상기 주면에 인접하는 제1 부분과 상기 제1 부분 아래에 있는 제2 부분을 가지며, 상기 제2 부분은 상기 제1 부분의 측면들로부터 스텝-인(stepped-in)되어 있는, 상기 오프셋된 몸체 영역,
    상기 오프셋된 몸체 영역에 있는 상기 제 1 도전형의 전류 전도 영역,
    상기 주면 상에 있고, 유전체 재료 및 제 1 도전층을 구비하는 대좌 구조체,
    상기 대좌 구조체의 측면을 따르는 게이트 전극, 및
    상기 주면 근처에 상기 오프셋 몸체 영역 외부에서 상기 오프셋된 몸체 영역으로부터 이격되어 있는, 상기 반도체층에 있는 제2 도전형의 제1 도핑 영역으로서, 상기 제 1 도전층은 상기 제 1 도핑 영역에 전기적으로 결합되는, 상기 제2 도전형의 제1 도핑 영역을 포함하는, 반도체 장치.
  4. 반도체 장치의 제조 방법에 있어서,
    주면을 가지며 제1 도전형을 갖는 기판을 제공하는 단계,
    상기 주면의 일부분 상에 대좌 구조체를 형성하는 단계로서, 상기 대좌 구조체는 절연층 및 제 1 도전층을 구비하는, 상기 대좌 구조체 형성 단계,
    상기 기판에 배치되는 제2 도전형의 오프셋된 몸체 영역을 형성하는 단계로서, 상기 오프셋된 몸체 영역은 상기 주면에 인접하는 제1 부분과 상기 제1 부분 아래에 있는 제2 부분을 가지며, 상기 제2 부분은 상기 제1 부분의 측면들로부터 스텝-인(stepped-in)되어 있는, 상기 오프셋된 몸체 영역을 형성하는 단계,
    상기 대좌 구조체의 측면을 따라서 도전 게이트 전극을 형성하는 단계,
    상기 오프셋 몸체 영역에 전류 운반 영역을 형성하는 단계, 및
    상기 오프셋 몸체 영역 외부에 있고 채널 영역의 드레인 에지에 근접하여, 상기 기판에 상기 제 2 도전형의 제 1 도핑 영역을 형성하는 단계를 포함하고,
    상기 제 1 도핑 영역은 상기 제 1 도전층에 전기적으로 결합되는, 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 오프셋된 몸체 영역을 형성하는 단계는,
    상기 대좌 구조체의 측벽에 인접하는 스페이서를 형성하는 단계로서, 상기 스페이서는 상기 제2 부분이 상기 제1 부분으로부터 스텝-인 되는 거리를 결정하는, 상기 스페이서를 형성하는 단계,
    상기 기판에 상기 스페이서에 자체-정렬된 제2 부분을 형성하는 단계,
    상기 스페이서를 제거하는 단계, 및
    상기 기판에 상기 제1 부분을 형성하는 단계를 포함하는, 반도체 장치의 제조 방법.
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