JP2002217406A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
Abstract
(57)【要約】
【課題】 動作耐圧の向上を図る。
【解決手段】 Ｐ型の半導体基板１上に形成された第１
及び第２のゲート絶縁膜４，６上に延在してゲート電極
７が形成され、このゲート電極７の一端に隣接するＮ＋
型のソース領域９と、チャネル領域を介して前記ソース
領域９と対向し、かつ前記第１のゲート絶縁膜４下に少
なくとも前記基板内の所定深さ位置に不純物濃度ピーク
を有し、基板表面に近い領域で不純物濃度が低くなるよ
うに形成されたＮ−−型ドレイン領域５Ａと当該ドレイ
ン領域５Ａに連なるように形成されたＮ−型ドレイン領
域５Ｂと、前記ゲート電極７の他端から離間され、かつ
前記Ｎ−型ドレイン領域５Ｂ内に含まれるＮ＋型ドレイ
ン領域１０と、前記第１のゲート絶縁膜４の一端部から
前記Ｎ＋型ドレイン領域１０間にまたがるように形成さ
れたＮ型層１１とを具備することを特徴とする。
及び第２のゲート絶縁膜４，６上に延在してゲート電極
７が形成され、このゲート電極７の一端に隣接するＮ＋
型のソース領域９と、チャネル領域を介して前記ソース
領域９と対向し、かつ前記第１のゲート絶縁膜４下に少
なくとも前記基板内の所定深さ位置に不純物濃度ピーク
を有し、基板表面に近い領域で不純物濃度が低くなるよ
うに形成されたＮ−−型ドレイン領域５Ａと当該ドレイ
ン領域５Ａに連なるように形成されたＮ−型ドレイン領
域５Ｂと、前記ゲート電極７の他端から離間され、かつ
前記Ｎ−型ドレイン領域５Ｂ内に含まれるＮ＋型ドレイ
ン領域１０と、前記第１のゲート絶縁膜４の一端部から
前記Ｎ＋型ドレイン領域１０間にまたがるように形成さ
れたＮ型層１１とを具備することを特徴とする。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関するものであり、更に詳しく言えば、ＬＣ
ＤドライバーやＥＬドライバー等に用いられる高電源電
圧（ＨＶ−ＶDD）用の高耐圧ＭＯＳトランジスタの動作
耐圧特性の向上を図る技術に関する。
製造方法に関するものであり、更に詳しく言えば、ＬＣ
ＤドライバーやＥＬドライバー等に用いられる高電源電
圧（ＨＶ−ＶDD）用の高耐圧ＭＯＳトランジスタの動作
耐圧特性の向上を図る技術に関する。
【０００２】
【従来の技術】以下で、従来例に係わる半導体装置につ
いて図１３に示すＬＤＤ型高耐圧ＭＯＳトランジスタの
断面図を参照しながら説明する。
いて図１３に示すＬＤＤ型高耐圧ＭＯＳトランジスタの
断面図を参照しながら説明する。
【０００３】図１３において、Ｐ型の半導体基板(Ｐ−
Ｓｕｂ）５１上にゲート絶縁膜５２を介してゲート電極
５３が形成されている。そして、前記ゲート電極５３の
一端に隣接するようにＮ＋型ソース領域５４が形成され
ており、チャネル領域５５を介して前記ソース領域５４
と対向してＮ−型ドレイン領域５６が形成され、更にゲ
ート電極５３の他端から離間され、かつＮ−型ドレイン
領域５６に含まれるようにＮ＋型ドレイン領域５７が形
成されている。
Ｓｕｂ）５１上にゲート絶縁膜５２を介してゲート電極
５３が形成されている。そして、前記ゲート電極５３の
一端に隣接するようにＮ＋型ソース領域５４が形成され
ており、チャネル領域５５を介して前記ソース領域５４
と対向してＮ−型ドレイン領域５６が形成され、更にゲ
ート電極５３の他端から離間され、かつＮ−型ドレイン
領域５６に含まれるようにＮ＋型ドレイン領域５７が形
成されている。
【０００４】従来では、高耐圧化（例えば５０Ｖ〜６０
Ｖ程度）を図るため、低濃度のＮ−型ドレイン領域５６
をおよそ１０００℃〜１１００℃程度の熱拡散により形
成し、緩やかな濃度勾配と深く拡散層を形成していた。
Ｖ程度）を図るため、低濃度のＮ−型ドレイン領域５６
をおよそ１０００℃〜１１００℃程度の熱拡散により形
成し、緩やかな濃度勾配と深く拡散層を形成していた。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな構成としてもソース−ドレイン間電圧（ＢＶＤＳ：
ＯＦＦ時の耐圧）は高いが、ドレイン電圧及びゲート電
圧が共に高い場合、その動作耐圧であるサステイニング
電圧（ＶSUS ：ＯＮ時の耐圧）は高くできなかった。従
来では、せいぜい３０Ｖ程度が限界であった。
うな構成としてもソース−ドレイン間電圧（ＢＶＤＳ：
ＯＦＦ時の耐圧）は高いが、ドレイン電圧及びゲート電
圧が共に高い場合、その動作耐圧であるサステイニング
電圧（ＶSUS ：ＯＮ時の耐圧）は高くできなかった。従
来では、せいぜい３０Ｖ程度が限界であった。
【０００６】以下、前述したような動作耐圧の低下が発
生するメカニズムについて説明する。
生するメカニズムについて説明する。
【０００７】このようなＮチャネル型高耐圧ＭＯＳトラ
ンジスタでは、図１４、図１５に示すようにドレイン領
域５７をコレクタ（Ｎ＋）、ソース領域５４をエミッタ
（Ｎ＋）及び半導体基板５１をベース（Ｐ）とした横型
バイポーラトランジスタ６０が寄生的に形成される。Ｏ
ＦＦ時の耐圧であるソース−ドレイン間電圧ＢＶＤＳが
高くても動作耐圧ＶSUS が低下するのは、この寄生バイ
ポーラトランジスタ６０がＯＮするために引き起こされ
る。これにより、Ｎチャネル型高耐圧ＭＯＳトランジス
タ動作領域が限定され、全域での動作を困難にさせてい
る。
ンジスタでは、図１４、図１５に示すようにドレイン領
域５７をコレクタ（Ｎ＋）、ソース領域５４をエミッタ
（Ｎ＋）及び半導体基板５１をベース（Ｐ）とした横型
バイポーラトランジスタ６０が寄生的に形成される。Ｏ
ＦＦ時の耐圧であるソース−ドレイン間電圧ＢＶＤＳが
高くても動作耐圧ＶSUS が低下するのは、この寄生バイ
ポーラトランジスタ６０がＯＮするために引き起こされ
る。これにより、Ｎチャネル型高耐圧ＭＯＳトランジス
タ動作領域が限定され、全域での動作を困難にさせてい
る。
【０００８】前記バイポーラトランジスタ６０の動作を
以下に説明する。
以下に説明する。
【０００９】図１４に示すようにゲート電極５３にゲー
ト電圧（ＶG ）（＞Ｖt ：スレッショルド電圧）、ドレ
イン領域５７にコンタクトするドレイン電極（ＶD
）（》ＶG ）の電圧が印加され、ＭＯＳトランジスタ
がＯＮ状態になっている場合、以下に述べる正帰還ルー
プ（図１６参照）が形成される。
ト電圧（ＶG ）（＞Ｖt ：スレッショルド電圧）、ドレ
イン領域５７にコンタクトするドレイン電極（ＶD
）（》ＶG ）の電圧が印加され、ＭＯＳトランジスタ
がＯＮ状態になっている場合、以下に述べる正帰還ルー
プ（図１６参照）が形成される。
【００１０】即ち、ドレイン領域５７近傍の空乏層６
１で加速されたチャネル領域６２の電子により、空乏層
内でアバランシェ増倍が発生し、電子・ホール対が生成
される。前記ホールが、基板内を流れる（基板電流：
ＩSub ）。前記基板電流（ＩSub ）が、半導体基板５
１内に電位勾配を生み、基板電位を上昇させる。ソー
ス領域５４−基板５１間接合が順方向にバイアスされ
る。ソース領域５４から基板５１に電子が注入され
る。注入された電子がドレイン領域５７に到達し、更
にアバランシェ増倍を起こす。
１で加速されたチャネル領域６２の電子により、空乏層
内でアバランシェ増倍が発生し、電子・ホール対が生成
される。前記ホールが、基板内を流れる（基板電流：
ＩSub ）。前記基板電流（ＩSub ）が、半導体基板５
１内に電位勾配を生み、基板電位を上昇させる。ソー
ス領域５４−基板５１間接合が順方向にバイアスされ
る。ソース領域５４から基板５１に電子が注入され
る。注入された電子がドレイン領域５７に到達し、更
にアバランシェ増倍を起こす。
【００１１】このように〜の正帰還が形成されるこ
とにより、大電流が装置内を流れ、装置が破壊される。
とにより、大電流が装置内を流れ、装置が破壊される。
【００１２】従って、Ｎチャネル型高耐圧ＭＯＳトラン
ジスタの設計においては、前述した現象を考慮して条件
設定が行われる。先ず、第１に基板電流（ＩSub ）が大
きくなると動作耐圧（ＶSUS ）が小さくなるので、基板
電流（ＩSub ）を減らすトランジスタ構造とし、第２に
実使用領域での基板電流（ＩSub ）を減らすように条件
を決定する。
ジスタの設計においては、前述した現象を考慮して条件
設定が行われる。先ず、第１に基板電流（ＩSub ）が大
きくなると動作耐圧（ＶSUS ）が小さくなるので、基板
電流（ＩSub ）を減らすトランジスタ構造とし、第２に
実使用領域での基板電流（ＩSub ）を減らすように条件
を決定する。
【００１３】図７は基板電流（ＩSub ）−ゲート電圧
（ＶG ）特性図であり、図において、従来のＮチャネル
型高耐圧ＭＯＳトランジスタ（図中点線で示す。）で
は、基板電流（ＩSub ）のダブルハンプ特性が現れ、特
にゲート電圧（ＶG ）の高い領域での基板電流（ＩSub
）が上昇している。そのため、図８のドレイン電流
（ＩD）−ドレイン電圧（ＶD ）特性図や図９の動作耐
圧を示す特性図に示すように動作耐圧（ＶSUS ）が低か
った。
（ＶG ）特性図であり、図において、従来のＮチャネル
型高耐圧ＭＯＳトランジスタ（図中点線で示す。）で
は、基板電流（ＩSub ）のダブルハンプ特性が現れ、特
にゲート電圧（ＶG ）の高い領域での基板電流（ＩSub
）が上昇している。そのため、図８のドレイン電流
（ＩD）−ドレイン電圧（ＶD ）特性図や図９の動作耐
圧を示す特性図に示すように動作耐圧（ＶSUS ）が低か
った。
【００１４】前述したようなダブルハンプ特性が現れる
のは、高いゲート電圧（ＶG ）領域において、空乏層が
Ｎ＋ドレイン領域近傍まで広がり、そこに電界が集中す
るためである。
のは、高いゲート電圧（ＶG ）領域において、空乏層が
Ｎ＋ドレイン領域近傍まで広がり、そこに電界が集中す
るためである。
【００１５】また、動作耐圧（ＶSUS ）の向上を図るた
め図９に示すようにイオン注入量を増やし、Ｎ−型ドレ
イン領域の濃度を高めることも考えられるが、図中に白
丸で示したように従来の半導体装置では、十分な耐圧の
向上が図れなかった。また、逆に図１３に示すＮ−型ド
レイン領域５６の端部Ａの濃度も上がるため、空乏層が
チャネル領域５５方向に、より広がることによる短チャ
ネル効果の増大、そして基板電流（ＩSub ）のピーク値
の増加によるスナップバック現象の増大、更には、ソー
ス−ドレイン間電圧（ＢＶＤＳ）の低下等の問題が発生
することになり、従来、動作耐圧の向上を図るための有
効な手段がなかった。
め図９に示すようにイオン注入量を増やし、Ｎ−型ドレ
イン領域の濃度を高めることも考えられるが、図中に白
丸で示したように従来の半導体装置では、十分な耐圧の
向上が図れなかった。また、逆に図１３に示すＮ−型ド
レイン領域５６の端部Ａの濃度も上がるため、空乏層が
チャネル領域５５方向に、より広がることによる短チャ
ネル効果の増大、そして基板電流（ＩSub ）のピーク値
の増加によるスナップバック現象の増大、更には、ソー
ス−ドレイン間電圧（ＢＶＤＳ）の低下等の問題が発生
することになり、従来、動作耐圧の向上を図るための有
効な手段がなかった。
【００１６】従って、本発明では動作耐圧の向上を可能
とする半導体装置とその製造方法を提供することを目的
とする。
とする半導体装置とその製造方法を提供することを目的
とする。
【００１７】
【課題を解決するための手段】そこで、本発明の半導体
装置は、一導電型の半導体基板上に形成された第１及び
第２のゲート絶縁膜上に延在して形成されたゲート電極
と、このゲート電極の一端に隣接する逆導電型ソース領
域と、チャネル領域を介して前記ソース領域と対向し、
かつ前記第１のゲート絶縁膜下に少なくとも前記基板内
の所定深さ位置に不純物濃度ピークを有し、基板表面に
近い領域で不純物濃度が低くなるように形成された第１
濃度の逆導電型ドレイン領域と当該ドレイン領域に連な
るように形成された第２濃度の逆導電型ドレイン領域
と、前記ゲート電極の他端から離間され、かつ前記第２
濃度の逆導電型ドレイン領域内に含まれる第３濃度の逆
導電型ドレイン領域とを具備することを特徴とする。
装置は、一導電型の半導体基板上に形成された第１及び
第２のゲート絶縁膜上に延在して形成されたゲート電極
と、このゲート電極の一端に隣接する逆導電型ソース領
域と、チャネル領域を介して前記ソース領域と対向し、
かつ前記第１のゲート絶縁膜下に少なくとも前記基板内
の所定深さ位置に不純物濃度ピークを有し、基板表面に
近い領域で不純物濃度が低くなるように形成された第１
濃度の逆導電型ドレイン領域と当該ドレイン領域に連な
るように形成された第２濃度の逆導電型ドレイン領域
と、前記ゲート電極の他端から離間され、かつ前記第２
濃度の逆導電型ドレイン領域内に含まれる第３濃度の逆
導電型ドレイン領域とを具備することを特徴とする。
【００１８】これにより、ゲート電極が形成された第１
のゲート絶縁膜下の第１濃度の逆導電型ドレイン領域の
不純物濃度を活性領域の第２濃度の逆導電型ドレイン領
域の不純物濃度よりも低く形成することができ、第１の
ゲート絶縁膜を介してゲート電極の端部での電界集中を
抑制することができ、高耐圧化が図れる。
のゲート絶縁膜下の第１濃度の逆導電型ドレイン領域の
不純物濃度を活性領域の第２濃度の逆導電型ドレイン領
域の不純物濃度よりも低く形成することができ、第１の
ゲート絶縁膜を介してゲート電極の端部での電界集中を
抑制することができ、高耐圧化が図れる。
【００１９】また、本発明の半導体装置は、前記第１の
ゲート絶縁膜の一端部から前記第３濃度の逆導電型ドレ
イン領域間にまたがる領域であって、前記基板内の所定
深さ位置に不純物濃度ピークを有し、基盤表面に近い領
域で不純物濃度が低くなるように第４濃度の逆導電型層
が形成されていることで、動作耐圧の向上を図ることを
特徴とする。
ゲート絶縁膜の一端部から前記第３濃度の逆導電型ドレ
イン領域間にまたがる領域であって、前記基板内の所定
深さ位置に不純物濃度ピークを有し、基盤表面に近い領
域で不純物濃度が低くなるように第４濃度の逆導電型層
が形成されていることで、動作耐圧の向上を図ることを
特徴とする。
【００２０】そして、本発明の半導体装置の製造方法
は、一導電型の半導体基板の所定領域に逆導電型の不純
物をイオン注入する工程と、前記基板の所定領域をフィ
ールド酸化して第１のゲート絶縁膜を形成すると共に前
記イオン注入された不純物を拡散させて第１のゲート絶
縁膜下に第１濃度の逆導電型ドレイン領域を形成し、更
に当該ドレイン領域に連なるように第２濃度の逆導電型
ドレイン領域を形成する工程と、前記第１のゲート絶縁
膜以外の前記基板上に第２のゲート絶縁膜を形成した後
に第１のゲート絶縁膜から第２のゲート絶縁膜上に跨る
ようにゲート電極を形成する工程と、前記ゲート電極の
一端に隣接するように逆導電型ソース領域を形成すると
共にチャネル領域を介して前記ソース領域と対向し、か
つ前記ゲート電極の他端から離間され、かつ前記第２濃
度の逆導電型ドレイン領域内に含まれるように第３濃度
の逆導電型ドレイン領域を形成する工程とを具備するこ
とを特徴とする。
は、一導電型の半導体基板の所定領域に逆導電型の不純
物をイオン注入する工程と、前記基板の所定領域をフィ
ールド酸化して第１のゲート絶縁膜を形成すると共に前
記イオン注入された不純物を拡散させて第１のゲート絶
縁膜下に第１濃度の逆導電型ドレイン領域を形成し、更
に当該ドレイン領域に連なるように第２濃度の逆導電型
ドレイン領域を形成する工程と、前記第１のゲート絶縁
膜以外の前記基板上に第２のゲート絶縁膜を形成した後
に第１のゲート絶縁膜から第２のゲート絶縁膜上に跨る
ようにゲート電極を形成する工程と、前記ゲート電極の
一端に隣接するように逆導電型ソース領域を形成すると
共にチャネル領域を介して前記ソース領域と対向し、か
つ前記ゲート電極の他端から離間され、かつ前記第２濃
度の逆導電型ドレイン領域内に含まれるように第３濃度
の逆導電型ドレイン領域を形成する工程とを具備するこ
とを特徴とする。
【００２１】また、前述した第３濃度の逆導電型ドレイ
ン領域を形成した後に、前記第１のゲート絶縁膜の一端
部から前記第３濃度の逆導電型ドレイン領域間にまたが
るように第４濃度の逆導電型層を形成する工程とを具備
することを特徴とする。
ン領域を形成した後に、前記第１のゲート絶縁膜の一端
部から前記第３濃度の逆導電型ドレイン領域間にまたが
るように第４濃度の逆導電型層を形成する工程とを具備
することを特徴とする。
【００２２】更に、前述した第３濃度の逆導電型ドレイ
ン領域を形成した後に、前記第１のゲート絶縁膜の一端
部から所定間隔を存した位置から前記第３濃度の逆導電
型ドレイン領域間にまたがる領域であって、前記基板内
の所定深さ位置に不純物濃度ピークを有し、基板表面に
近い領域で不純物濃度が低くなるように第４濃度の逆導
電型層をイオン注入により形成する工程とを有すること
を特徴とする。
ン領域を形成した後に、前記第１のゲート絶縁膜の一端
部から所定間隔を存した位置から前記第３濃度の逆導電
型ドレイン領域間にまたがる領域であって、前記基板内
の所定深さ位置に不純物濃度ピークを有し、基板表面に
近い領域で不純物濃度が低くなるように第４濃度の逆導
電型層をイオン注入により形成する工程とを有すること
を特徴とする。
【００２３】また、前記第４濃度の逆導電型層の形成工
程が、リンイオンを１００ＫｅＶ〜２００ＫｅＶ程度の
高加速エネルギーでイオン注入してなることを特徴とす
る。
程が、リンイオンを１００ＫｅＶ〜２００ＫｅＶ程度の
高加速エネルギーでイオン注入してなることを特徴とす
る。
【００２４】更に、前記第４濃度の逆導電型層の形成工
程が、ホトレジストをマスクにして前記第１のゲート絶
縁膜から所定間隔離れた位置から前記第３濃度の逆導電
型ドレイン領域間にまたがる領域にイオン注入してなる
ことを特徴とする。
程が、ホトレジストをマスクにして前記第１のゲート絶
縁膜から所定間隔離れた位置から前記第３濃度の逆導電
型ドレイン領域間にまたがる領域にイオン注入してなる
ことを特徴とする。
【００２５】また、前記第４濃度の逆導電型層の形成工
程が、前記第１のゲート絶縁膜の側壁部に形成した側壁
絶縁膜をマスクにして当該第１のゲート絶縁膜から所定
間隔離れた位置から前記第３濃度の逆導電型ドレイン領
域間にまたがる領域にイオン注入してなることを特徴と
する。
程が、前記第１のゲート絶縁膜の側壁部に形成した側壁
絶縁膜をマスクにして当該第１のゲート絶縁膜から所定
間隔離れた位置から前記第３濃度の逆導電型ドレイン領
域間にまたがる領域にイオン注入してなることを特徴と
する。
【００２６】更に、前記第４濃度の逆導電型層の形成工
程が、前記第１のゲート絶縁膜をマスクにして当該第１
のゲート絶縁膜の斜め上方からイオン注入することで、
第１のゲート絶縁膜から所定間隔離れた位置から前記第
３濃度の逆導電型ドレイン領域間にまたがる領域に形成
することを特徴とする。
程が、前記第１のゲート絶縁膜をマスクにして当該第１
のゲート絶縁膜の斜め上方からイオン注入することで、
第１のゲート絶縁膜から所定間隔離れた位置から前記第
３濃度の逆導電型ドレイン領域間にまたがる領域に形成
することを特徴とする。
【００２７】また、前記第４濃度の逆導電型層の形成工
程が、前記第１のゲート絶縁膜を被覆するように形成し
たホトレジストをマスクにして斜め上方からイオン注入
することで、第１のゲート絶縁膜から所定間隔離れた位
置から前記第３濃度の逆導電型ドレイン領域間にまたが
る領域に形成することを特徴とする。
程が、前記第１のゲート絶縁膜を被覆するように形成し
たホトレジストをマスクにして斜め上方からイオン注入
することで、第１のゲート絶縁膜から所定間隔離れた位
置から前記第３濃度の逆導電型ドレイン領域間にまたが
る領域に形成することを特徴とする。
【００２８】
【発明の実施形態】以下、本発明の半導体装置とその製
造方法の実施形態について図面を参照しながら説明す
る。
造方法の実施形態について図面を参照しながら説明す
る。
【００２９】図４において、本発明の第１の実施形態の
半導体装置は、一導電型、例えばＰ型の半導体基板（Ｐ
−Ｓｕｂ）１上に第１のゲート絶縁膜４及び第２のゲー
ト絶縁膜６が形成され、当該第１のゲート絶縁膜４から
第２のゲート絶縁膜６上に跨るようにゲート電極７が形
成されている。また、前記ゲート電極７の一端に隣接す
るように高濃度の逆導電（Ｎ＋）型ソース領域９が形成
され、当該ゲート電極７下のチャネル領域を介して前記
ソース領域９と対向するように第１の低濃度の逆導電
（Ｎ−−）型ドレイン領域５Ａが形成され、当該第１の
低濃度のＮ−−型ドレイン領域５Ａに連なるように第２
の低濃度のＮ−型ドレイン領域５Ｂが形成され、更に、
前記ゲート電極７の他端から離間され、かつ前記第２の
低濃度のＮ−型ドレイン領域５Ｂ内に含まれるように高
（第３）濃度の逆導電（Ｎ＋）型ドレイン領域１０が形
成されている。
半導体装置は、一導電型、例えばＰ型の半導体基板（Ｐ
−Ｓｕｂ）１上に第１のゲート絶縁膜４及び第２のゲー
ト絶縁膜６が形成され、当該第１のゲート絶縁膜４から
第２のゲート絶縁膜６上に跨るようにゲート電極７が形
成されている。また、前記ゲート電極７の一端に隣接す
るように高濃度の逆導電（Ｎ＋）型ソース領域９が形成
され、当該ゲート電極７下のチャネル領域を介して前記
ソース領域９と対向するように第１の低濃度の逆導電
（Ｎ−−）型ドレイン領域５Ａが形成され、当該第１の
低濃度のＮ−−型ドレイン領域５Ａに連なるように第２
の低濃度のＮ−型ドレイン領域５Ｂが形成され、更に、
前記ゲート電極７の他端から離間され、かつ前記第２の
低濃度のＮ−型ドレイン領域５Ｂ内に含まれるように高
（第３）濃度の逆導電（Ｎ＋）型ドレイン領域１０が形
成されている。
【００３０】このように本発明では、ゲート電極７の他
端から前記第３濃度の逆導電（Ｎ＋）型ドレイン領域１
０にかけて不純物濃度が高くなるように低濃度の逆導電
型ドレイン領域５を形成している。即ち、第１濃度の逆
導電（Ｎ−−）型ドレイン領域５Ａから第２濃度の逆導
電（Ｎ−）型ドレイン領域５Ｂにかけて不純物濃度が高
くなるように低濃度の逆導電型ドレイン領域５は形成さ
れている。
端から前記第３濃度の逆導電（Ｎ＋）型ドレイン領域１
０にかけて不純物濃度が高くなるように低濃度の逆導電
型ドレイン領域５を形成している。即ち、第１濃度の逆
導電（Ｎ−−）型ドレイン領域５Ａから第２濃度の逆導
電（Ｎ−）型ドレイン領域５Ｂにかけて不純物濃度が高
くなるように低濃度の逆導電型ドレイン領域５は形成さ
れている。
【００３１】以下、上記半導体装置の製造方法について
説明する。
説明する。
【００３２】先ず、図１に示すようにＰ型の半導体基板
１上のドレイン形成領域上に開口を有するホトレジスト
２をマスクにしてＮ型不純物をイオン注入してイオン注
入層３を形成する。本工程では、Ｎ型不純物として、例
えばリンイオン（31Ｐ+）をおよそ１００ＫｅＶの加速
電圧で、およそ４×１０12／ｃｍ2〜６×１０12／ｃｍ2
（本実施形態では、６×１０12／ｃｍ2）の注入量でイ
オン注入している。
１上のドレイン形成領域上に開口を有するホトレジスト
２をマスクにしてＮ型不純物をイオン注入してイオン注
入層３を形成する。本工程では、Ｎ型不純物として、例
えばリンイオン（31Ｐ+）をおよそ１００ＫｅＶの加速
電圧で、およそ４×１０12／ｃｍ2〜６×１０12／ｃｍ2
（本実施形態では、６×１０12／ｃｍ2）の注入量でイ
オン注入している。
【００３３】続いて、図２に示すように基板１の所定領
域をフィールド酸化することで、およそ８００ｎｍの膜
厚のフィールド酸化膜から成る第１のゲート絶縁膜４を
形成する。本工程では、およそ１０００℃でＮ2雰囲気
中で１時間、Ｏ2雰囲気中で５時間フィールド酸化する
ことで、当該フィールド酸化膜を形成している。
域をフィールド酸化することで、およそ８００ｎｍの膜
厚のフィールド酸化膜から成る第１のゲート絶縁膜４を
形成する。本工程では、およそ１０００℃でＮ2雰囲気
中で１時間、Ｏ2雰囲気中で５時間フィールド酸化する
ことで、当該フィールド酸化膜を形成している。
【００３４】そして、本工程において、前記イオン注入
層３内のリンイオンが拡散されて、前記第１のゲート絶
縁膜４下に第１の低濃度の逆導電（Ｎ−−）型ドレイン
領域５Ａが形成され、当該第１の低濃度のＮ−−型ドレ
イン領域５Ａに連なるように第２の低濃度のＮ−型ドレ
イン領域５Ｂが形成される。
層３内のリンイオンが拡散されて、前記第１のゲート絶
縁膜４下に第１の低濃度の逆導電（Ｎ−−）型ドレイン
領域５Ａが形成され、当該第１の低濃度のＮ−−型ドレ
イン領域５Ａに連なるように第２の低濃度のＮ−型ドレ
イン領域５Ｂが形成される。
【００３５】ここで、本発明の半導体装置は、フィール
ド酸化膜形成前に低濃度のＮ型ドレイン領域形成用のイ
オン注入を行い、フィールド酸化膜（第１のゲート絶縁
膜４）下と活性領域間に濃度分布を持たせたことを特徴
とする。
ド酸化膜形成前に低濃度のＮ型ドレイン領域形成用のイ
オン注入を行い、フィールド酸化膜（第１のゲート絶縁
膜４）下と活性領域間に濃度分布を持たせたことを特徴
とする。
【００３６】即ち、図２に示すように周知のＬＯＣＯＳ
（Local oxidation of silicon）法により形成された第
１のゲート絶縁膜４下を含んだ領域に低濃度のＮ型ドレ
イン領域５が形成される。当該ドレイン領域５の第１の
ゲート絶縁膜４下は、当該ドレイン領域５内の他の領域
に比べ濃度が低く形成されている。先ず、前記ドレイン
領域５の形成領域に前述したようにリンイオン（31Ｐ
+ ）を注入量４×１０12／ｃｍ2 乃至６×１０12／ｃｍ
2 の条件でイオン注入した後にフィールド酸化を行うこ
とで、前記第１のゲート絶縁膜４の成長部分で酸化時に
リンイオン（31Ｐ + ）が第１のゲート絶縁膜４に取り込
まれることにより、当該第１のゲート絶縁膜４下に低濃
度化したＮ−−型ドレイン領域５Ａが形成され、該Ｎ−
−型ドレイン領域５Ａ（第１のゲート絶縁膜４の他端）
からＮ−−型ドレイン領域５Ａより幾分濃度の高いＮ−
型ドレイン領域５Ｂが連なるようにして形成される。
（Local oxidation of silicon）法により形成された第
１のゲート絶縁膜４下を含んだ領域に低濃度のＮ型ドレ
イン領域５が形成される。当該ドレイン領域５の第１の
ゲート絶縁膜４下は、当該ドレイン領域５内の他の領域
に比べ濃度が低く形成されている。先ず、前記ドレイン
領域５の形成領域に前述したようにリンイオン（31Ｐ
+ ）を注入量４×１０12／ｃｍ2 乃至６×１０12／ｃｍ
2 の条件でイオン注入した後にフィールド酸化を行うこ
とで、前記第１のゲート絶縁膜４の成長部分で酸化時に
リンイオン（31Ｐ + ）が第１のゲート絶縁膜４に取り込
まれることにより、当該第１のゲート絶縁膜４下に低濃
度化したＮ−−型ドレイン領域５Ａが形成され、該Ｎ−
−型ドレイン領域５Ａ（第１のゲート絶縁膜４の他端）
からＮ−−型ドレイン領域５Ａより幾分濃度の高いＮ−
型ドレイン領域５Ｂが連なるようにして形成される。
【００３７】尚、上述したように前記ドレイン領域５の
形成領域にリンイオン（31Ｐ+ ）をイオン注入し、第１
のゲート絶縁膜４の形成領域下にチャネルストッパ層形
成用のＰ型不純物をイオン注入した後に、フィールド酸
化を行うことで、前記第１のゲート絶縁膜４の成長部分
で酸化時にリンイオン（31Ｐ+ ）が第１のゲート絶縁膜
４に取り込まれると共に、前記リンイオンと逆導電型の
Ｐ型不純物（例えば、ボロンイオン（11Ｂ+））を注入
しておくことで、更に第１のゲート絶縁膜４下に低濃度
化したＮ−−型ドレイン領域を形成することができる。
更に言えば、本工程は、チャネルストッパ層形成用のＰ
型不純物のイオン注入工程を利用しているため、製造工
程数が増大することはなく、作業性が良い。
形成領域にリンイオン（31Ｐ+ ）をイオン注入し、第１
のゲート絶縁膜４の形成領域下にチャネルストッパ層形
成用のＰ型不純物をイオン注入した後に、フィールド酸
化を行うことで、前記第１のゲート絶縁膜４の成長部分
で酸化時にリンイオン（31Ｐ+ ）が第１のゲート絶縁膜
４に取り込まれると共に、前記リンイオンと逆導電型の
Ｐ型不純物（例えば、ボロンイオン（11Ｂ+））を注入
しておくことで、更に第１のゲート絶縁膜４下に低濃度
化したＮ−−型ドレイン領域を形成することができる。
更に言えば、本工程は、チャネルストッパ層形成用のＰ
型不純物のイオン注入工程を利用しているため、製造工
程数が増大することはなく、作業性が良い。
【００３８】更に、図３に示すように前記基板１上の第
１のゲート絶縁膜４以外の領域を熱酸化しておよそ１０
０ｎｍの膜厚の第２のゲート絶縁膜６を形成した後に、
全面に導電膜、例えばポリシリコン膜を形成し、当該ポ
リシリコン膜を周知のパターニング技術を用いてパター
ニングすることで、前記第１のゲート絶縁膜４から第２
のゲート絶縁膜６に跨るようにおよそ４００ｎｍの膜厚
のゲート電極７を形成する。
１のゲート絶縁膜４以外の領域を熱酸化しておよそ１０
０ｎｍの膜厚の第２のゲート絶縁膜６を形成した後に、
全面に導電膜、例えばポリシリコン膜を形成し、当該ポ
リシリコン膜を周知のパターニング技術を用いてパター
ニングすることで、前記第１のゲート絶縁膜４から第２
のゲート絶縁膜６に跨るようにおよそ４００ｎｍの膜厚
のゲート電極７を形成する。
【００３９】そして、図４に示すようにソース形成領域
及び前記低濃度のドレイン領域５上の所定領域上に開口
を有するホトレジスト８をマスクにして、例えばヒ素イ
オン（75Ａｓ+）をおよそ８０ＫｅＶの加速電圧で、お
よそ６×１０15／ｃｍ2の注入量でイオン注入し、前記
ゲート電極７の一端に隣接するように高濃度のＮ＋型ソ
ース領域９を形成すると共に、ゲート電極７の他端から
離間され、かつ前記低濃度（Ｎ−型）ドレイン領域５Ｂ
に含まれる高（第３）濃度のＮ＋型ドレイン領域１０を
形成する。
及び前記低濃度のドレイン領域５上の所定領域上に開口
を有するホトレジスト８をマスクにして、例えばヒ素イ
オン（75Ａｓ+）をおよそ８０ＫｅＶの加速電圧で、お
よそ６×１０15／ｃｍ2の注入量でイオン注入し、前記
ゲート電極７の一端に隣接するように高濃度のＮ＋型ソ
ース領域９を形成すると共に、ゲート電極７の他端から
離間され、かつ前記低濃度（Ｎ−型）ドレイン領域５Ｂ
に含まれる高（第３）濃度のＮ＋型ドレイン領域１０を
形成する。
【００４０】このようにして形成された半導体装置の濃
度分布は、図５に示すようにチャネル側のドレイン端部
ＡからＮ＋型ドレイン領域１０に向かって徐々に濃度を
高くすることができ、低濃度のＮ型ドレイン領域５の端
部Ａの濃度が低くなる（Ｎ−−型ドレイン領域５Ａの濃
度がＮ−型ドレイン領域５Ｂの濃度よりも低くなる）こ
とで、ソース−ドレイン間電圧（ＢＶＤＳ）を確保する
と共に、動作耐圧（ＶSUS ）を向上させることができ
る。
度分布は、図５に示すようにチャネル側のドレイン端部
ＡからＮ＋型ドレイン領域１０に向かって徐々に濃度を
高くすることができ、低濃度のＮ型ドレイン領域５の端
部Ａの濃度が低くなる（Ｎ−−型ドレイン領域５Ａの濃
度がＮ−型ドレイン領域５Ｂの濃度よりも低くなる）こ
とで、ソース−ドレイン間電圧（ＢＶＤＳ）を確保する
と共に、動作耐圧（ＶSUS ）を向上させることができ
る。
【００４１】このように本発明の半導体装置は、フィー
ルド酸化前に低濃度のドレイン領域形成用のイオン注入
を行うことで、第１のゲート絶縁膜４下と活性領域に濃
度分布を持った低濃度のＮ型ドレイン領域５を形成する
ことができ、作業性が良い。
ルド酸化前に低濃度のドレイン領域形成用のイオン注入
を行うことで、第１のゲート絶縁膜４下と活性領域に濃
度分布を持った低濃度のＮ型ドレイン領域５を形成する
ことができ、作業性が良い。
【００４２】以下、本発明の他の実施形態について説明
する。
する。
【００４３】先ず、第２の実施形態は、前述した第１の
実施形態の半導体装置において、更に動作耐圧（ＶSUS
）を上げる場合に有効なものであり、図６に示すよう
にＮ＋型ドレイン領域１０を取り囲むように当該Ｎ＋型
ドレイン領域１０よりも低濃度で、前記Ｎ−型ドレイン
領域５Ｂよりも高濃度な（いわゆる中濃度の）Ｎ型層１
１を形成することで、より一層の動作耐圧（ＶSUS ）の
向上が図れる。
実施形態の半導体装置において、更に動作耐圧（ＶSUS
）を上げる場合に有効なものであり、図６に示すよう
にＮ＋型ドレイン領域１０を取り囲むように当該Ｎ＋型
ドレイン領域１０よりも低濃度で、前記Ｎ−型ドレイン
領域５Ｂよりも高濃度な（いわゆる中濃度の）Ｎ型層１
１を形成することで、より一層の動作耐圧（ＶSUS ）の
向上が図れる。
【００４４】尚、本実施形態の半導体装置の製造方法
は、前述した第１の実施形態の半導体装置の製造方法
（図１〜図４までの工程）に続いて、図６に示すように
例えばリンイオン（31Ｐ+）をおよそ１６０ＫｅＶの加
速電圧で、およそ２×１０12／ｃｍ2の注入量でイオン
注入することで、当該Ｎ型層１１を形成することができ
る。
は、前述した第１の実施形態の半導体装置の製造方法
（図１〜図４までの工程）に続いて、図６に示すように
例えばリンイオン（31Ｐ+）をおよそ１６０ＫｅＶの加
速電圧で、およそ２×１０12／ｃｍ2の注入量でイオン
注入することで、当該Ｎ型層１１を形成することができ
る。
【００４５】この工程により、チャネル側ドレイン領域
端部の濃度をＮ−−型ドレイン領域５Ａにより低濃度に
保った状態のまま上記Ｎ型層１１でＮ＋型ドレイン領域
１０を取り囲むことができる。 以上説明したように、
前記高濃度のＮ＋型ドレイン領域１０を中濃度のＮ型層
１１で取り囲み、Ｎ＋型ドレイン領域まで空乏層が伸び
ることのないようにしたことで、図７に実線で示すよう
に本発明の半導体装置はダブルハンプ特性が消え、高い
ゲート電圧（ＶG ）領域での基板電流（ＩSub）を減少
させられる。これにより、図８、図９に示すように動作
耐圧（ＶSUS ）が向上する。特に、高いゲート電圧（Ｖ
G ）、高いドレイン電流（ＩD ）領域での著しい耐圧向
上が図れる。
端部の濃度をＮ−−型ドレイン領域５Ａにより低濃度に
保った状態のまま上記Ｎ型層１１でＮ＋型ドレイン領域
１０を取り囲むことができる。 以上説明したように、
前記高濃度のＮ＋型ドレイン領域１０を中濃度のＮ型層
１１で取り囲み、Ｎ＋型ドレイン領域まで空乏層が伸び
ることのないようにしたことで、図７に実線で示すよう
に本発明の半導体装置はダブルハンプ特性が消え、高い
ゲート電圧（ＶG ）領域での基板電流（ＩSub）を減少
させられる。これにより、図８、図９に示すように動作
耐圧（ＶSUS ）が向上する。特に、高いゲート電圧（Ｖ
G ）、高いドレイン電流（ＩD ）領域での著しい耐圧向
上が図れる。
【００４６】次に、本発明の第３の実施形態について説
明する。
明する。
【００４７】ここで、第３の実施形態の半導体装置の特
徴は、図１０に示すように前記第１のゲート絶縁膜４を
介してゲート電極７の一端部（ドレイン側）から所定間
隔（Ｌ）を介して中濃度のＮ型層１１Ａが形成されてい
ることである。このように第１のゲート絶縁膜４を介し
てゲート電極７の一端部から所定間隔（Ｌ）を介してＮ
型層１１Ａが形成されることで、ゲート電極７端部での
電界集中が抑制され、更なる高耐圧化が図れる。
徴は、図１０に示すように前記第１のゲート絶縁膜４を
介してゲート電極７の一端部（ドレイン側）から所定間
隔（Ｌ）を介して中濃度のＮ型層１１Ａが形成されてい
ることである。このように第１のゲート絶縁膜４を介し
てゲート電極７の一端部から所定間隔（Ｌ）を介してＮ
型層１１Ａが形成されることで、ゲート電極７端部での
電界集中が抑制され、更なる高耐圧化が図れる。
【００４８】また、上記半導体装置の製造方法は、上記
第２の実施形態で説明した図６での工程において、図１
０に示すようにゲート電極７の一端部（ドレイン側）か
ら所定間隔オーバーラップするようにホトレジスト１２
を形成した状態で、例えばリンイオン（31Ｐ+）をおよ
そ加速電圧１６０ＫｅＶで、およそ２×１０12／ｃｍ2
の注入量でイオン注入することで、前記ゲート絶縁膜６
を介してゲート電極７の一端から所定間隔（Ｌ）を存し
て前記Ｎ−型ドレイン領域５Ｂ内に含まれるＮ＋型ドレ
イン領域１０近傍に中濃度のＮ型層１１Ａを形成してい
る。従って、このホトレジスト１２を形成する際の第１
のゲート絶縁膜４を介したゲート電極７とのオーバーラ
ップ量を調整することで、第１のゲート絶縁膜４を介し
たゲート電極７からの間隔（Ｌ）を任意に設定できる。
第２の実施形態で説明した図６での工程において、図１
０に示すようにゲート電極７の一端部（ドレイン側）か
ら所定間隔オーバーラップするようにホトレジスト１２
を形成した状態で、例えばリンイオン（31Ｐ+）をおよ
そ加速電圧１６０ＫｅＶで、およそ２×１０12／ｃｍ2
の注入量でイオン注入することで、前記ゲート絶縁膜６
を介してゲート電極７の一端から所定間隔（Ｌ）を存し
て前記Ｎ−型ドレイン領域５Ｂ内に含まれるＮ＋型ドレ
イン領域１０近傍に中濃度のＮ型層１１Ａを形成してい
る。従って、このホトレジスト１２を形成する際の第１
のゲート絶縁膜４を介したゲート電極７とのオーバーラ
ップ量を調整することで、第１のゲート絶縁膜４を介し
たゲート電極７からの間隔（Ｌ）を任意に設定できる。
【００４９】以下、上述したような第１のゲート絶縁膜
４を介したゲート電極７の一端部（ドレイン側）から所
定間隔を存して中濃度のＮ型層を形成する場合の他の実
施形態について説明する。
４を介したゲート電極７の一端部（ドレイン側）から所
定間隔を存して中濃度のＮ型層を形成する場合の他の実
施形態について説明する。
【００５０】先ず、第４の実施形態は、図１１に示すよ
うに第１のゲート絶縁膜４の側壁部を被覆するように側
壁絶縁膜１３を形成し、この側壁絶縁膜１３をマスクに
してＮ型層形成用のイオン注入を行うことで、上記構成
を実現している。
うに第１のゲート絶縁膜４の側壁部を被覆するように側
壁絶縁膜１３を形成し、この側壁絶縁膜１３をマスクに
してＮ型層形成用のイオン注入を行うことで、上記構成
を実現している。
【００５１】即ち、第１の実施形態で説明した図４の工
程後に、全面にＣＶＤ法により絶縁膜を形成した後に、
当該絶縁膜を異方性エッチングすることで、ゲート電極
７及び第１のゲート絶縁膜４の側壁部に側壁絶縁膜１３
を形成する。
程後に、全面にＣＶＤ法により絶縁膜を形成した後に、
当該絶縁膜を異方性エッチングすることで、ゲート電極
７及び第１のゲート絶縁膜４の側壁部に側壁絶縁膜１３
を形成する。
【００５２】そして、前記第１のゲート絶縁膜４及び側
壁絶縁膜１３をマスクにして、例えばリンイオン（31Ｐ
+）をおよそ加速電圧１６０ＫｅＶで、およそ２×１０
12／ｃｍ2 の注入量でイオン注入することで、前記第１
のゲート絶縁膜４を介してゲート電極７の端部から所定
間隔（Ｌ）を存して前記Ｎ−型ドレイン領域５Ｂ内に含
まれるＮ＋型ドレイン領域１０近傍に中濃度のＮ型層１
１Ｂを形成する。
壁絶縁膜１３をマスクにして、例えばリンイオン（31Ｐ
+）をおよそ加速電圧１６０ＫｅＶで、およそ２×１０
12／ｃｍ2 の注入量でイオン注入することで、前記第１
のゲート絶縁膜４を介してゲート電極７の端部から所定
間隔（Ｌ）を存して前記Ｎ−型ドレイン領域５Ｂ内に含
まれるＮ＋型ドレイン領域１０近傍に中濃度のＮ型層１
１Ｂを形成する。
【００５３】このように第４の実施形態では、第２の実
施形態のようにホトレジスト１２を用いる代わりに第１
のゲート絶縁膜４の側壁部に形成した側壁絶縁膜１３を
マスクの一部として用いているため、ホトレジスト１２
を用いるような場合に懸念されるマスク合わせずれに対
するＮ型層の形成位置合わせマージンが確保できる。即
ち、本実施形態では、側壁絶縁膜形成用の絶縁膜の膜厚
によりゲート電極７の端部からＮ型層１１Ｂが形成され
るまでの間隔（Ｌ）が任意に調整できる。
施形態のようにホトレジスト１２を用いる代わりに第１
のゲート絶縁膜４の側壁部に形成した側壁絶縁膜１３を
マスクの一部として用いているため、ホトレジスト１２
を用いるような場合に懸念されるマスク合わせずれに対
するＮ型層の形成位置合わせマージンが確保できる。即
ち、本実施形態では、側壁絶縁膜形成用の絶縁膜の膜厚
によりゲート電極７の端部からＮ型層１１Ｂが形成され
るまでの間隔（Ｌ）が任意に調整できる。
【００５４】更に、第５の実施形態について説明する。
【００５５】ここで、第５の実施形態の特徴は、図１２
に示すように第１のゲート絶縁膜４をマスクにしてＮ型
層形成用のイオン注入を当該第１のゲート絶縁膜４の斜
め上方から行うことで、上記構成を実現したことであ
る。
に示すように第１のゲート絶縁膜４をマスクにしてＮ型
層形成用のイオン注入を当該第１のゲート絶縁膜４の斜
め上方から行うことで、上記構成を実現したことであ
る。
【００５６】即ち、第１の実施形態で説明した図４の工
程後に、第１のゲート絶縁膜４をマスクにして当該第１
のゲート絶縁膜４の斜め上方から、例えばリンイオン（
31Ｐ +）をおよそ加速電圧１６０ＫｅＶで、およそ２×
１０12／ｃｍ2 の注入量でイオン注入することで、前記
第１のゲート絶縁膜４を介してゲート電極７の端部から
所定間隔（Ｌ）を存して前記Ｎ−型ドレイン領域５Ｂ内
に含まれるＮ＋型ドレイン領域１０近傍に中濃度のＮ型
層１１Ｃを形成する。このとき、第１のゲート絶縁膜４
の膜厚にもよるが、当該第１のゲート絶縁膜４の斜め上
方からのイオン注入角度（尚、本実施形態では、第１の
ゲート絶縁膜４の垂直方向から３０度傾けてイオン注入
している。）を任意に調整することで、第１のゲート絶
縁膜４を介したゲート電極７の端部からＮ型層１１Ｃが
形成されるまでの間隔（Ｌ）が任意に調整できる。
程後に、第１のゲート絶縁膜４をマスクにして当該第１
のゲート絶縁膜４の斜め上方から、例えばリンイオン（
31Ｐ +）をおよそ加速電圧１６０ＫｅＶで、およそ２×
１０12／ｃｍ2 の注入量でイオン注入することで、前記
第１のゲート絶縁膜４を介してゲート電極７の端部から
所定間隔（Ｌ）を存して前記Ｎ−型ドレイン領域５Ｂ内
に含まれるＮ＋型ドレイン領域１０近傍に中濃度のＮ型
層１１Ｃを形成する。このとき、第１のゲート絶縁膜４
の膜厚にもよるが、当該第１のゲート絶縁膜４の斜め上
方からのイオン注入角度（尚、本実施形態では、第１の
ゲート絶縁膜４の垂直方向から３０度傾けてイオン注入
している。）を任意に調整することで、第１のゲート絶
縁膜４を介したゲート電極７の端部からＮ型層１１Ｃが
形成されるまでの間隔（Ｌ）が任意に調整できる。
【００５７】このように第５の実施形態では、第１のゲ
ート絶縁膜４の斜め上方からイオン注入することで、第
１のゲート絶縁膜４を介したゲート電極７の端部から所
定間隔（Ｌ）を存してＮ型層１１Ｃを形成することがで
き、ホトレジスト１２や側壁絶縁膜１３を用いた製造方
法に比して製造工程数を削減できる。しかも、イオン注
入する際のイオン注入角度を任意に調整するだけで、前
記第１のゲート絶縁膜４を介したゲート電極７の端部か
らＮ型層１１Ｃが形成されるまでの間隔（Ｌ）を任意に
調整できるため作業性が良い。
ート絶縁膜４の斜め上方からイオン注入することで、第
１のゲート絶縁膜４を介したゲート電極７の端部から所
定間隔（Ｌ）を存してＮ型層１１Ｃを形成することがで
き、ホトレジスト１２や側壁絶縁膜１３を用いた製造方
法に比して製造工程数を削減できる。しかも、イオン注
入する際のイオン注入角度を任意に調整するだけで、前
記第１のゲート絶縁膜４を介したゲート電極７の端部か
らＮ型層１１Ｃが形成されるまでの間隔（Ｌ）を任意に
調整できるため作業性が良い。
【００５８】尚、このような斜めイオン注入法を用いる
ものにおいても、図示した説明は省略するが、上述した
第２の実施形態のように前記ホトレジスト１２を用いた
状態で、この斜め方向からイオン注入しても良い。更に
言えば、ホトレジスト１２の代わりに第３の実施形態の
ように前記側壁絶縁膜１３を用いた状態で、斜め方向か
らイオン注入しても良い。
ものにおいても、図示した説明は省略するが、上述した
第２の実施形態のように前記ホトレジスト１２を用いた
状態で、この斜め方向からイオン注入しても良い。更に
言えば、ホトレジスト１２の代わりに第３の実施形態の
ように前記側壁絶縁膜１３を用いた状態で、斜め方向か
らイオン注入しても良い。
【００５９】
【発明の効果】本発明によれば、第１のゲート絶縁膜を
介したゲート電極下と活性領域との間に不純物濃度の異
なる低濃度の逆導電型ドレイン領域が形成されているた
め、第１のゲート絶縁膜を介したゲート電極の端部への
電界集中を抑制することができ、動作耐圧を向上させる
ことができる。
介したゲート電極下と活性領域との間に不純物濃度の異
なる低濃度の逆導電型ドレイン領域が形成されているた
め、第１のゲート絶縁膜を介したゲート電極の端部への
電界集中を抑制することができ、動作耐圧を向上させる
ことができる。
【００６０】また、前記ゲート電極の他端から離間さ
れ、かつ低濃度の逆導電型ドレイン領域内に含まれる高
濃度の逆導電型ドレイン領域間にまたがる領域におい
て、基板内の所定深さ位置に不純物濃度ピークを有し、
基板表面に近い領域で不純物濃度が低くなる中濃度の逆
導電型層が形成されているため、更なる動作耐圧の向上
が図れる。
れ、かつ低濃度の逆導電型ドレイン領域内に含まれる高
濃度の逆導電型ドレイン領域間にまたがる領域におい
て、基板内の所定深さ位置に不純物濃度ピークを有し、
基板表面に近い領域で不純物濃度が低くなる中濃度の逆
導電型層が形成されているため、更なる動作耐圧の向上
が図れる。
【００６１】特に、前記第１のゲート絶縁膜を介したゲ
ート電極の端部から所定間隔離れた位置に前記中濃度の
逆導電型層を形成することで、更なる高耐圧化が可能に
なる。
ート電極の端部から所定間隔離れた位置に前記中濃度の
逆導電型層を形成することで、更なる高耐圧化が可能に
なる。
【図１】本発明の第１の実施形態の半導体装置の製造方
法を示す第１の断面図である。
法を示す第１の断面図である。
【図２】本発明の第１の実施形態の半導体装置の製造方
法を示す第２の断面図である。
法を示す第２の断面図である。
【図３】本発明の第１の実施形態の半導体装置の製造方
法を示す第３の断面図である。
法を示す第３の断面図である。
【図４】本発明の第１の実施形態の半導体装置の製造方
法を示す第４の断面図である。
法を示す第４の断面図である。
【図５】本発明の第１の実施形態の半導体装置の基板濃
度分布を示す図である。
度分布を示す図である。
【図６】本発明の第２の実施形態の半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図７】本発明の半導体装置及び従来の半導体装置のお
のおのの基板電流（ＩSub ）−ゲート電圧（ＶG ）特性
を示す図である。
のおのの基板電流（ＩSub ）−ゲート電圧（ＶG ）特性
を示す図である。
【図８】本発明の半導体装置及び従来の半導体装置のド
レイン電流（ＩD ）−ドレイン電圧（ＶD ）特性を示す
図である。
レイン電流（ＩD ）−ドレイン電圧（ＶD ）特性を示す
図である。
【図９】本発明の半導体装置及び従来の半導体装置の動
作耐圧を示す図である。
作耐圧を示す図である。
【図１０】本発明の第３の実施形態の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図１１】本発明の第４の実施形態の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図１２】本発明の第５の実施形態の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図１３】従来の半導体装置を示す断面図である。
【図１４】従来の動作耐圧低下のメカニズムを説明する
ための半導体装置の断面図である。
ための半導体装置の断面図である。
【図１５】従来の寄生バイポーラトランジスタの等価回
路を示す図である。
路を示す図である。
【図１６】従来の動作耐圧低下のメカニズムを説明する
ための正帰還ループを示す図である。
ための正帰還ループを示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 ▲たく▼也 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5F040 DA00 DC01 ED09 EF13 EF18 EM02 FC13 FC28
Claims (13)
- 【請求項１】 一導電型の半導体基板上に形成された第
１及び第２のゲート絶縁膜上に延在して形成されたゲー
ト電極と、 前記ゲート電極の一端に隣接する逆導電型ソース領域
と、 チャネル領域を介して前記ソース領域と対向し、かつ前
記第１のゲート絶縁膜下に少なくとも前記基板内の所定
深さ位置に不純物濃度ピークを有し、基板表面に近い領
域で不純物濃度が低くなるように形成された第１濃度の
逆導電型ドレイン領域と当該ドレイン領域に連なるよう
に形成された第２濃度の逆導電型ドレイン領域と、 前記ゲート電極の他端から離間され、かつ前記第２濃度
の逆導電型ドレイン領域内に含まれる第３濃度の逆導電
型ドレイン領域とを具備することを特徴とする半導体装
置。 - 【請求項２】 一導電型の半導体基板上に形成された第
１及び第２のゲート絶縁膜上に延在して形成されたゲー
ト電極と、 前記ゲート電極の一端に隣接する逆導電型ソース領域
と、 チャネル領域を介して前記ソース領域と対向し、かつ前
記第１のゲート絶縁膜下に少なくとも前記基板内の所定
深さ位置に不純物濃度ピークを有し、基板表面に近い領
域で不純物濃度が低くなるように形成された第１濃度の
逆導電型ドレイン領域と当該ドレイン領域に連なるよう
に形成された第２濃度の逆導電型ドレイン領域と、 前記ゲート電極の他端から離間され、かつ前記第２濃度
の逆導電型ドレイン領域内に含まれる第３濃度の逆導電
型ドレイン領域と、 前記第１のゲート絶縁膜の一端部から前記第３濃度の逆
導電型ドレイン領域間にまたがるように形成された第４
濃度の逆導電型層とを具備することを特徴とする半導体
装置。 - 【請求項３】 前記第１のゲート絶縁膜が、フィールド
酸化されて成るフィールド酸化膜であることを特徴とす
る請求項１あるいは請求項２に記載の半導体装置。 - 【請求項４】 前記第４濃度の逆導電型層が、前記第１
のゲート絶縁膜の一端部から所定間隔を存した位置から
前記第３濃度の逆導電型ドレイン領域間にまたがる領域
であって、前記基板内の所定深さ位置に不純物濃度ピー
クを有し、基板表面に近い領域で不純物濃度が低くなる
ように形成されていることを特徴とする請求項２に記載
の半導体装置。 - 【請求項５】 一導電型の半導体基板の所定領域に逆導
電型の不純物をイオン注入する工程と、 前記基板の所定領域をフィールド酸化して第１のゲート
絶縁膜を形成すると共に前記イオン注入された不純物を
拡散させて第１のゲート絶縁膜下に第１濃度の逆導電型
ドレイン領域を形成し、更に当該ドレイン領域に連なる
ように第２濃度の逆導電型ドレイン領域を形成する工程
と、 前記第１のゲート絶縁膜以外の前記基板上に第２のゲー
ト絶縁膜を形成した後に第１のゲート絶縁膜から第２の
ゲート絶縁膜上に跨るようにゲート電極を形成する工程
と、 前記ゲート電極の一端に隣接するように逆導電型ソース
領域を形成すると共にチャネル領域を介して前記ソース
領域と対向し、かつ前記ゲート電極の他端から離間さ
れ、かつ前記第２濃度の逆導電型ドレイン領域内に含ま
れるように第３濃度の逆導電型ドレイン領域を形成する
工程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項６】 一導電型の半導体基板の所定領域に逆導
電型の不純物をイオン注入する工程と、 前記基板の所定領域をフィールド酸化して第１のゲート
絶縁膜を形成すると共に前記イオン注入された不純物を
拡散させて第１のゲート絶縁膜下に第１濃度の逆導電型
ドレイン領域を形成し、更に当該ドレイン領域に連なる
ように第２濃度の逆導電型ドレイン領域を形成する工程
と、 前記第１のゲート絶縁膜以外の前記基板上に第２のゲー
ト絶縁膜を形成した後に第１のゲート絶縁膜から第２の
ゲート絶縁膜上に跨るようにゲート電極を形成する工程
と、 前記ゲート電極の一端に隣接するように逆導電型ソース
領域を形成すると共にチャネル領域を介して前記ソース
領域と対向し、かつ前記ゲート電極の他端から離間さ
れ、かつ前記第２濃度の逆導電型ドレイン領域内に含ま
れるように第３濃度の逆導電型ドレイン領域を形成する
工程と、 前記第１のゲート絶縁膜の一端部から前記第３濃度の逆
導電型ドレイン領域間にまたがるように第４濃度の逆導
電型層を形成する工程とを具備することを特徴とする半
導体装置の製造方法。 - 【請求項７】 一導電型の半導体基板の所定領域に逆導
電型の不純物をイオン注入する工程と、 前記基板の所定領域をフィールド酸化して第１のゲート
絶縁膜を形成すると共に前記イオン注入された不純物を
拡散させて第１のゲート絶縁膜下に第１濃度の逆導電型
ドレイン領域を形成し、更に当該ドレイン領域に連なる
ように第２濃度の逆導電型ドレイン領域を形成する工程
と、 前記第１のゲート絶縁膜以外の前記基板上に第２のゲー
ト絶縁膜を形成した後に第１のゲート絶縁膜から第２の
ゲート絶縁膜上に跨るようにゲート電極を形成する工程
と、 前記ゲート電極の一端に隣接するように逆導電型ソース
領域を形成すると共にチャネル領域を介して前記ソース
領域と対向し、かつ前記ゲート電極の他端から離間さ
れ、かつ前記第２濃度の逆導電型ドレイン領域内に含ま
れるように第３濃度の逆導電型ドレイン領域を形成する
工程と、 前記第１のゲート絶縁膜の一端部から所定間隔を存した
位置から前記第３濃度の逆導電型ドレイン領域間にまた
がる領域であって、前記基板内の所定深さ位置に不純物
濃度ピークを有し、基板表面に近い領域で不純物濃度が
低くなるように第４濃度の逆導電型層をイオン注入によ
り形成する工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項８】 前記第４濃度の逆導電型層の形成工程
が、リンイオンを１００ＫｅＶ〜２００ＫｅＶ程度の高
加速エネルギーでイオン注入してなることを特徴とする
請求項６あるいは請求項７に記載の半導体装置の製造方
法。 - 【請求項９】 前記第４濃度の逆導電型層の形成工程
が、ホトレジストをマスクにして前記第１のゲート絶縁
膜から所定間隔離れた位置から前記第３濃度の逆導電型
ドレイン領域間にまたがる領域にイオン注入してなるこ
とを特徴とする請求項６あるいは請求項７に記載の半導
体装置の製造方法。 - 【請求項１０】 前記第４濃度の逆導電型層の形成工程
が、前記第１のゲート絶縁膜の側壁部に形成した側壁絶
縁膜をマスクにして当該第１のゲート絶縁膜から所定間
隔離れた位置から前記第３濃度の逆導電型ドレイン領域
間にまたがる領域にイオン注入してなることを特徴とす
る請求項６あるいは請求項７記載の半導体装置の製造方
法。 - 【請求項１１】 前記第４濃度の逆導電型層の形成工程
が、前記第１のゲート絶縁膜をマスクにして当該第１の
ゲート絶縁膜の斜め上方からイオン注入することで、第
１のゲート絶縁膜から所定間隔離れた位置から前記第３
濃度の逆導電型ドレイン領域間にまたがる領域に形成す
ることを特徴とする請求項６あるいは請求項７に記載の
半導体装置の製造方法。 - 【請求項１２】 前記第４濃度の逆導電型層の形成工程
が、前記第１のゲート絶縁膜を被覆するように形成した
ホトレジストをマスクにして斜め上方からイオン注入す
ることで、第１のゲート絶縁膜から所定間隔離れた位置
から前記第３濃度の逆導電型ドレイン領域間にまたがる
領域に形成することを特徴とする請求項６あるいは請求
項７に記載の半導体装置の製造方法。 - 【請求項１３】 前記第１濃度の逆導電型ドレイン領域
の不純物濃度は、前記第２濃度の逆導電型ドレイン領域
よりも前記イオン注入された不純物がフィールド酸化時
に第１のゲート絶縁膜内に取り込まれることで低くなる
ように形成されることを特徴とする請求項５あるいは請
求項６あるいは請求項７に記載の半導体装置の製造方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001008019A JP3831615B2 (ja) | 2001-01-16 | 2001-01-16 | 半導体装置とその製造方法 |
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|---|---|---|---|
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|---|---|---|---|
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| KR (1) | KR100425230B1 (ja) |
| CN (1) | CN1258818C (ja) |
| TW (1) | TWI281747B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128668A (ja) * | 2004-10-27 | 2006-05-18 | Samsung Electronics Co Ltd | 高耐圧トランジスタ及びその製造方法 |
| JP2006324346A (ja) * | 2005-05-17 | 2006-11-30 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US7335549B2 (en) | 2002-10-24 | 2008-02-26 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2008047747A (ja) * | 2006-08-18 | 2008-02-28 | Oki Electric Ind Co Ltd | 高耐圧電界効果トランジスタおよびその製造方法 |
| US7868385B2 (en) | 2004-10-15 | 2011-01-11 | Fujitsu Semiconductor Limited | Semiconductor device with increased drain breakdown voltage |
| JP2012195607A (ja) * | 2012-06-13 | 2012-10-11 | Lapis Semiconductor Co Ltd | 高耐圧電界効果トランジスタ |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100684430B1 (ko) * | 2004-12-30 | 2007-02-16 | 동부일렉트로닉스 주식회사 | 고전압 트랜지스터 및 폴리실리콘-절연체-폴리실리콘커패시터를 갖는 반도체 소자 및 그 제조 방법 |
| TW200814320A (en) * | 2006-09-15 | 2008-03-16 | Sanyo Electric Co | Semiconductor device and method for making same |
| CN100428473C (zh) * | 2006-11-02 | 2008-10-22 | 崇贸科技股份有限公司 | 高压侧驱动器的半导体结构及其制造方法 |
| KR100847306B1 (ko) * | 2007-02-14 | 2008-07-21 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| US7807555B2 (en) * | 2007-07-31 | 2010-10-05 | Intersil Americas, Inc. | Method of forming the NDMOS device body with the reduced number of masks |
| JP2010010408A (ja) * | 2008-06-27 | 2010-01-14 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| KR101015531B1 (ko) * | 2008-10-02 | 2011-02-16 | 주식회사 동부하이텍 | 정전기 보호 소자 및 그 제조 방법 |
| JP6723775B2 (ja) * | 2016-03-16 | 2020-07-15 | エイブリック株式会社 | 半導体装置および半導体装置の製造方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4290077A (en) * | 1979-05-30 | 1981-09-15 | Xerox Corporation | High voltage MOSFET with inter-device isolation structure |
| US4947192A (en) * | 1988-03-07 | 1990-08-07 | Xerox Corporation | Monolithic silicon integrated circuit chip for a thermal ink jet printer |
| US5055896A (en) * | 1988-12-15 | 1991-10-08 | Siliconix Incorporated | Self-aligned LDD lateral DMOS transistor with high-voltage interconnect capability |
| US5132753A (en) * | 1990-03-23 | 1992-07-21 | Siliconix Incorporated | Optimization of BV and RDS-on by graded doping in LDD and other high voltage ICs |
| JPH04206965A (ja) | 1990-11-30 | 1992-07-28 | Sony Corp | 不揮発性半導体メモリ |
| KR940004268B1 (ko) | 1991-01-23 | 1994-05-19 | 삼성전자 주식회사 | 고압용 반도체 장치 |
| US5306652A (en) * | 1991-12-30 | 1994-04-26 | Texas Instruments Incorporated | Lateral double diffused insulated gate field effect transistor fabrication process |
| US6013948A (en) * | 1995-11-27 | 2000-01-11 | Micron Technology, Inc. | Stackable chip scale semiconductor package with mating contacts on opposed surfaces |
| US5846866A (en) | 1997-02-07 | 1998-12-08 | National Semiconductor Corporation | Drain extension regions in low voltage lateral DMOS devices |
| US6025231A (en) * | 1997-02-18 | 2000-02-15 | Texas Instruments Incorporated | Self aligned DMOS transistor and method of fabrication |
| KR100244282B1 (ko) * | 1997-08-25 | 2000-02-01 | 김영환 | 고전압 트랜지스터의 구조 및 제조 방법 |
| JP3315356B2 (ja) | 1997-10-15 | 2002-08-19 | 株式会社東芝 | 高耐圧半導体装置 |
| TW371374B (en) | 1998-07-28 | 1999-10-01 | United Microelectronics Corp | Structure of high voltage device and production process thereof |
| US6063674A (en) * | 1998-10-28 | 2000-05-16 | United Microelectronics Corp. | Method for forming high voltage device |
| US6117738A (en) * | 1998-11-20 | 2000-09-12 | United Microelectronics Corp. | Method for fabricating a high-bias semiconductor device |
| JP3374099B2 (ja) * | 1999-03-12 | 2003-02-04 | 三洋電機株式会社 | 半導体装置の製造方法 |
-
2001
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7335549B2 (en) | 2002-10-24 | 2008-02-26 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US7868385B2 (en) | 2004-10-15 | 2011-01-11 | Fujitsu Semiconductor Limited | Semiconductor device with increased drain breakdown voltage |
| US8298898B2 (en) | 2004-10-15 | 2012-10-30 | Fujitsu Semiconductor Limited | Manufacturing method of semiconductor device with increased drain breakdown voltage |
| JP2006128668A (ja) * | 2004-10-27 | 2006-05-18 | Samsung Electronics Co Ltd | 高耐圧トランジスタ及びその製造方法 |
| JP2012119718A (ja) * | 2004-10-27 | 2012-06-21 | Samsung Electronics Co Ltd | 高耐圧トランジスタ及びその製造方法 |
| JP2006324346A (ja) * | 2005-05-17 | 2006-11-30 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2008047747A (ja) * | 2006-08-18 | 2008-02-28 | Oki Electric Ind Co Ltd | 高耐圧電界効果トランジスタおよびその製造方法 |
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