JP4030269B2 - 半導体装置とその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 65
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000000758 substrate Substances 0.000 claims description 47
- 238000005468 ion implantation Methods 0.000 claims description 33
- 239000012535 impurity Substances 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 17
- 229920002120 photoresistant polymer Polymers 0.000 claims description 15
- 238000000059 patterning Methods 0.000 claims description 9
- 230000015556 catabolic process Effects 0.000 description 18
- 230000001133 acceleration Effects 0.000 description 9
- -1 phosphorus ion Chemical class 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- 238000002513 implantation Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関するものであり、更に詳しく言えば、ＬＣＤドライバーやＥＬドライバー等の各種表示ディスプレイ駆動用ドライバーに用いられる高電源電圧（ＨＶ−ＶDD）用の高耐圧ＭＯＳトランジスタの動作耐圧特性の向上を図る技術に関する。
【０００２】
【従来の技術】
以下で、従来例に係わる半導体装置について図１０に示すＬＤＤ型高耐圧ＭＯＳトランジスタの断面図を参照しながら説明する。
【０００３】
図１０において、Ｐ型の半導体基板(Ｐ-Sub）５１上にゲート絶縁膜５２を介してゲート電極５３が形成されている。そして、前記ゲート電極５３の一端に隣接するようにＮ＋型ソース領域５４が形成されており、チャネル領域５５を介して前記ソース領域５４と対向してＮ−型ドレイン領域５６が形成され、更にゲート電極５３の他端から離間され、かつＮ−型ドレイン領域５６に含まれるようにＮ＋型ドレイン領域５７が形成されている。
【０００４】
従来では、高耐圧化（例えば５０Ｖ〜６０Ｖ程度）を図るため、低濃度のＮ−型ドレイン領域５６をおよそ１０００℃〜１１００℃程度の熱拡散により形成し、緩やかな濃度勾配で深く拡散層を形成していた。
【０００５】
【発明が解決しようとする課題】
しかしながら、このような構成としてもソース−ドレイン間電圧（ＢＶＤＳ：ＯＦＦ時の耐圧）は高いが、ドレイン電圧及びゲート電圧が共に高い場合、その動作耐圧であるサステイニング電圧（ＶSUS ：ＯＮ時の耐圧）は高くできなかった。従来では、せいぜい３０Ｖ程度が限界であった。
【０００６】
以下、前述したような動作耐圧の低下が発生するメカニズムについて説明する。
【０００７】
このようなＮチャネル型高耐圧ＭＯＳトランジスタでは、図１１、図１２に示すようにドレイン領域５７をコレクタ（Ｎ＋）、ソース領域５４をエミッタ（Ｎ＋）及び半導体基板５１をベース（Ｐ）とした横型バイポーラトランジスタ６０が寄生的に形成される。ＯＦＦ時の耐圧であるソース−ドレイン間電圧ＢＶＤＳが高くても動作耐圧ＶSUS が低下するのは、この寄生バイポーラトランジスタ６０がＯＮするために引き起こされる。これにより、Ｎチャネル型高耐圧ＭＯＳトランジスタ動作領域が限定され、全域での動作を困難にさせている。
【０００８】
前記バイポーラトランジスタ６０の動作を以下に説明する。
【０００９】
図１１に示すようにゲート電極５３にゲート電圧（ＶG ）（＞Ｖt ：スレッショルド電圧）、ドレイン領域５７にコンタクトするドレイン電極（ＶD ）（》ＶG ）の電圧が印加され、ＭＯＳトランジスタがＯＮ状態になっている場合、以下に述べる正帰還ループ（図１２参照）が形成される。
【００１０】
即ち、▲１▼ドレイン領域５７近傍の空乏層６１で加速されたチャネル領域６２の電子により、空乏層内でアバランシェ増倍が発生し、電子・ホール対が生成される。▲２▼前記ホールが、基板内を流れる（基板電流：ＩSub ）。▲３▼前記基板電流（ＩSub ）が、半導体基板５１内に電位勾配を生み、基板電位を上昇させる。▲４▼ソース領域５４−基板５１間接合が順方向にバイアスされる。▲５▼ソース領域５４から基板５１に電子が注入される。▲６▼注入された電子がドレイン領域５７に到達し、更にアバランシェ増倍を起こす。
【００１１】
このように▲１▼〜▲６▼の正帰還が形成されることにより、大電流が装置内を流れ、装置が破壊される。
【００１２】
従って、Ｎチャネル型高耐圧ＭＯＳトランジスタの設計においては、前述した現象を考慮して条件設定が行われる。先ず、第１に基板電流（ＩSub ）が大きくなると動作耐圧（ＶSUS ）が小さくなるので、基板電流（ＩSub ）を減らすトランジスタ構造とし、第２に実使用領域での基板電流（ＩSub ）を減らすように条件を決定する。
【００１３】
図４は基板電流（ＩSub ）−ゲート電圧（ＶG ）特性図であり、図において、従来のＮチャネル型高耐圧ＭＯＳトランジスタ（図中点線で示す。）では、基板電流（ＩSub ）のダブルハンプ特性が現れ、特にゲート電圧（ＶG ）の高い領域での基板電流（ＩSub ）が上昇している。そのため、図５のドレイン電流（ＩD ）−ドレイン電圧（ＶD ）特性図や図６の動作耐圧を示す特性図に示すように動作耐圧（ＶSUS ）が低かった。
【００１４】
前述したようなダブルハンプ特性が現れるのは、高いゲート電圧（ＶG ）領域において、空乏層がＮ＋ドレイン領域近傍まで広がり、そこに電界が集中するためである。
【００１５】
また、動作耐圧（ＶSUS ）の向上を図るため図６に示すようにイオン注入量を増やし、Ｎ−型ドレイン領域の濃度を高めることも考えられるが、図中に白丸で示したように従来の半導体装置では、十分な耐圧の向上が図れなかった。また、逆に図１０に示すＮ−型ドレイン領域５６の端部Ａの濃度も上がるため、空乏層がチャネル領域５５方向に、より広がることによる短チャネル効果の増大、そして基板電流（ＩSub ）のピーク値の増加によるスナップバック現象の増大、更には、ソース−ドレイン間電圧（ＢＶＤＳ）の低下等の問題が発生することになり、従来、動作耐圧の向上を図るための有効な手段がなかった。
【００１６】
従って、本発明では動作耐圧の向上を可能とする半導体装置とその製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
そこで、本発明の半導体装置は、一導電型の半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の一端に隣接する高濃度の逆導電型ソース領域と、前記チャネル領域を介して前記高濃度の逆導電型ソース領域と対向して形成された低濃度の逆導電型ドレイン領域と、前記ゲート電極の他端から離間され、かつ前記低濃度の逆導電型ドレイン領域内に形成された高濃度の逆導電型ドレイン領域と、前記低濃度の逆導電型ドレイン領域内に形成され、少なくとも前記ゲート電極近傍から前記高濃度の逆導電型ドレイン領域を取り囲むように形成され、かつ前記ゲート電極側から前記逆導電型ドレイン領域側に向かって不純物濃度が高くなるように中濃度の逆導電型層が形成されていることを特徴とする。
また、本発明の半導体装置は、一導電型の半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の一端に隣接する低濃度の逆導電型ソース・ドレイン領域と、前記ゲート電極から離間され、かつ前記低濃度の逆導電型ソース・ドレイン領域内に形成された高濃度の逆導電型ソース・ドレイン領域と、前記低濃度の逆導電型ソース・ドレイン領域内に形成され、少なくとも前記ゲート電極近傍から前記高濃度の逆導電型ソース・ドレイン領域を取り囲むように形成され、かつ前記ゲート電極側から前記高濃度の逆導電型ソース・ドレイン領域側に向かって不純物濃度が高くなるように中濃度の逆導電型層が形成されていることを特徴とする。
そして、前記中濃度の逆導電型層が、前記ゲート電極から前記高濃度の逆導電型ドレイン領域あるいは前記高濃度の逆導電型ソース・ドレイン領域を取り囲むように形成されていることを特徴とするものである。
【００１８】
また、本発明の半導体装置の製造方法は、一導電型の半導体基板上に低濃度の逆導電型ドレイン領域をイオン注入により形成する工程と、前記半導体基板全面にゲート絶縁膜を形成する工程と、全面に導電膜を形成した後にパターニングして少なくとも前記低濃度の逆導電型ドレイン領域上方にオーバーラップするゲート電極を形成する工程と、前記ゲート電極の一端に隣接する高濃度の逆導電型ソース領域と、前記低濃度の逆導電型ドレイン領域内であって、前記ゲート電極の他端から離間された高濃度の逆導電型ドレイン領域とをイオン注入により形成する工程と、前記低濃度の逆導電型ドレイン領域内であって、少なくとも前記ゲート電極近傍から前記高濃度の逆導電型ドレイン領域を取り囲み、かつ前記ゲート電極側から前記高濃度の逆導電型ドレイン領域側に向かって不純物濃度が高くなるように中濃度の逆導電型層を、前記ゲート電極を被覆するように形成したホトレジストをマスクにして斜め上方からイオン注入することで形成する工程とを有することを特徴とする。
【００１９】
更に、本発明の半導体装置の製造方法は、一導電型の半導体基板上に低濃度の逆導電型ソース・ドレイン領域をイオン注入により形成する工程と、前記半導体基板全面にゲート絶縁膜を形成する工程と、全面に導電膜を形成した後にパターニングして少なくとも前記低濃度の逆導電型ソース・ドレイン領域上方にオーバーラップするゲート電極を形成する工程と、前記低濃度の逆導電型ソース・ドレイン領域内であって、前記ゲート電極から離間された高濃度の逆導電型ソース・ドレイン領域をイオン注入により形成する工程と、前記低濃度の逆導電型ソース・ドレイン領域内であって、少なくとも前記ゲート電極近傍から前記高濃度の逆導電型ソース・ドレイン領域を取り囲み、かつ前記ゲート電極側から前記高濃度の逆導電型ソース・ドレイン領域側に向かって不純物濃度が高くなるように中濃度の逆導電型層を、前記ゲート電極を被覆するように形成したホトレジストをマスクにして斜め上方からイオン注入することで形成する工程とを有することを特徴とする。
【００２０】
また、本発明の半導体装置の製造方法は、一導電型の半導体基板上に低濃度の逆導電型ドレイン領域をイオン注入により形成する工程と、前記半導体基板全面にゲート絶縁膜を形成する工程と、全面に導電膜を形成した後にパターニングして少なくとも前記低濃度の逆導電型ドレイン領域上方にオーバーラップするゲート電極を形成する工程と、前記ゲート電極の一端に隣接する高濃度の逆導電型ソース領域と、前記低濃度の逆導電型ドレイン領域内であって、前記ゲート電極の他端から離間された高濃度の逆導電型ドレイン領域とをイオン注入により形成する工程と、前記低濃度の逆導電型ドレイン領域内であって、少なくとも前記ゲート電極近傍から前記高濃度の逆導電型ドレイン領域を取り囲み、かつ前記ゲート電極側から前記高濃度の逆導電型ドレイン領域側に向かって不純物濃度が高くなるように中濃度の逆導電型層を、前記ゲート電極の側壁部に形成したテーパー形状の側壁絶縁膜を貫通するようにイオン注入することで形成する工程とを有することを特徴とする。
更に、本発明の半導体装置の製造方法は、一導電型の半導体基板上に低濃度の逆導電型ソース・ドレイン領域をイオン注入により形成する工程と、前記半導体基板全面にゲート絶縁膜を形成する工程と、全面に導電膜を形成した後にパターニングして少なくとも前記低濃度の逆導電型ソース・ドレイン領域上方にオーバーラップするゲート電極を形成する工程と、前記低濃度の逆導電型ソース・ドレイン領域内であって、前記ゲート電極から離間された高濃度の逆導電型ソース・ドレイン領域をイオン注入により形成する工程と、前記低濃度の逆導電型ソース・ドレイン領域内であって、少なくとも前記ゲート電極近傍から前記高濃度の逆導電型ソース・ドレイン領域を取り囲み、かつ前記ゲート電極側から前記高濃度の逆導電型ソース・ドレイン領域側に向かって不純物濃度が高くなるように中濃度の逆導電型層を、前記ゲート電極の側壁部に形成したテーパー形状の側壁絶縁膜を貫通するようにイオン注入することで形成する工程とを有することを特徴とするものである。
【００２１】
【発明の実施形態】
以下、本発明の半導体装置とその製造方法の実施形態について図面を参照しながら説明する。
【００２２】
図３において、本発明の第１の実施形態の半導体装置は、一導電型の半導体基板、例えばＰ型の半導体基板１上にゲート絶縁膜３が形成され、当該ゲート絶縁膜３を介してゲート電極４が形成されている。また、前記ゲート電極４の一端に隣接するように高濃度の逆導電（Ｎ＋）型ソース領域５が形成され、当該ゲート電極４下のチャネル領域を介して前記ソース領域５と対向するように低濃度の逆導電（Ｎ−）型ドレイン領域２が形成され、更に、前記ゲート電極４の他端から離間され、かつ前記低濃度のＮ−型ドレイン領域２内に含まれるように高濃度の逆導電（Ｎ＋）型ドレイン領域６が形成されている。そして、中濃度の逆導電（Ｎ）型層７が、少なくとも前記ゲート電極４から前記高濃度のＮ＋型ドレイン領域６間にまたがる領域に形成されている。また、前記Ｎ型層７は、前記基板内の所定深さ位置に不純物濃度ピークを有し、基板表面に近い領域で不純物濃度が薄くなるように形成されていることを特徴とする。
【００２３】
以下、上記半導体装置の製造方法について説明する。
【００２４】
先ず、図１に示すようにＰ型のシリコン基板１にＮ型不純物、例えばリンイオン（31Ｐ＋）をおよそ１００ＫｅＶの加速電圧で、およそ６×１０12／ｃｍ2の注入量でイオン注入し、これをおよそ１１００℃で２時間熱拡散することにより、Ｎ−型ドレイン領域２を形成し、その後、前記基板１上を熱酸化しておよそ１００ｎｍの膜厚のゲート絶縁膜３を形成する。
【００２５】
次に、全面に導電膜、例えばポリシリコン膜を形成した後に、当該ポリシリコン膜を周知のパターニング技術を用いてパターニングして、図２に示すように一端が前記Ｎ−型ドレイン領域２上に延在するおよそ４００ｎｍの膜厚のゲート電極４を形成する。
【００２６】
そして、ホトレジストＦＲ１をマスクにして例えばリンイオン（31Ｐ＋）をおよそ８０ＫｅＶの加速電圧で、およそ６×１０15／ｃｍ2の注入量でイオン注入し、図２に示すように前記ゲート電極４の一端に隣接するＮ＋型ソース領域５と、該ゲート電極４の他端から離間され、かつ前記Ｎ−型ドレイン領域２内に含まれるＮ＋型ドレイン領域６とを形成する。
【００２７】
続いて、前記ゲート電極４上に形成したホトレジスト（図示省略）をマスクにして、例えばリンイオン（31Ｐ＋）をおよそ加速電圧１６０ＫｅＶで、およそ２×１０12／ｃｍ2 の注入量でイオン注入し、図３に示すように前記ゲート電極４の他端から前記Ｎ−型ドレイン領域２内に含まれるＮ＋型ドレイン領域６近傍に中濃度のＮ型層７を形成する。ここで、前記中濃度のＮ型層７を形成する際に、（ヒ素イオン等に比して）比較的飛程距離の長いリンイオン（31Ｐ＋）を、（Ｎ＋型ソース・ドレイン領域５，６形成用のイオン注入時の加速エネルギー（８０ＫｅＶ）に比して）比較的高い加速エネルギー（１００ＫｅＶ〜２００ＫｅＶ程度、本実施形態では、およそ１６０ＫｅＶの加速電圧）でイオン注入することで、当該Ｎ型層７を基板内の所定深さ位置に不純物濃度ピークを有し、基板表面に近い領域ほど不純物濃度が薄くなるように形成している。
【００２８】
この工程により、チャネル側ドレイン領域端部の濃度をＮ−型ドレイン領域２により低濃度に保ったまま中濃度のＮ型層７でＮ＋型ドレイン領域６を取り囲むことができる。
【００２９】
以上説明したように前記高濃度のＮ＋型ドレイン領域６を中濃度のＮ型層７で取り囲み、Ｎ＋型ドレイン領域まで空乏層が伸びることのないようにしたことで、図４に実線で示すように本発明の半導体装置はダブルハンプ特性が消え、高いゲート電圧（ＶG ）領域での基板電流（ＩSub ）を減少させられる。これにより、図５、図６に示すように動作耐圧（ＶSUS ）が向上する。特に、高いゲート電圧（ＶG ）、高いドレイン電流（ＩD ）領域での著しい耐圧向上が図れる。
【００３０】
次に、本発明の第２の実施形態について説明する。
【００３１】
ここで、第２の実施形態の半導体装置の特徴は、図７に示すように前記ゲート電極４の一端部（ドレイン側）から所定間隔（Ｌ）を介して中濃度のＮ型層７Ａが形成されていることである。このようにゲート電極４の端部から所定間隔（Ｌ）を介してＮ型層７Ａが形成されることで、ゲート電極４の端部での電界集中が抑制されるため、更なる高耐圧化が図れる。
【００３２】
また、上記半導体装置の製造方法は、上記第１の実施形態で説明した図１及び図２での工程後に、図７に示すようにゲート電極４の一端部（ドレイン側）から所定間隔オーバーラップするようにホトレジストＦＲ２を形成した状態で、例えばリンイオン（31Ｐ＋）をおよそ加速電圧１６０ＫｅＶで、およそ２×１０12／ｃｍ2 の注入量でイオン注入することで、前記ゲート電極４の他端から所定間隔（Ｌ）を存して前記Ｎ−型ドレイン領域２内に含まれるＮ＋型ドレイン領域６近傍に中濃度のＮ型層７Ａを形成している。従って、このホトレジストＦＲ２を形成する際のゲート電極４とのオーバーラップ量を調整することで、ゲート電極４からの間隔（Ｌ）を任意に設定できる。
【００３３】
以下、上述したようなゲート電極４の一端部（ドレイン側）から所定間隔を存して中濃度のＮ型層を形成する場合の他の実施形態について説明する。
【００３４】
先ず、第３の実施形態は、図８に示すようにゲート電極４を被覆するように形成したホトレジストＰＲ３をマスクにしてＮ型層形成用のイオン注入を斜め上方より行うことで、上記構成を実現している。
【００３５】
即ち、第２の実施形態で説明した図７の工程時において、ゲート電極４を被覆するように形成したホトレジストＰＲ３をマスクにして、例えばリンイオン（31Ｐ＋）をおよそ加速電圧１６０ＫｅＶで、およそ２×１０12／ｃｍ2 の注入量で斜め上方からイオン注入することで、前記ホトレジストＰＲ３の端部から基板表面に斜めにイオン注入されるため、ゲート電極４の一端から所定間隔（Ｌ）を存しながら、当該ゲート電極４の近傍から前記Ｎ−型ドレイン領域２内に含まれるＮ＋型ドレイン領域６間にまたがって、ゲート電極４の近傍からＮ＋型ドレイン領域６に向かうにしたがって不純物濃度が高くなるように中濃度のＮ型層７Ｂを形成する。
【００３６】
このように第３の実施形態では、前記ホトレジストＰＲ３をマスクに斜め上方からイオン注入することで、図８に示す断面図の紙面に対して右斜め上方からしがイオン注入されないゲート電極４側と、同じく紙面に対して右斜め上方及び左斜め上方からもイオン注入される領域とで、一度のイオン注入工程で前記ゲート電極４の近傍からＮ＋型ドレイン領域６に向かうにしたがって不純物濃度が高くなるように中濃度のＮ型層７Ｂを形成することができ、ゲート電極４近傍での電界集中を低減でき、高耐圧化が図れる。
【００３７】
ここで、斜め上方からのイオン注入角度（本実施形態では、ゲート電極４の垂直方向から３０度傾けてイオン注入している。）を任意に調整することで、ゲート電極４近傍からＮ＋型ドレイン領域６間にまたがって形成されるＮ型層７Ｂの不純物濃度を任意に細かく階層分けできる。
【００３８】
続いて、第４の実施形態について説明する。
【００３９】
ここで、第４の実施形態の特徴は、図９に示すようにゲート電極４を形成した後に、当該ゲート電極４の側壁部を被覆するようにテーパー形状の側壁絶縁膜８を形成し、この側壁絶縁膜８とゲート電極４をマスクにしてＮ型層形成用のイオン注入を行うことで、上記構成を実現したことである。
【００４０】
即ち、第１の実施形態で説明した図３の工程後に、ゲート絶縁膜３上のゲート電極４を被覆するようにＣＶＤ法により絶縁膜を形成した後に、当該絶縁膜を等方性エッチングすることで、ゲート電極４の側壁部に緩やかなテーパー形状の側壁絶縁膜８を形成する。
【００４１】
そして、前記ゲート電極４をマスクにして、前記側壁絶縁膜８を貫通するように、例えばリンイオン（31Ｐ＋）をおよそ加速電圧１６０ＫｅＶで、およそ２×１０12／ｃｍ2 の注入量でイオン注入することで、前記側壁絶縁膜８の膜厚に応じてゲート電極４近傍からＮ＋型ドレイン領域６に向かうにしたがって不純物濃度が高くなるように中濃度のＮ型層７Ｃを形成する。
【００４２】
このように第４の実施形態では、第２，第３の実施形態のようにホトレジストＰＲ２，ＰＲ３を用いる代わりにゲート電極４の側壁部に形成したテーパー形状の側壁絶縁膜８の膜厚差を利用しているため、ホトレジストＰＲ２，ＰＲ３を用いるような場合に懸念されるマスク合わせずれに対するＮ型層の形成位置合わせマージンを確保できる。尚、本実施形態では、絶縁膜を等方性エッチングすることで側壁絶縁膜を形成しているが、異方性エッチングすることで側壁絶縁膜を形成しても良い。
【００４３】
更に、上述した各々の実施形態では、片側ＬＤＤ構造の（ドレイン側のみ、低濃度ドレイン領域と高濃度ドレイン領域とを有する）半導体装置に本発明を適用した例を紹介したが、本発明を両側ＬＤＤ構造の（ソース・ドレイン側ともに、低濃度ドレイン領域と高濃度ドレイン領域とを有する）半導体装置に適用するものであっても構わない。
【００４４】
更に言えば、上述した各々の実施形態では、本発明をＮチャネル型ＭＯＳトランジスタに適用した例を紹介したが、本発明をＰチャネル型ＭＯＳトランジスタに適用するものであっても構わない。
【００４５】
また、図示した説明は省略するが、Ｎ型層の形成方法としてドレイン領域上に不純物が含有された膜を形成し、当該膜から不純物を染み出し拡散させる方法を採用しても良い。
【００４６】
更に、前述した実施形態のようにホトレジストＰＲ２，ＰＲ３や側壁絶縁膜８を用いることなく、ゲート電極４をマスクにしてＮ型層形成用のイオン注入を当該ゲート電極４の斜め上方から行うものであっても構わない。
【００４７】
【発明の効果】
本発明によれば、ゲート電極から当該ゲート電極の他端から離間され、かつ低濃度の逆導電型ドレイン領域内に含まれる高濃度の逆導電型ドレイン領域間にまたがる領域において、前記ゲート電極から高濃度の逆導電型ドレイン領域に向かって不純物濃度が高くなるように中濃度の逆導電型層を形成することで、動作耐圧の向上が図れる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置の製造方法を示す第１の断面図である。
【図２】本発明の第１の実施形態の半導体装置の製造方法を示す第２の断面図である。
【図３】本発明の第１の実施形態の半導体装置の製造方法を示す第３の断面図である。
【図４】本発明の半導体装置及び従来の半導体装置のおのおのの基板電流（ＩSub ）−ゲート電圧（ＶG ）特性を示す図である。
【図５】本発明の半導体装置及び従来の半導体装置のドレイン電流（ＩD ）−ドレイン電圧（ＶD ）特性を示す図である。
【図６】本発明の半導体装置及び従来の半導体装置の動作耐圧を示す図である。
【図７】本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。
【図８】本発明の第３の実施形態の半導体装置の製造方法を示す断面図である。
【図９】本発明の第４の実施形態の半導体装置の製造方法を示す断面図である。
【図１０】従来の半導体装置を示す断面図である。
【図１１】従来の動作耐圧低下のメカニズムを説明するための半導体装置の断面図である。
【図１２】従来の寄生バイポーラトランジスタの等価回路を示す図である。
【図１３】従来の動作耐圧低下のメカニズムを説明するための正帰還ループを示す図である。
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関するものであり、更に詳しく言えば、ＬＣＤドライバーやＥＬドライバー等の各種表示ディスプレイ駆動用ドライバーに用いられる高電源電圧（ＨＶ−ＶDD）用の高耐圧ＭＯＳトランジスタの動作耐圧特性の向上を図る技術に関する。
【０００２】
【従来の技術】
以下で、従来例に係わる半導体装置について図１０に示すＬＤＤ型高耐圧ＭＯＳトランジスタの断面図を参照しながら説明する。
【０００３】
図１０において、Ｐ型の半導体基板(Ｐ-Sub）５１上にゲート絶縁膜５２を介してゲート電極５３が形成されている。そして、前記ゲート電極５３の一端に隣接するようにＮ＋型ソース領域５４が形成されており、チャネル領域５５を介して前記ソース領域５４と対向してＮ−型ドレイン領域５６が形成され、更にゲート電極５３の他端から離間され、かつＮ−型ドレイン領域５６に含まれるようにＮ＋型ドレイン領域５７が形成されている。
【０００４】
従来では、高耐圧化（例えば５０Ｖ〜６０Ｖ程度）を図るため、低濃度のＮ−型ドレイン領域５６をおよそ１０００℃〜１１００℃程度の熱拡散により形成し、緩やかな濃度勾配で深く拡散層を形成していた。
【０００５】
【発明が解決しようとする課題】
しかしながら、このような構成としてもソース−ドレイン間電圧（ＢＶＤＳ：ＯＦＦ時の耐圧）は高いが、ドレイン電圧及びゲート電圧が共に高い場合、その動作耐圧であるサステイニング電圧（ＶSUS ：ＯＮ時の耐圧）は高くできなかった。従来では、せいぜい３０Ｖ程度が限界であった。
【０００６】
以下、前述したような動作耐圧の低下が発生するメカニズムについて説明する。
【０００７】
このようなＮチャネル型高耐圧ＭＯＳトランジスタでは、図１１、図１２に示すようにドレイン領域５７をコレクタ（Ｎ＋）、ソース領域５４をエミッタ（Ｎ＋）及び半導体基板５１をベース（Ｐ）とした横型バイポーラトランジスタ６０が寄生的に形成される。ＯＦＦ時の耐圧であるソース−ドレイン間電圧ＢＶＤＳが高くても動作耐圧ＶSUS が低下するのは、この寄生バイポーラトランジスタ６０がＯＮするために引き起こされる。これにより、Ｎチャネル型高耐圧ＭＯＳトランジスタ動作領域が限定され、全域での動作を困難にさせている。
【０００８】
前記バイポーラトランジスタ６０の動作を以下に説明する。
【０００９】
図１１に示すようにゲート電極５３にゲート電圧（ＶG ）（＞Ｖt ：スレッショルド電圧）、ドレイン領域５７にコンタクトするドレイン電極（ＶD ）（》ＶG ）の電圧が印加され、ＭＯＳトランジスタがＯＮ状態になっている場合、以下に述べる正帰還ループ（図１２参照）が形成される。
【００１０】
即ち、▲１▼ドレイン領域５７近傍の空乏層６１で加速されたチャネル領域６２の電子により、空乏層内でアバランシェ増倍が発生し、電子・ホール対が生成される。▲２▼前記ホールが、基板内を流れる（基板電流：ＩSub ）。▲３▼前記基板電流（ＩSub ）が、半導体基板５１内に電位勾配を生み、基板電位を上昇させる。▲４▼ソース領域５４−基板５１間接合が順方向にバイアスされる。▲５▼ソース領域５４から基板５１に電子が注入される。▲６▼注入された電子がドレイン領域５７に到達し、更にアバランシェ増倍を起こす。
【００１１】
このように▲１▼〜▲６▼の正帰還が形成されることにより、大電流が装置内を流れ、装置が破壊される。
【００１２】
従って、Ｎチャネル型高耐圧ＭＯＳトランジスタの設計においては、前述した現象を考慮して条件設定が行われる。先ず、第１に基板電流（ＩSub ）が大きくなると動作耐圧（ＶSUS ）が小さくなるので、基板電流（ＩSub ）を減らすトランジスタ構造とし、第２に実使用領域での基板電流（ＩSub ）を減らすように条件を決定する。
【００１３】
図４は基板電流（ＩSub ）−ゲート電圧（ＶG ）特性図であり、図において、従来のＮチャネル型高耐圧ＭＯＳトランジスタ（図中点線で示す。）では、基板電流（ＩSub ）のダブルハンプ特性が現れ、特にゲート電圧（ＶG ）の高い領域での基板電流（ＩSub ）が上昇している。そのため、図５のドレイン電流（ＩD ）−ドレイン電圧（ＶD ）特性図や図６の動作耐圧を示す特性図に示すように動作耐圧（ＶSUS ）が低かった。
【００１４】
前述したようなダブルハンプ特性が現れるのは、高いゲート電圧（ＶG ）領域において、空乏層がＮ＋ドレイン領域近傍まで広がり、そこに電界が集中するためである。
【００１５】
また、動作耐圧（ＶSUS ）の向上を図るため図６に示すようにイオン注入量を増やし、Ｎ−型ドレイン領域の濃度を高めることも考えられるが、図中に白丸で示したように従来の半導体装置では、十分な耐圧の向上が図れなかった。また、逆に図１０に示すＮ−型ドレイン領域５６の端部Ａの濃度も上がるため、空乏層がチャネル領域５５方向に、より広がることによる短チャネル効果の増大、そして基板電流（ＩSub ）のピーク値の増加によるスナップバック現象の増大、更には、ソース−ドレイン間電圧（ＢＶＤＳ）の低下等の問題が発生することになり、従来、動作耐圧の向上を図るための有効な手段がなかった。
【００１６】
従って、本発明では動作耐圧の向上を可能とする半導体装置とその製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
そこで、本発明の半導体装置は、一導電型の半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の一端に隣接する高濃度の逆導電型ソース領域と、前記チャネル領域を介して前記高濃度の逆導電型ソース領域と対向して形成された低濃度の逆導電型ドレイン領域と、前記ゲート電極の他端から離間され、かつ前記低濃度の逆導電型ドレイン領域内に形成された高濃度の逆導電型ドレイン領域と、前記低濃度の逆導電型ドレイン領域内に形成され、少なくとも前記ゲート電極近傍から前記高濃度の逆導電型ドレイン領域を取り囲むように形成され、かつ前記ゲート電極側から前記逆導電型ドレイン領域側に向かって不純物濃度が高くなるように中濃度の逆導電型層が形成されていることを特徴とする。
また、本発明の半導体装置は、一導電型の半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の一端に隣接する低濃度の逆導電型ソース・ドレイン領域と、前記ゲート電極から離間され、かつ前記低濃度の逆導電型ソース・ドレイン領域内に形成された高濃度の逆導電型ソース・ドレイン領域と、前記低濃度の逆導電型ソース・ドレイン領域内に形成され、少なくとも前記ゲート電極近傍から前記高濃度の逆導電型ソース・ドレイン領域を取り囲むように形成され、かつ前記ゲート電極側から前記高濃度の逆導電型ソース・ドレイン領域側に向かって不純物濃度が高くなるように中濃度の逆導電型層が形成されていることを特徴とする。
そして、前記中濃度の逆導電型層が、前記ゲート電極から前記高濃度の逆導電型ドレイン領域あるいは前記高濃度の逆導電型ソース・ドレイン領域を取り囲むように形成されていることを特徴とするものである。
【００１８】
また、本発明の半導体装置の製造方法は、一導電型の半導体基板上に低濃度の逆導電型ドレイン領域をイオン注入により形成する工程と、前記半導体基板全面にゲート絶縁膜を形成する工程と、全面に導電膜を形成した後にパターニングして少なくとも前記低濃度の逆導電型ドレイン領域上方にオーバーラップするゲート電極を形成する工程と、前記ゲート電極の一端に隣接する高濃度の逆導電型ソース領域と、前記低濃度の逆導電型ドレイン領域内であって、前記ゲート電極の他端から離間された高濃度の逆導電型ドレイン領域とをイオン注入により形成する工程と、前記低濃度の逆導電型ドレイン領域内であって、少なくとも前記ゲート電極近傍から前記高濃度の逆導電型ドレイン領域を取り囲み、かつ前記ゲート電極側から前記高濃度の逆導電型ドレイン領域側に向かって不純物濃度が高くなるように中濃度の逆導電型層を、前記ゲート電極を被覆するように形成したホトレジストをマスクにして斜め上方からイオン注入することで形成する工程とを有することを特徴とする。
【００１９】
更に、本発明の半導体装置の製造方法は、一導電型の半導体基板上に低濃度の逆導電型ソース・ドレイン領域をイオン注入により形成する工程と、前記半導体基板全面にゲート絶縁膜を形成する工程と、全面に導電膜を形成した後にパターニングして少なくとも前記低濃度の逆導電型ソース・ドレイン領域上方にオーバーラップするゲート電極を形成する工程と、前記低濃度の逆導電型ソース・ドレイン領域内であって、前記ゲート電極から離間された高濃度の逆導電型ソース・ドレイン領域をイオン注入により形成する工程と、前記低濃度の逆導電型ソース・ドレイン領域内であって、少なくとも前記ゲート電極近傍から前記高濃度の逆導電型ソース・ドレイン領域を取り囲み、かつ前記ゲート電極側から前記高濃度の逆導電型ソース・ドレイン領域側に向かって不純物濃度が高くなるように中濃度の逆導電型層を、前記ゲート電極を被覆するように形成したホトレジストをマスクにして斜め上方からイオン注入することで形成する工程とを有することを特徴とする。
【００２０】
また、本発明の半導体装置の製造方法は、一導電型の半導体基板上に低濃度の逆導電型ドレイン領域をイオン注入により形成する工程と、前記半導体基板全面にゲート絶縁膜を形成する工程と、全面に導電膜を形成した後にパターニングして少なくとも前記低濃度の逆導電型ドレイン領域上方にオーバーラップするゲート電極を形成する工程と、前記ゲート電極の一端に隣接する高濃度の逆導電型ソース領域と、前記低濃度の逆導電型ドレイン領域内であって、前記ゲート電極の他端から離間された高濃度の逆導電型ドレイン領域とをイオン注入により形成する工程と、前記低濃度の逆導電型ドレイン領域内であって、少なくとも前記ゲート電極近傍から前記高濃度の逆導電型ドレイン領域を取り囲み、かつ前記ゲート電極側から前記高濃度の逆導電型ドレイン領域側に向かって不純物濃度が高くなるように中濃度の逆導電型層を、前記ゲート電極の側壁部に形成したテーパー形状の側壁絶縁膜を貫通するようにイオン注入することで形成する工程とを有することを特徴とする。
更に、本発明の半導体装置の製造方法は、一導電型の半導体基板上に低濃度の逆導電型ソース・ドレイン領域をイオン注入により形成する工程と、前記半導体基板全面にゲート絶縁膜を形成する工程と、全面に導電膜を形成した後にパターニングして少なくとも前記低濃度の逆導電型ソース・ドレイン領域上方にオーバーラップするゲート電極を形成する工程と、前記低濃度の逆導電型ソース・ドレイン領域内であって、前記ゲート電極から離間された高濃度の逆導電型ソース・ドレイン領域をイオン注入により形成する工程と、前記低濃度の逆導電型ソース・ドレイン領域内であって、少なくとも前記ゲート電極近傍から前記高濃度の逆導電型ソース・ドレイン領域を取り囲み、かつ前記ゲート電極側から前記高濃度の逆導電型ソース・ドレイン領域側に向かって不純物濃度が高くなるように中濃度の逆導電型層を、前記ゲート電極の側壁部に形成したテーパー形状の側壁絶縁膜を貫通するようにイオン注入することで形成する工程とを有することを特徴とするものである。
【００２１】
【発明の実施形態】
以下、本発明の半導体装置とその製造方法の実施形態について図面を参照しながら説明する。
【００２２】
図３において、本発明の第１の実施形態の半導体装置は、一導電型の半導体基板、例えばＰ型の半導体基板１上にゲート絶縁膜３が形成され、当該ゲート絶縁膜３を介してゲート電極４が形成されている。また、前記ゲート電極４の一端に隣接するように高濃度の逆導電（Ｎ＋）型ソース領域５が形成され、当該ゲート電極４下のチャネル領域を介して前記ソース領域５と対向するように低濃度の逆導電（Ｎ−）型ドレイン領域２が形成され、更に、前記ゲート電極４の他端から離間され、かつ前記低濃度のＮ−型ドレイン領域２内に含まれるように高濃度の逆導電（Ｎ＋）型ドレイン領域６が形成されている。そして、中濃度の逆導電（Ｎ）型層７が、少なくとも前記ゲート電極４から前記高濃度のＮ＋型ドレイン領域６間にまたがる領域に形成されている。また、前記Ｎ型層７は、前記基板内の所定深さ位置に不純物濃度ピークを有し、基板表面に近い領域で不純物濃度が薄くなるように形成されていることを特徴とする。
【００２３】
以下、上記半導体装置の製造方法について説明する。
【００２４】
先ず、図１に示すようにＰ型のシリコン基板１にＮ型不純物、例えばリンイオン（31Ｐ＋）をおよそ１００ＫｅＶの加速電圧で、およそ６×１０12／ｃｍ2の注入量でイオン注入し、これをおよそ１１００℃で２時間熱拡散することにより、Ｎ−型ドレイン領域２を形成し、その後、前記基板１上を熱酸化しておよそ１００ｎｍの膜厚のゲート絶縁膜３を形成する。
【００２５】
次に、全面に導電膜、例えばポリシリコン膜を形成した後に、当該ポリシリコン膜を周知のパターニング技術を用いてパターニングして、図２に示すように一端が前記Ｎ−型ドレイン領域２上に延在するおよそ４００ｎｍの膜厚のゲート電極４を形成する。
【００２６】
そして、ホトレジストＦＲ１をマスクにして例えばリンイオン（31Ｐ＋）をおよそ８０ＫｅＶの加速電圧で、およそ６×１０15／ｃｍ2の注入量でイオン注入し、図２に示すように前記ゲート電極４の一端に隣接するＮ＋型ソース領域５と、該ゲート電極４の他端から離間され、かつ前記Ｎ−型ドレイン領域２内に含まれるＮ＋型ドレイン領域６とを形成する。
【００２７】
続いて、前記ゲート電極４上に形成したホトレジスト（図示省略）をマスクにして、例えばリンイオン（31Ｐ＋）をおよそ加速電圧１６０ＫｅＶで、およそ２×１０12／ｃｍ2 の注入量でイオン注入し、図３に示すように前記ゲート電極４の他端から前記Ｎ−型ドレイン領域２内に含まれるＮ＋型ドレイン領域６近傍に中濃度のＮ型層７を形成する。ここで、前記中濃度のＮ型層７を形成する際に、（ヒ素イオン等に比して）比較的飛程距離の長いリンイオン（31Ｐ＋）を、（Ｎ＋型ソース・ドレイン領域５，６形成用のイオン注入時の加速エネルギー（８０ＫｅＶ）に比して）比較的高い加速エネルギー（１００ＫｅＶ〜２００ＫｅＶ程度、本実施形態では、およそ１６０ＫｅＶの加速電圧）でイオン注入することで、当該Ｎ型層７を基板内の所定深さ位置に不純物濃度ピークを有し、基板表面に近い領域ほど不純物濃度が薄くなるように形成している。
【００２８】
この工程により、チャネル側ドレイン領域端部の濃度をＮ−型ドレイン領域２により低濃度に保ったまま中濃度のＮ型層７でＮ＋型ドレイン領域６を取り囲むことができる。
【００２９】
以上説明したように前記高濃度のＮ＋型ドレイン領域６を中濃度のＮ型層７で取り囲み、Ｎ＋型ドレイン領域まで空乏層が伸びることのないようにしたことで、図４に実線で示すように本発明の半導体装置はダブルハンプ特性が消え、高いゲート電圧（ＶG ）領域での基板電流（ＩSub ）を減少させられる。これにより、図５、図６に示すように動作耐圧（ＶSUS ）が向上する。特に、高いゲート電圧（ＶG ）、高いドレイン電流（ＩD ）領域での著しい耐圧向上が図れる。
【００３０】
次に、本発明の第２の実施形態について説明する。
【００３１】
ここで、第２の実施形態の半導体装置の特徴は、図７に示すように前記ゲート電極４の一端部（ドレイン側）から所定間隔（Ｌ）を介して中濃度のＮ型層７Ａが形成されていることである。このようにゲート電極４の端部から所定間隔（Ｌ）を介してＮ型層７Ａが形成されることで、ゲート電極４の端部での電界集中が抑制されるため、更なる高耐圧化が図れる。
【００３２】
また、上記半導体装置の製造方法は、上記第１の実施形態で説明した図１及び図２での工程後に、図７に示すようにゲート電極４の一端部（ドレイン側）から所定間隔オーバーラップするようにホトレジストＦＲ２を形成した状態で、例えばリンイオン（31Ｐ＋）をおよそ加速電圧１６０ＫｅＶで、およそ２×１０12／ｃｍ2 の注入量でイオン注入することで、前記ゲート電極４の他端から所定間隔（Ｌ）を存して前記Ｎ−型ドレイン領域２内に含まれるＮ＋型ドレイン領域６近傍に中濃度のＮ型層７Ａを形成している。従って、このホトレジストＦＲ２を形成する際のゲート電極４とのオーバーラップ量を調整することで、ゲート電極４からの間隔（Ｌ）を任意に設定できる。
【００３３】
以下、上述したようなゲート電極４の一端部（ドレイン側）から所定間隔を存して中濃度のＮ型層を形成する場合の他の実施形態について説明する。
【００３４】
先ず、第３の実施形態は、図８に示すようにゲート電極４を被覆するように形成したホトレジストＰＲ３をマスクにしてＮ型層形成用のイオン注入を斜め上方より行うことで、上記構成を実現している。
【００３５】
即ち、第２の実施形態で説明した図７の工程時において、ゲート電極４を被覆するように形成したホトレジストＰＲ３をマスクにして、例えばリンイオン（31Ｐ＋）をおよそ加速電圧１６０ＫｅＶで、およそ２×１０12／ｃｍ2 の注入量で斜め上方からイオン注入することで、前記ホトレジストＰＲ３の端部から基板表面に斜めにイオン注入されるため、ゲート電極４の一端から所定間隔（Ｌ）を存しながら、当該ゲート電極４の近傍から前記Ｎ−型ドレイン領域２内に含まれるＮ＋型ドレイン領域６間にまたがって、ゲート電極４の近傍からＮ＋型ドレイン領域６に向かうにしたがって不純物濃度が高くなるように中濃度のＮ型層７Ｂを形成する。
【００３６】
このように第３の実施形態では、前記ホトレジストＰＲ３をマスクに斜め上方からイオン注入することで、図８に示す断面図の紙面に対して右斜め上方からしがイオン注入されないゲート電極４側と、同じく紙面に対して右斜め上方及び左斜め上方からもイオン注入される領域とで、一度のイオン注入工程で前記ゲート電極４の近傍からＮ＋型ドレイン領域６に向かうにしたがって不純物濃度が高くなるように中濃度のＮ型層７Ｂを形成することができ、ゲート電極４近傍での電界集中を低減でき、高耐圧化が図れる。
【００３７】
ここで、斜め上方からのイオン注入角度（本実施形態では、ゲート電極４の垂直方向から３０度傾けてイオン注入している。）を任意に調整することで、ゲート電極４近傍からＮ＋型ドレイン領域６間にまたがって形成されるＮ型層７Ｂの不純物濃度を任意に細かく階層分けできる。
【００３８】
続いて、第４の実施形態について説明する。
【００３９】
ここで、第４の実施形態の特徴は、図９に示すようにゲート電極４を形成した後に、当該ゲート電極４の側壁部を被覆するようにテーパー形状の側壁絶縁膜８を形成し、この側壁絶縁膜８とゲート電極４をマスクにしてＮ型層形成用のイオン注入を行うことで、上記構成を実現したことである。
【００４０】
即ち、第１の実施形態で説明した図３の工程後に、ゲート絶縁膜３上のゲート電極４を被覆するようにＣＶＤ法により絶縁膜を形成した後に、当該絶縁膜を等方性エッチングすることで、ゲート電極４の側壁部に緩やかなテーパー形状の側壁絶縁膜８を形成する。
【００４１】
そして、前記ゲート電極４をマスクにして、前記側壁絶縁膜８を貫通するように、例えばリンイオン（31Ｐ＋）をおよそ加速電圧１６０ＫｅＶで、およそ２×１０12／ｃｍ2 の注入量でイオン注入することで、前記側壁絶縁膜８の膜厚に応じてゲート電極４近傍からＮ＋型ドレイン領域６に向かうにしたがって不純物濃度が高くなるように中濃度のＮ型層７Ｃを形成する。
【００４２】
このように第４の実施形態では、第２，第３の実施形態のようにホトレジストＰＲ２，ＰＲ３を用いる代わりにゲート電極４の側壁部に形成したテーパー形状の側壁絶縁膜８の膜厚差を利用しているため、ホトレジストＰＲ２，ＰＲ３を用いるような場合に懸念されるマスク合わせずれに対するＮ型層の形成位置合わせマージンを確保できる。尚、本実施形態では、絶縁膜を等方性エッチングすることで側壁絶縁膜を形成しているが、異方性エッチングすることで側壁絶縁膜を形成しても良い。
【００４３】
更に、上述した各々の実施形態では、片側ＬＤＤ構造の（ドレイン側のみ、低濃度ドレイン領域と高濃度ドレイン領域とを有する）半導体装置に本発明を適用した例を紹介したが、本発明を両側ＬＤＤ構造の（ソース・ドレイン側ともに、低濃度ドレイン領域と高濃度ドレイン領域とを有する）半導体装置に適用するものであっても構わない。
【００４４】
更に言えば、上述した各々の実施形態では、本発明をＮチャネル型ＭＯＳトランジスタに適用した例を紹介したが、本発明をＰチャネル型ＭＯＳトランジスタに適用するものであっても構わない。
【００４５】
また、図示した説明は省略するが、Ｎ型層の形成方法としてドレイン領域上に不純物が含有された膜を形成し、当該膜から不純物を染み出し拡散させる方法を採用しても良い。
【００４６】
更に、前述した実施形態のようにホトレジストＰＲ２，ＰＲ３や側壁絶縁膜８を用いることなく、ゲート電極４をマスクにしてＮ型層形成用のイオン注入を当該ゲート電極４の斜め上方から行うものであっても構わない。
【００４７】
【発明の効果】
本発明によれば、ゲート電極から当該ゲート電極の他端から離間され、かつ低濃度の逆導電型ドレイン領域内に含まれる高濃度の逆導電型ドレイン領域間にまたがる領域において、前記ゲート電極から高濃度の逆導電型ドレイン領域に向かって不純物濃度が高くなるように中濃度の逆導電型層を形成することで、動作耐圧の向上が図れる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置の製造方法を示す第１の断面図である。
【図２】本発明の第１の実施形態の半導体装置の製造方法を示す第２の断面図である。
【図３】本発明の第１の実施形態の半導体装置の製造方法を示す第３の断面図である。
【図４】本発明の半導体装置及び従来の半導体装置のおのおのの基板電流（ＩSub ）−ゲート電圧（ＶG ）特性を示す図である。
【図５】本発明の半導体装置及び従来の半導体装置のドレイン電流（ＩD ）−ドレイン電圧（ＶD ）特性を示す図である。
【図６】本発明の半導体装置及び従来の半導体装置の動作耐圧を示す図である。
【図７】本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。
【図８】本発明の第３の実施形態の半導体装置の製造方法を示す断面図である。
【図９】本発明の第４の実施形態の半導体装置の製造方法を示す断面図である。
【図１０】従来の半導体装置を示す断面図である。
【図１１】従来の動作耐圧低下のメカニズムを説明するための半導体装置の断面図である。
【図１２】従来の寄生バイポーラトランジスタの等価回路を示す図である。
【図１３】従来の動作耐圧低下のメカニズムを説明するための正帰還ループを示す図である。
Claims (7)
- 一導電型の半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の一端に隣接する高濃度の逆導電型ソース領域と、
前記チャネル領域を介して前記高濃度の逆導電型ソース領域と対向して形成された低濃度の逆導電型ドレイン領域と、
前記ゲート電極の他端から離間され、かつ前記低濃度の逆導電型ドレイン領域内に形成された高濃度の逆導電型ドレイン領域と、
前記低濃度の逆導電型ドレイン領域内に形成され、少なくとも前記ゲート電極近傍から前記高濃度の逆導電型ドレイン領域を取り囲むように形成され、かつ前記ゲート電極側から前記逆導電型ドレイン領域側に向かって不純物濃度が高くなるように中濃度の逆導電型層が形成されていることを特徴とする半導体装置。 - 一導電型の半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の一端に隣接する低濃度の逆導電型ソース・ドレイン領域と、
前記ゲート電極から離間され、かつ前記低濃度の逆導電型ソース・ドレイン領域内に形成された高濃度の逆導電型ソース・ドレイン領域と、
前記低濃度の逆導電型ソース・ドレイン領域内に形成され、少なくとも前記ゲート電極近傍から前記高濃度の逆導電型ソース・ドレイン領域を取り囲むように形成され、かつ前記ゲート電極側から前記高濃度の逆導電型ソース・ドレイン領域側に向かって不純物濃度が高くなるように中濃度の逆導電型層が形成されていることを特徴とする半導体装置。 - 前記中濃度の逆導電型層が、前記ゲート電極から前記高濃度の逆導電型ドレイン領域あるいは前記高濃度の逆導電型ソース・ドレイン領域を取り囲むように形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
- 一導電型の半導体基板上に低濃度の逆導電型ドレイン領域をイオン注入により形成する工程と、
前記半導体基板全面にゲート絶縁膜を形成する工程と、
全面に導電膜を形成した後にパターニングして少なくとも前記低濃度の逆導電型ドレイン領域上方にオーバーラップするゲート電極を形成する工程と、
前記ゲート電極の一端に隣接する高濃度の逆導電型ソース領域と、前記低濃度の逆導電型ドレイン領域内であって、前記ゲート電極の他端から離間された高濃度の逆導電型ドレイン領域とをイオン注入により形成する工程と、
前記低濃度の逆導電型ドレイン領域内であって、少なくとも前記ゲート電極近傍から前記高濃度の逆導電型ドレイン領域を取り囲み、かつ前記ゲート電極側から前記高濃度の逆導電型ドレイン領域側に向かって不純物濃度が高くなるように中濃度の逆導電型層を、前記ゲート電極を被覆するように形成したホトレジストをマスクにして斜め上方からイオン注入することで形成する工程とを有することを特徴とする半導体装置の製造方法。 - 一導電型の半導体基板上に低濃度の逆導電型ソース・ドレイン領域をイオン注入により形成する工程と、
前記半導体基板全面にゲート絶縁膜を形成する工程と、
全面に導電膜を形成した後にパターニングして少なくとも前記低濃度の逆導電型ソース・ドレイン領域上方にオーバーラップするゲート電極を形成する工程と、
前記低濃度の逆導電型ソース・ドレイン領域内であって、前記ゲート電極から離間された高濃度の逆導電型ソース・ドレイン領域をイオン注入により形成する工程と、
前記低濃度の逆導電型ソース・ドレイン領域内であって、少なくとも前記ゲート電極近傍から前記高濃度の逆導電型ソース・ドレイン領域を取り囲み、かつ前記ゲート電極側から前記高濃度の逆導電型ソース・ドレイン領域側に向かって不純物濃度が高くなるように中濃度の逆導電型層を、前記ゲート電極を被覆するように形成したホトレジストをマスクにして斜め上方からイオン注入することで形成する工程とを有することを特徴とする半導体装置の製造方法。 - 一導電型の半導体基板上に低濃度の逆導電型ドレイン領域をイオン注入により形成する工程と、
前記半導体基板全面にゲート絶縁膜を形成する工程と、
全面に導電膜を形成した後にパターニングして少なくとも前記低濃度の逆導電型ドレイン領域上方にオーバーラップするゲート電極を形成する工程と、
前記ゲート電極の一端に隣接する高濃度の逆導電型ソース領域と、前記低濃度の逆導電型ドレイン領域内であって、前記ゲート電極の他端から離間された高濃度の逆導電型ドレイン領域とをイオン注入により形成する工程と、
前記低濃度の逆導電型ドレイン領域内であって、少なくとも前記ゲート電極近傍から前記高濃度の逆導電型ドレイン領域を取り囲み、かつ前記ゲート電極側から前記高濃度の逆導電型ドレイン領域側に向かって不純物濃度が高くなるように中濃度の逆導電型層を、前記ゲート電極の側壁部に形成したテーパー形状の側壁絶縁膜を貫通するようにイオン注入することで形成する工程とを有することを特徴とする半導体装置の製造方法。 - 一導電型の半導体基板上に低濃度の逆導電型ソース・ドレイン領域をイオン注入により形成する工程と、
前記半導体基板全面にゲート絶縁膜を形成する工程と、
全面に導電膜を形成した後にパターニングして少なくとも前記低濃度の逆導電型ソース・ドレイン領域上方にオーバーラップするゲート電極を形成する工程と、
前記低濃度の逆導電型ソース・ドレイン領域内であって、前記ゲート電極から離間された高濃度の逆導電型ソース・ドレイン領域をイオン注入により形成する工程と、
前記低濃度の逆導電型ソース・ドレイン領域内であって、少なくとも前記ゲート電極近傍から前記高濃度の逆導電型ソース・ドレイン領域を取り囲み、かつ前記ゲート電極側から前記高濃度の逆導電型ソース・ドレイン領域側に向かって不純物濃度が高くなるように中濃度の逆導電型層を、前記ゲート電極の側壁部に形成したテーパー形状の側壁絶縁膜を貫通するようにイオン注入することで形成する工程とを有することを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001061440A JP4030269B2 (ja) | 2001-03-06 | 2001-03-06 | 半導体装置とその製造方法 |
| US09/837,397 US6740932B2 (en) | 2001-03-06 | 2001-04-18 | Semiconductor device for improving sustaining voltage |
| KR10-2001-0022289A KR100398016B1 (ko) | 2001-03-06 | 2001-04-25 | 반도체 장치와 그 제조 방법 |
| CN01121421A CN1373520A (zh) | 2001-03-06 | 2001-04-26 | 半导体装置和其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001061440A JP4030269B2 (ja) | 2001-03-06 | 2001-03-06 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002261276A JP2002261276A (ja) | 2002-09-13 |
| JP4030269B2 true JP4030269B2 (ja) | 2008-01-09 |
Family
ID=18920733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001061440A Expired - Fee Related JP4030269B2 (ja) | 2001-03-06 | 2001-03-06 | 半導体装置とその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6740932B2 (ja) |
| JP (1) | JP4030269B2 (ja) |
| KR (1) | KR100398016B1 (ja) |
| CN (1) | CN1373520A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4408679B2 (ja) * | 2003-10-09 | 2010-02-03 | 三洋電機株式会社 | 半導体装置の製造方法 |
| JP2005116891A (ja) * | 2003-10-09 | 2005-04-28 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP4482428B2 (ja) | 2004-11-12 | 2010-06-16 | 川崎マイクロエレクトロニクス株式会社 | 半導体集積回路の製造方法および半導体集積回路 |
| US9748383B2 (en) * | 2008-02-15 | 2017-08-29 | X-Fab Semiconductor Foundries Ag | Transistor |
| JP5239548B2 (ja) * | 2008-06-25 | 2013-07-17 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP5381989B2 (ja) | 2008-08-26 | 2014-01-08 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP2010186888A (ja) * | 2009-02-12 | 2010-08-26 | Toyota Central R&D Labs Inc | 横型半導体装置 |
| JP5471320B2 (ja) | 2009-11-09 | 2014-04-16 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
| WO2012120899A1 (ja) * | 2011-03-09 | 2012-09-13 | 旭化成エレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| US9966141B2 (en) * | 2016-02-19 | 2018-05-08 | Nscore, Inc. | Nonvolatile memory cell employing hot carrier effect for data storage |
| CN109787208B (zh) * | 2017-11-13 | 2020-05-08 | 台湾类比科技股份有限公司 | 高压静电保护电路及其低压源极触发静电电流放电电路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229308A (en) * | 1990-04-30 | 1993-07-20 | Xerox Corporation | Bipolar transistors with high voltage MOS transistors in a single substrate |
| US5306652A (en) * | 1991-12-30 | 1994-04-26 | Texas Instruments Incorporated | Lateral double diffused insulated gate field effect transistor fabrication process |
| US5322804A (en) * | 1992-05-12 | 1994-06-21 | Harris Corporation | Integration of high voltage lateral MOS devices in low voltage CMOS architecture using CMOS-compatible process steps |
| US5517046A (en) * | 1993-11-19 | 1996-05-14 | Micrel, Incorporated | High voltage lateral DMOS device with enhanced drift region |
| JPH07335882A (ja) * | 1994-06-13 | 1995-12-22 | Sony Corp | 半導体装置の製造方法 |
| JP2755247B2 (ja) * | 1996-02-28 | 1998-05-20 | 日本電気株式会社 | 半導体装置 |
| US6162668A (en) * | 1996-03-07 | 2000-12-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having a lightly doped contact impurity region surrounding a highly doped contact impurity region |
| JP3772916B2 (ja) * | 1996-03-07 | 2006-05-10 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| KR19990058453A (ko) * | 1997-12-30 | 1999-07-15 | 김영환 | 고전압 반도체 소자 및 그의 제조방법 |
| US6465842B2 (en) * | 1998-06-25 | 2002-10-15 | Kabushiki Kaisha Toshiba | MIS semiconductor device and method of fabricating the same |
| JP2002217407A (ja) * | 2001-01-16 | 2002-08-02 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
-
2001
- 2001-03-06 JP JP2001061440A patent/JP4030269B2/ja not_active Expired - Fee Related
- 2001-04-18 US US09/837,397 patent/US6740932B2/en not_active Expired - Lifetime
- 2001-04-25 KR KR10-2001-0022289A patent/KR100398016B1/ko not_active IP Right Cessation
- 2001-04-26 CN CN01121421A patent/CN1373520A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN1373520A (zh) | 2002-10-09 |
| KR20020071689A (ko) | 2002-09-13 |
| JP2002261276A (ja) | 2002-09-13 |
| KR100398016B1 (ko) | 2003-09-19 |
| US20020125531A1 (en) | 2002-09-12 |
| US6740932B2 (en) | 2004-05-25 |
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Legal Events
| Date | Code | Title | Description |
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|
| RD01 | Notification of change of attorney |
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| A977 | Report on retrieval |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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