JP5381989B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、特に、高耐圧トランジスタを備える半導体装置の製造方法に関する。
高耐圧のＭＩＳ（Metal Insulator Semiconductor）トランジスタは、無線通信を行う携帯機器の送信モジュール等、比較的高い電圧を扱う様々な電子機器に広く利用されている。
従来、ＭＩＳトランジスタの高耐圧化のために、種々の構造が提案されている。例えば、ゲート電極を挟んだソース側とドレイン側にそれぞれ低濃度不純物領域と高濃度不純物領域を形成し、ドレイン側にはゲート電極との間に一定のオフセットを設けて高濃度不純物領域を形成した構造が提案されている（例えば、特許文献１，２参照。）。また、ドレイン側に、ゲート電極近傍のドレイン端部と、そこから一定のオフセットを設けた領域とに、それぞれ高濃度不純物領域を形成した構造も提案されている（例えば、特許文献１参照。）。なお、これらの構造においては、オフセット部分の低濃度不純物領域を除いた高濃度不純物領域表面にシリサイド層を形成したり、高濃度不純物領域と低濃度不純物領域双方の表面に連続的にシリサイド層を形成したりすることが行われている。
また、従来、ＤＥＭＯＳ（Drain Extended Metal Oxide Semiconductor）のような、拡張ドレインを形成したトランジスタ構造等も提案されている（例えば、特許文献３参照。）。
特開２００５−０９３４５８号公報 特開平０８−０６４６８９号公報 特開２００６−２１６９４７号公報
ＭＩＳトランジスタにおいて、ドレイン側の高濃度不純物領域をゲート電極からオフセットを設けて形成すると、ドレイン耐圧を高めることが可能である一方、ソース−ドレイン間のオン抵抗は高くなってしまう。オン抵抗の低減のために、さらにゲート電極近傍のドレイン端部にも高濃度不純物領域を形成すると、ゲート絶縁膜の膜厚や動作環境等によって一定のドレイン耐圧を確保することができなくなる場合がある。
このように、これまでの高耐圧ＭＩＳトランジスタには、高耐圧化したことによってオン抵抗が高くなってしまったり、オン抵抗を低減させるためにドレイン耐圧が不足してしまったりするという問題点があった。
また、ＭＩＳトランジスタのゲート電極やソース及びドレインの不純物領域には、プラグとのコンタクト抵抗低減のため、シリサイド層を形成することが好ましい。しかし、シリサイド層の形成領域によっては、ＭＩＳトランジスタに要求される所望の周波数特性やオン抵抗が得られなくなる場合もある。
このような点に鑑み、高耐圧かつ低オン抵抗で、良好な周波数特性を有する半導体装置の製造方法を提供することを目的とする。
本発明の一観点によれば、半導体基板の所定領域に第１導電型の第１不純物領域を形成する工程と、前記半導体基板上に、前記第１不純物領域の端部とオーバーラップして、第１絶縁膜を介して、一方側及び他方側に側壁を有するゲート電極を形成する工程と、前記他方側の前記半導体基板内に前記第１導電型の第２不純物領域を形成する工程と、前記ゲート電極の前記側壁に第２絶縁膜を形成し、前記一方側の前記半導体基板上に、前記第２絶縁膜と離間する第３絶縁膜を形成する工程と、前記一方側の前記第２絶縁膜から前記第３絶縁膜よりも離間した位置の前記半導体基板内及び前記他方側の前記半導体基板内にそれぞれ、前記第１，第２不純物領域に隣接する、前記第１導電型で前記第１，第２不純物領域より高い不純物濃度の第３，第４不純物領域を形成する工程と、前記第３不純物領域の表面に第１シリサイド層を形成し、前記第２絶縁膜と前記第３絶縁膜との間の前記第１不純物領域の表面に、前記第３絶縁膜によって前記第１シリサイド層と離間する第２シリサイド層を形成する工程と、を有し、前記第３不純物領域及び前記第４不純物領域を形成する工程は、前記一方側の前記ゲート電極の端部、前記一方側の前記第２絶縁膜及び前記第１不純物領域上の一部を被覆するマスクを形成する工程を含み、前記マスクの前記ゲート電極の前記一方側の端部の被覆量は、前記第３，第４不純物領域の形成時に前記ゲート電極の前記マスクで被覆されない領域に導入される不純物の拡散長以下に設定する半導体装置の製造方法が提供される。
開示の技術によれば、半導体装置の高耐圧化とオン抵抗低減との両立を図ると共に、周波数特性の向上を図ることが可能になる。
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
第１の実施の形態の半導体装置の構成例を示す図である。 第１の実施の形態の素子分離領域及びウェル形成工程の要部断面模式図である。 第１の実施の形態のドレイン側低濃度不純物領域形成工程の要部断面模式図である。 第１の実施の形態のゲート絶縁膜及びゲート電極形成工程の要部断面模式図である。 第１の実施の形態のチャネル不純物領域及びソース側低濃度不純物領域形成工程の要部断面模式図である。 第１の実施の形態の側壁絶縁膜及びシリサイドブロック形成工程の要部断面模式図である。 第１の実施の形態のドレイン側及びソース側高濃度不純物領域形成工程の要部断面模式図である。 側壁絶縁膜及びシリサイドブロック形成工程の別の例の要部断面模式図である。 第２の実施の形態の半導体装置の構成例を示す図である。 第２の実施の形態のチャネル注入工程の要部断面模式図である。 第２の実施の形態のドレイン側低濃度不純物領域形成工程の要部断面模式図である。 第２の実施の形態のゲート絶縁膜及びゲート電極形成工程の要部断面模式図である。 第２の実施の形態のソース側低濃度不純物領域形成工程の要部断面模式図である。 第２の実施の形態の側壁絶縁膜及びシリサイドブロック形成工程の要部断面模式図である。 第２の実施の形態のドレイン側及びソース側高濃度不純物領域形成工程の要部断面模式図である。 ＭＩＳトランジスタの適用例の説明図であって、（Ａ）は適用機器の概略図、（Ｂ）は入出力電力の説明図、（Ｃ）は電力増幅の説明図である。
以下、図面を参照して詳細に説明する。
まず、第１の実施の形態について説明する。
図１は第１の実施の形態の半導体装置の構成例を示す図である。
図１に第１の実施の形態に係るｎ型のＭＩＳトランジスタ１を例示する。この図１に示すＭＩＳトランジスタ１は、素子分離領域２で画定された半導体基板３の素子領域にｐ型ウェル４が形成され、その上に、ゲート絶縁膜５を介してゲート電極６が形成されている。このゲート電極６に対し、一方側がドレインとして機能し、他方側がソースとして機能する。ドレイン側及びソース側にはそれぞれ、所定領域にｎ型の低濃度不純物領域７ａ，７ｂ及び高濃度不純物領域８ａ，８ｂが形成されている。
ドレイン側の低濃度不純物領域７ａは、ソース側の低濃度不純物領域７ｂに比べて深く、また、ゲート電極６に対して非自己整合的に、ゲート電極６に大きくオーバーラップして形成されている。ドレイン側の高濃度不純物領域８ａは、ゲート電極６から所定のオフセットを設けて、低濃度不純物領域７ａに隣接して形成されている。
ソース側の低濃度不純物領域７ｂは、ドレイン側の低濃度不純物領域７ａに比べて浅く、また、ゲート電極６に対して自己整合的に形成されている。このソース側の低濃度不純物領域７ｂに隣接してソース側の高濃度不純物領域８ｂが形成されている。
半導体基板３のｐ型ウェル４内には、ソース側の低濃度不純物領域７ｂ及び高濃度不純物領域８ｂの周辺の、ゲート電極６の下方に至る領域に、ＭＩＳトランジスタ１の閾値電圧調整用のｐ型チャネル不純物を含むチャネル不純物領域９が形成されている。チャネル不純物領域９は、ゲート電極６下方の低濃度不純物領域７ａ，７ｂ間の領域では、そのチャネル不純物の濃度が、ソースの低濃度不純物領域７ｂ側に比べて、ドレインの低濃度不純物領域７ａ側で低くなるように、形成されている。
ゲート電極６の側壁には、側壁絶縁膜１０が形成されている。また、このＭＩＳトランジスタ１のドレイン側には、側壁絶縁膜１０と分離した状態で、シリサイドブロック１１が形成されている。なお、ここでは、側壁絶縁膜１０及びシリサイドブロック１１を、いずれも第１，第２絶縁膜１２ａ，１２ｂを積層させて形成した場合を例示している。
また、ドレイン側の高濃度不純物領域８ａとソース側の高濃度不純物領域８ｂ、及びゲート電極６の各表面には、シリサイド層１３ａ，１３ｂ，１３ｃが形成されている。これらのシリサイド層１３ａ，１３ｂ，１３ｃに、それぞれ図示しないプラグが接続され、動作時には、ドレイン（Ｄ）、ソース（Ｓ）及びゲート（Ｇ）に所定のバイアスが印加されるようになる。
さらに、このＭＩＳトランジスタ１では、側壁絶縁膜１０とシリサイドブロック１１との間の低濃度不純物領域７ａの表面に、シリサイド層１３ｄが形成されている。この低濃度不純物領域７ａ表面のシリサイド層１３ｄと、高濃度不純物領域８ａ表面のシリサイド層１３ａとは、シリサイドブロック１１の存在により、電気的に分離されて形成されるようになっている。
このように、ＭＩＳトランジスタ１では、まず、ドレイン側の高濃度不純物領域８ａをゲート電極６から一定のオフセットを設けて形成している。これにより、高いドレイン耐圧を確保することが可能になる。
さらに、このＭＩＳトランジスタ１では、ドレイン側の低濃度不純物領域７ａをゲート電極６にオーバーラップするように形成している。このように低濃度不純物領域７ａをゲート電極６にオーバーラップさせると、オーバーラップ部分の寄生抵抗が、ＭＩＳトランジスタ１をオンするときにゲート電極６に印加されるバイアスによって変調され、電流経路が低抵抗化される。これにより、高濃度不純物領域８ａをゲート電極６からオフセットを設けて形成したことによるオン抵抗の増加を相殺する、或いはオン抵抗のより一層の低減を図ることが可能になる。
なお、このような低濃度不純物領域７ａに替えて、ゲート電極６に対して自己整合的に低濃度不純物領域を形成し、そのゲート電極６近傍端部に高濃度不純物領域を形成し、ゲート電極６からオフセットを設けて高濃度不純物領域８ａを形成した構造も知られている。この構造では、低濃度不純物領域のゲート電極６近傍端部に形成した高濃度不純物領域により、オン抵抗の低減が図られる。しかし、ゲート電極６近傍端部に高濃度不純物領域が存在することで、一定以上のバイアスが印加された場合には、ドレイン耐圧が不足してしまう場合が起こり得る。特に、ロジック回路に用いられるＩ／Ｏトランジスタやコアトランジスタ（ロジックトランジスタ）と同程度の比較的薄い膜厚でゲート絶縁膜や側壁絶縁膜を形成しているような場合には、そのようなドレイン耐圧不足が起こりやすくなる。
ＭＩＳトランジスタ１では、高濃度不純物領域８ａをゲート電極６から一定のオフセットを設けて形成し、低濃度不純物領域７ａをゲート電極６にオーバーラップさせて形成することにより、ドレイン耐圧を確保しつつ、オン抵抗の低減を図っている。例えば、ＭＩＳトランジスタ１では、Ｉ／Ｏトランジスタと同じ膜厚でゲート絶縁膜５を形成した場合、ゲート−ソース間電圧が０Ｖで、ドレイン−ソース間電圧が入力電圧の２倍程度になったとしても、十分なドレイン耐圧を確保することが可能である。
また、このＭＩＳトランジスタ１では、ドレイン側の高濃度不純物領域８ａとソース側の高濃度不純物領域８ｂ、及びゲート電極６の各表面にシリサイド層１３ａ，１３ｂ，１３ｃを形成している。これにより、プラグとのコンタクト抵抗を低減することが可能になる。
ＭＩＳトランジスタ１では、低濃度不純物領域７ａ表面にもシリサイド層１３ｄを形成するが、このシリサイド層１３ｄは、高濃度不純物領域８ａ表面のシリサイド層１３ａとは電気的に分離している。従って、ドレインバイアスがシリサイド層１３ａ，１３ｄの双方に印加されることはない。
仮に、高濃度不純物領域８ａ表面から低濃度不純物領域７ａ表面にまで延在するようなシリサイド層を形成すると、バイアス印加により、低濃度不純物領域７ａのシリサイド層部分と半導体基板３との間に空乏層が広がってオン抵抗が増加する場合が起こり得る。シリサイド層１３ａ，１３ｄを電気的に分離して形成することにより、このような現象を回避することができる。
さらに、このＭＩＳトランジスタ１では、ゲート電極６の上面全体にシリサイド層１３ｃを形成している。このようにゲート電極６の上面全体にシリサイド層１３ｃを形成することにより、シリサイド層１３ｃを形成しなかった場合や部分的に形成した場合に比べ、ゲート電極６の抵抗の低減、最高発振周波数（ｆｍａｘ）等の高周波特性の向上に寄与することが可能になる。
また、このＭＩＳトランジスタ１では、ゲート電極６下方の低濃度不純物領域７ａ，７ｂ間におけるチャネル不純物濃度が、ソース側に比べてドレイン側で低くなるように、チャネル不純物領域９を形成している。このような濃度プロファイルでチャネル不純物領域９を形成すると、ドレイン端部の電界集中が緩和され、ホットキャリアの発生が抑えられて、ＭＩＳトランジスタ１のホットキャリア寿命を向上させることが可能になる。さらに、ソース−ドレイン間の横方向（半導体基板３平面方向）について均一な濃度プロファイルのチャネル不純物領域を形成した場合に比べ、オン抵抗の低減を図ることもできる。従って、ホットキャリア寿命の向上効果のほか、より一層のオン抵抗低減効果を得ることが可能になる。
以上のように、上記図１に示したようなＭＩＳトランジスタ１により、ドレイン耐圧の確保とオン抵抗の低減との両立を図ることが可能になる。また、このような構成によれば、ゲート絶縁膜５や側壁絶縁膜１０がロジックトランジスタと同程度に比較的薄い場合でも、ドレイン耐圧を確保しつつ、オン抵抗の低減を図ることができる。従って、ロジックトランジスタと集積する場合に、ゲート絶縁膜形成プロセスを共通化し、ロジックトランジスタのゲート絶縁膜を厚くすることなく、高ドレイン耐圧と低オン抵抗を両立させたＭＩＳトランジスタ１を形成することができる。このＭＩＳトランジスタ１は、ロジックトランジスタとの集積を、容易に、また低コストで、行うことができる構造であると言うことができる。
続いて、上記構成を有するＭＩＳトランジスタ１の形成方法の一例を、図２〜図８を参照して順に説明する。
図２は第１の実施の形態の素子分離領域及びウェル形成工程の要部断面模式図である。
まず、シリコン（Ｓｉ）基板等の半導体基板３に、ＳＴＩ（Shallow Trench Isolation）法により、素子分離領域２を形成する。そして、素子分離領域２で画定された素子領域に、ｐ型不純物をイオン注入し、ｐ型ウェル４を形成する。ｐ型ウェル４は、例えば、ホウ素（Ｂ）を、加速電圧２００ｋｅＶ、ドーズ量１×１０13ｃｍ-2の条件でイオン注入することにより形成することができる。
図３は第１の実施の形態のドレイン側低濃度不純物領域形成工程の要部断面模式図である。
素子分離領域２及びｐ型ウェル４の形成後は、ドレイン側の低濃度不純物領域７ａを形成する領域を開口させたレジスト２０を形成し、そのレジスト２０をマスクにしてｎ型不純物をイオン注入し、ＬＤＤ領域として機能する低濃度不純物領域７ａを形成する。低濃度不純物領域７ａの不純物濃度は、１×１０17ｃｍ-3〜１×１０18ｃｍ-3に調整することが好ましい。低濃度不純物領域７ａは、例えば、リン（Ｐ）を、加速電圧２００ｋｅＶ、ドーズ量１×１０13ｃｍ-2の条件でイオン注入することにより形成することができる。なお、ｎ型不純物には、Ｐのほか、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等を用いることもできる。
低濃度不純物領域７ａの形成後は、レジスト２０を除去した後、注入した不純物を拡散させるため、例えば、１０００℃で１０秒のアニールを行う。
図４は第１の実施の形態のゲート絶縁膜及びゲート電極形成工程の要部断面模式図である。
アニール後は、半導体基板３表面に、熱酸化法により、例えば膜厚約７ｎｍの熱酸化膜を形成し、続いてその熱酸化膜の上に、ＣＶＤ（Chemical Vapor Deposition）法により、例えば膜厚１００ｎｍでポリシリコンを堆積する。その後、ゲート電極６を形成する領域を開口させたレジスト（図示せず。）を形成し、ドライエッチングを行ってポリシリコン及び熱酸化膜を加工して、ゲート電極６及びゲート絶縁膜５を形成する。
その際、ゲート電極６及びゲート絶縁膜５は、低濃度不純物領域７ａ端部と所定距離Ｌ１だけオーバーラップするように、加工する。例えば、ゲート長Ｌを５００ｎｍとする場合、オーバーラップの距離Ｌ１は、１００ｎｍ〜３００ｎｍ程度とすることができる。この場合、オーバーラップの距離Ｌ１が１００ｎｍを下回ると、後に形成する高濃度不純物領域８ａの形成位置等にもよるが、オン抵抗の十分な低減効果を得られない場合がある。また、オーバーラップの距離Ｌ１が３００ｎｍを上回ると、後に形成するソース側の低濃度不純物領域７ｂとの間隔を所定値に維持することができなくなる場合がある。
オーバーラップの距離Ｌ１は、形成するＭＩＳトランジスタ１のゲート長Ｌや、その他の構成、要求特性等に基づき、適宜設定すればよい。
図５は第１の実施の形態のチャネル不純物領域及びソース側低濃度不純物領域形成工程の要部断面模式図である。
ゲート電極６及びゲート絶縁膜５の形成後は、ソース側を開口させたレジスト２１を形成し、半導体基板３表面に対して所定角度（例えば４５度）傾けた方向からチャネル不純物であるｐ型不純物をイオン注入し、チャネル不純物領域９を形成する。チャネル不純物領域９は、例えば、Ｂを、加速電圧３０ｋｅＶ、ドーズ量５×１０12ｃｍ-2の条件でイオン注入することにより形成することができる。
続いて、同じくレジスト２１をマスクにしてｎ型不純物を半導体基板３表面に対して法線方向からイオン注入し、ソース側のエクステンション領域として機能する低濃度不純物領域７ｂを自己整合的に形成する。低濃度不純物領域７ｂは、例えば、Ｐを、加速電圧３０ｋｅＶ、ドーズ量１×１０13ｃｍ-2の条件でイオン注入することにより形成することができる。
図６は第１の実施の形態の側壁絶縁膜及びシリサイドブロック形成工程の要部断面模式図である。
チャネル不純物領域９及び低濃度不純物領域７ｂの形成後は、まず、ＣＶＤ法により、第１，第２絶縁膜１２ａ，１２ｂとして酸化シリコン膜（ＳｉＯ）及び窒化シリコン（ＳｉＮ）膜をこの順で半導体基板３全面に積層形成する。酸化シリコン膜は、例えば膜厚１０ｎｍで形成し、窒化シリコン膜は、例えば膜厚３０ｎｍで形成する。
次いで、形成した酸化シリコン膜及び窒化シリコン膜の上に、シリサイドブロック１１を形成する領域を被覆するレジスト２２を形成する。その際、レジスト２２は、ゲート電極６のドレイン側のエッジ６ａから合わせ精度以上の距離Ｌ２以上離した位置に形成する。合わせ精度は、レジスト２２形成時のフォトリソグラフィプロセスにおける、露光マスクのゲート電極６に対する位置合わせの精度である。そして、レジスト２２をマスクにしてドライエッチングを行い、ゲート電極６の側壁に側壁絶縁膜１０を形成すると共に、シリサイドブロック１１を形成する。
なお、側壁絶縁膜１０とシリサイドブロック１１とは、図６に示したように分離した状態で形成するほか、一体で形成することも可能である。この点については後述する（図８）。
図７は第１の実施の形態のドレイン側及びソース側高濃度不純物領域形成工程の要部断面模式図である。
側壁絶縁膜１０及びシリサイドブロック１１の形成後は、まず、形成する高濃度不純物領域８ａとゲート電極６との間に設けるオフセット部分を被覆するレジスト２３を形成する。そして、そのレジスト２３をマスクにしてｎ型不純物をイオン注入し、ドレイン側及びソース側に高濃度不純物領域８ａ，８ｂを形成する。このイオン注入時には、同時にゲート電極６にもｎ型不純物がイオン注入される。高濃度不純物領域８ａ，８ｂは、例えば、Ｐを、加速電圧１０ｋｅＶ、ドーズ量５×１０15ｃｍ-2の条件でイオン注入することにより形成することができる。
その後は、レジスト２３を除去し、１０００℃で１秒のアニールを行い、注入した不純物の活性化を行う。
このように、ドレイン側の高濃度不純物領域８ａは、レジスト２３により、ゲート電極６のドレイン側エッジ６ａから所定のオフセットが設けられて、半導体基板３内に形成される。また、ソース側の高濃度不純物領域８ｂは、ゲート電極６及び側壁絶縁膜１０がマスクとなって自己整合的に、半導体基板３内の低濃度不純物領域７ｂの外側に形成される。
なお、レジスト２３は、少なくとも、ドレイン側の側壁絶縁膜１０とシリサイドブロック１１との間に露出する低濃度不純物領域７ａが被覆されるように形成されていればよい。但し、図７に示したように、側壁絶縁膜１０とシリサイドブロック１１との間の領域と共に、側壁絶縁膜１０及びシリサイドブロック１１、さらにはゲート電極６を部分的に被覆するように形成することもできる。このようにすると、レジスト２３の形成時のフォトリソグラフィプロセスにおいて合わせずれが生じた場合にも、側壁絶縁膜１０とシリサイドブロック１１との間の領域を確実にレジスト２３で被覆することができる。その結果、側壁絶縁膜１０とシリサイドブロック１１との間の領域に高濃度不純物領域が形成されるのを確実に防止することができる。
但し、ゲート電極６上へのレジスト２３の被覆量Ｌ３は、ゲート電極６に注入された不純物の、その後のアニールによる拡散長以下に設定することが望ましい。例えば、被覆量Ｌ３は、５０ｎｍ程度に設定する。即ち、レジスト２３で被覆されていなかったゲート電極６の部分に注入された不純物が、その後のアニールにより、レジスト２３で被覆されていたゲート電極６の部分にも十分拡散できる長さ以下に被覆量Ｌ３を設定する。このようにすると、注入した不純物がゲート電極６内に全体的に拡散するため、ゲート電極６の低抵抗化を図ることが可能になる。
なお、このようにゲート電極６の一部に不純物を注入し、それをその後のアニールによってゲート電極６全体に拡散させる場合には、ゲート電極６に注入する不純物としては、比較的拡散係数の大きいＰを用いることが好ましい。この場合、上記手法によれば、ドレイン側及びソース側の高濃度不純物領域８ａ，８ｂもＰを用いて形成される。
また、図７には、シリサイドブロック１１全体を被覆するようにレジスト２３を形成する場合を例示したが、シリサイドブロック１１を部分的に被覆するようなレジスト２３を形成しても構わない。即ち、レジスト２３によりシリサイドブロック１１と側壁絶縁膜１０との間の領域が被覆され、その領域に高濃度不純物領域が形成されないようにしていれば、レジスト２３は、図７のような形成位置に限定されるものではない。
図７に示したようにレジスト２３を用いてドレイン側及びソース側に高濃度不純物領域８ａ，８ｂを形成した後は、ニッケル（Ｎｉ）やコバルト（Ｃｏ）等の金属を用い、シリサイド化を行う。即ち、所定金属の堆積後、アニールによってその金属をシリコンと反応させ、未反応の金属を除去する。このようにして高濃度不純物領域８ａ，８ｂ、ゲート電極６及び低濃度不純物領域７ａの各表面にシリサイド層１３ａ，１３ｂ，１３ｃ，１３ｄを形成することにより、上記図１に示したようなＭＩＳトランジスタ１が形成される。なお、シリサイドブロック１１を形成しているため、ドレイン側のシリサイド層１３ａ，１３ｄは、確実に電気的に分離されて形成される。
ところで、上記図６に示した側壁絶縁膜１０及びシリサイドブロック１１の形成工程では、第１，第２絶縁膜１２ａ，１２ｂの形成後、ゲート電極６のドレイン側のエッジ６ａから合わせ精度以上の距離Ｌ２以上離した位置にレジスト２２を形成するようにした。ここで、このレジスト２２は、上記図６に示したように形成されるほか、次の図８に示すように形成されても構わない。
図８は側壁絶縁膜及びシリサイドブロック形成工程の別の例の要部断面模式図である。
この図８の例では、レジスト２２を、シリサイドブロック１１を形成する領域からゲート電極６のエッジ６ａにより近い領域まで形成する。そして、そのレジスト２２をマスクにしてエッチングすることで、ドレイン側に側壁絶縁膜１０とシリサイドブロック１１とを一体化して形成している。このような一体化した側壁絶縁膜１０及びシリサイドブロック１１を形成した上で、上記図７の工程、さらにシリサイド化を行う。
この図８のような手法を用いると、以後に行う上記図７の工程では、ＭＩＳトランジスタ１の形成領域についてはレジスト２３を形成することなく、イオン注入を行うことができる。即ち、レジスト２３を用いずに、低濃度不純物領域７ａに高濃度不純物領域を形成することなく、高濃度不純物領域８ａ，８ｂを形成するためのイオン注入、及びゲート電極６へのイオン注入を行うことができる。さらに、その後は、高濃度不純物領域８ａ，８ｂ表面及びゲート電極６全表面に選択的にシリサイド層１３ａ，１３ｂ，１３ｃを形成することができる。
このように、レジスト２２は、シリサイドブロック１１を形成する領域からゲート電極６のエッジ６ａに近い領域まで形成することもできる。
但し、レジスト２２は、ゲート電極６上方にまで延びるように形成することは避けた方が好ましい。そのようにレジスト２２を形成すると、それに先立ってゲート電極６上面に形成されている第１，第２絶縁膜１２ａ，１２ｂが、レジスト２２によりエッチングから保護され、ゲート電極６上面に残るようになる。その場合、高濃度不純物領域８ａ，８ｂを形成するためのイオン注入、及びゲート電極６へのイオン注入を行った後、シリサイド化を行うと、ゲート電極６表面については部分的にしかシリサイド層１３ｃが形成されなくなる。そのため、ゲート電極６の低抵抗化、及び高周波特性の向上が阻害されてしまう。
従って、上記図５に示したようなチャネル不純物領域９及び低濃度不純物領域７ｂの形成後、レジスト２２を形成する際には、そのレジスト２２をゲート電極６のエッジ６ａよりもドレイン側の領域に形成することが好ましい。
以上述べたような方法により、上記図１に示した、高ドレイン耐圧と低オン抵抗を両立させたｎ型のＭＩＳトランジスタ１を得ることができる。
次に、第２の実施の形態について説明する。
図９は第２の実施の形態の半導体装置の構成例を示す図である。
図９に第２の実施の形態に係るｎ型のＭＩＳトランジスタ３０を例示する。この図９に示すＭＩＳトランジスタ３０は、ソース−ドレイン間の横方向について略均一な濃度プロファイルのチャネル不純物領域３１を有している点で、上記第１の実施の形態のＭＩＳトランジスタ１と相違する。
このようなチャネル不純物領域３１は、後述のように、半導体基板３に対する通常の法線方向からのイオン注入により形成可能である。そのため、斜め方向からのイオン注入によって形成する場合に比べ、ＭＩＳトランジスタ３０の閾値電圧やドレイン耐圧の制御が行いやすく、異なるＭＩＳトランジスタ３０間の性能ばらつきの発生を抑えることが可能になる。従って、性能ばらつきが抑えられたＭＩＳトランジスタ３０を、より簡略化したプロセスにより、低コストで、歩留まり良く形成することが可能になる。
このようなＭＩＳトランジスタ３０の形成方法の一例を、図１０〜図１５を参照して順に説明する。なお、素子分離領域２及びｐ型ウェル４の形成は、上記第１の実施の形態と同様に行うことができるため（図２）、ここではそれ以後の工程について説明する。
図１０は第２の実施の形態のチャネル注入工程の要部断面模式図である。
上記図２に示したような素子分離領域２及びｐ型ウェル４の形成後、図１０に示すように、半導体基板３表面に対し、法線方向からチャネル不純物であるｐ型不純物をイオン注入し、チャネル不純物領域３１を形成する。チャネル不純物領域３１は、例えば、Ｂを、加速電圧３０ｋｅＶ、ドーズ量５×１０12ｃｍ-2の条件でイオン注入することにより形成することができる。
図１１は第２の実施の形態のドレイン側低濃度不純物領域形成工程の要部断面模式図である。
チャネル不純物領域３１の形成後は、ドレイン側の低濃度不純物領域７ａを形成する領域を開口させたレジスト２０を形成し、それをマスクにしてｎ型不純物をイオン注入し、低濃度不純物領域７ａを形成する。低濃度不純物領域７ａの形成後、レジスト２０を除去し、例えば、１０００℃で１０秒のアニールを行う。
図１２は第２の実施の形態のゲート絶縁膜及びゲート電極形成工程の要部断面模式図である。
アニール後は、熱酸化膜の形成、及びポリシリコンの堆積を行い、それらをドライエッチングによって加工し、ゲート電極６及びゲート絶縁膜５を形成する。ゲート電極６及びゲート絶縁膜５は、低濃度不純物領域７ａ端部と所定距離Ｌ１だけオーバーラップするように、加工する。
図１３は第２の実施の形態のソース側低濃度不純物領域形成工程の要部断面模式図である。
ゲート電極６及びゲート絶縁膜５の形成後は、ソース側を開口させたレジスト２１を形成し、それをマスクにしてｎ型不純物をイオン注入し、ソース側の低濃度不純物領域７ｂを形成する。
図１４は第２の実施の形態の側壁絶縁膜及びシリサイドブロック形成工程の要部断面模式図である。
低濃度不純物領域７ｂの形成後は、半導体基板３全面に第１，第２絶縁膜１２ａ，１２ｂを積層形成した後、その上に、シリサイドブロック１１を形成する領域を被覆するレジスト２２を形成する。レジスト２２は、例えば、ゲート電極６のドレイン側のエッジ６ａから合わせ精度以上の距離Ｌ２以上離した位置に形成する。そして、このレジスト２２をマスクにしてドライエッチングを行い、ゲート電極６の側壁に側壁絶縁膜１０を形成すると共に、シリサイドブロック１１を形成する。
図１５は第２の実施の形態のドレイン側及びソース側高濃度不純物領域形成工程の要部断面模式図である。
側壁絶縁膜１０及びシリサイドブロック１１の形成後は、まず、形成する高濃度不純物領域８ａとゲート電極６との間に設けるオフセット部分を被覆するレジスト２３を形成する。その際、レジスト２３をゲート電極６上にも形成する場合には、その被覆量Ｌ３を、例えば、ゲート電極６に注入された不純物の、その後のアニールによる拡散長以下に設定する。
そして、レジスト２３をマスクにしてｎ型不純物をイオン注入してドレイン側及びソース側に高濃度不純物領域８ａ，８ｂを形成し、同時にゲート電極６にｎ型不純物をイオン注入する。その後は、レジスト２３を除去し、１０００℃で１秒のアニールを行う。
このように高濃度不純物領域８ａ，８ｂを形成した後は、シリサイド化を行い、高濃度不純物領域８ａ，８ｂ、ゲート電極６及び低濃度不純物領域７ａの各表面にシリサイド層１３ａ，１３ｂ，１３ｃ，１３ｄを形成する。これにより、上記図９に示したようなＭＩＳトランジスタ３０が形成される。
なお、上記図１４に示した側壁絶縁膜１０及びシリサイドブロック１１の形成時に用いるレジスト２２は、上記図８の例に従い、シリサイドブロック１１を形成する領域からゲート電極６のエッジ６ａにより近い領域まで形成するようにしてもよい。これにより、上記図８で述べたのと同様に、以後に行う上記図１５の工程において、レジスト２３を用いることなく低濃度不純物領域７ａへの高濃度不純物領域の形成を確実に防ぐことが可能になる。また、その後は、高濃度不純物領域８ａ，８ｂ表面及びゲート電極６全表面に選択的にシリサイド層１３ａ，１３ｂ，１３ｃを形成することが可能になる。
以上、ＭＩＳトランジスタ１，３０について説明したが、ここで、これらＭＩＳトランジスタ１，３０の適用例について述べる。
図１６はＭＩＳトランジスタの適用例の説明図であって、（Ａ）は適用機器の概略図、（Ｂ）は入出力電力の説明図、（Ｃ）は電力増幅の説明図である。
図１６（Ａ）に示すように、無線通信を行う携帯機器４０の送信モジュール４１には、アンテナ４２及び電力増幅のためのトランジスタ（パワーアンプ）４３が搭載されている。通常、パワーアンプ４３では、図１６（Ｂ）に示すように、入力されるＲＦ電力に対し、バイアス点の２倍以上程度まで出力が振れ、図１６（Ｃ）に示すように、入出力電力の増幅ゲインが得られる。パワーアンプ４３は、ゲート電圧については、制御回路を構成するＩ／Ｏトランジスタと同程度であるが、ドレイン電圧については、Ｉ／Ｏトランジスタの２倍以上程度になる。このようなことから、パワーアンプ４３には、大きなドレイン耐圧が要求される。
また、このような携帯機器４０に搭載されるパワーアンプ４３は、通常、数百ＭＨｚ〜数ＧＨｚ帯で使用されるため、大きなドレイン耐圧に加え、高い高周波特性（高速性）も要求される。さらに、製造コストを抑えるためには、Ｉ／Ｏトランジスタやコアトランジスタと集積しやすいことも望まれるところである。
ＭＩＳトランジスタ１，３０は、上記のように、いずれもこれらの要求を満たすことが可能であり、従って、このようなパワーアンプ４３として好適である。なお、ＭＩＳトランジスタ１，３０は、勿論、このようなパワーアンプ４３に限らず、様々な機器のトランジスタとして広く利用可能である。
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
 符号の説明
１，３０ ＭＩＳトランジスタ
２ 素子分離領域
３ 半導体基板
４ ｐ型ウェル
５ ゲート絶縁膜
６ ゲート電極
６ａ エッジ
７ａ，７ｂ 低濃度不純物領域
８ａ，８ｂ 高濃度不純物領域
９，３１ チャネル不純物領域
１０ 側壁絶縁膜
１１ シリサイドブロック
１２ａ，１２ｂ 第１，第２絶縁膜
１３ａ，１３ｂ，１３ｃ，１３ｄ シリサイド層
２０，２１，２２，２３ レジスト
４０ 携帯機器
４１ 送信モジュール
４２ アンテナ
４３ パワーアンプ

Claims (4)

  1. 半導体基板の所定領域に第１導電型の第１不純物領域を形成する工程と、
    前記半導体基板上に、前記第１不純物領域の端部とオーバーラップして、第１絶縁膜を介して、一方側及び他方側に側壁を有するゲート電極を形成する工程と、
    前記他方側の前記半導体基板内に前記第１導電型の第２不純物領域を形成する工程と、
    前記ゲート電極の前記側壁に第２絶縁膜を形成し、前記一方側の前記半導体基板上に、前記第２絶縁膜と離間する第３絶縁膜を形成する工程と、
    前記一方側の前記第２絶縁膜から前記第３絶縁膜よりも離間した位置の前記半導体基板内及び前記他方側の前記半導体基板内にそれぞれ、前記第１，第２不純物領域に隣接する、前記第１導電型で前記第１，第２不純物領域より高い不純物濃度の第３，第４不純物領域を形成する工程と、
    前記第３不純物領域の表面に第１シリサイド層を形成し、前記第２絶縁膜と前記第３絶縁膜との間の前記第１不純物領域の表面に、前記第３絶縁膜によって前記第１シリサイド層と離間する第２シリサイド層を形成する工程と、
    を有し、
    前記第３不純物領域及び前記第４不純物領域を形成する工程は、
    前記一方側の前記ゲート電極の端部、前記一方側の前記第２絶縁膜及び前記第１不純物領域上の一部を被覆するマスクを形成する工程を含み、
    前記マスクの前記ゲート電極の前記一方側の端部の被覆量は、前記第３，第４不純物領域の形成時に前記ゲート電極の前記マスクで被覆されない領域に導入される不純物の拡散長以下に設定することを特徴とする半導体装置の製造方法。
  2. 前記他方側の前記半導体基板内に、前記第１導電型とは反対の第２導電型の第５不純物領域を形成した後、前記第２不純物領域を形成することを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記第１不純物領域の形成前に、前記半導体基板内に、前記第１導電型とは反対の第２導電型の第５不純物領域を形成することを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記第１シリサイド層及び前記第２シリサイド層を形成する工程は、前記ゲート電極の上面全体に第３シリサイド層を形成する工程を含むことを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
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