JP5158095B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特に、耐圧を向上させた金属絶縁体半導体（ＭＩＳ）型トランジスタを有する半導体装置及びその製造方法に関する。
金属絶縁体半導体（ＭＩＳ）型トランジスタ、例えば金属酸化物半導体（ＭＯＳ）トランジスタの耐圧を向上させることが行われている。
図１５は、Ｊ. Ｃ. Ｍｉｔｒｏｓ ｅｔ ａｌ. ＩＥＥＥ ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｖｏｌ.４８ ｐｐ１７５１−１７５４
Ａｕｇｕｓｔ ２００１が開示するｎ型ＭＯＳトランジスタの断面図（同文献Ｆｉｇ．１の（ａ））である。
ドレインのｎ型高濃度不純物領域１０２が、オフセット長さＤだけゲート電極１００から離されている。低濃度のｎウェル１０１が、ｎ型高濃度不純物領域１０２を内包し、ゲート電極１００のドレイン側部分下方まで延在する。ドレインへの高電圧印加時に、ゲート電極１００とドレインのｎ型高濃度不純物領域１０２との間で、ｎウェル１０１が空乏化することにより、ゲート電極１００のドレイン端直下の基板内にかかる電圧が緩和される。このようにして、ドレイン耐圧の向上が図られている。
同様に、ゲート電極から、ドレインの高濃度不純物領域を、ドレインの低濃度不純物領域を介して離す構造のＭＯＳトランジスタが、その他、例えば、日本特開２００５−０９３４５８号公報、日本特開２００６−３１９３３１号公報、日本特開２００５−１３６１６９号公報、日本特開２００４−２０７４９８号公報に開示されている。
上記のような構造で、より高い耐圧を得ようとすると、ドレインの高濃度不純物領域とゲートとのオフセット長さを長くすることとなる。しかし、オフセット長さが長くなると、一方でトランジスタのオン抵抗が上昇して、トランジスタの駆動能力が低下することとなる。
本発明の一目的は、オン抵抗の増加を抑制しつつ、耐圧向上を図ることができるＭＩＳ型トランジスタを含む半導体装置を提供することである。
本発明の他の目的は、このような半導体装置の製造方法を提供することである。
本発明の一観点によれば、第１導電型の第１領域を有する半導体基板と、前記第１領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第１領域内において、前記ゲート電極に対し一方の側に形成され、前記第１導電型と反対の第２導電型を有するソース領域と、前記第１領域内において、前記ゲート電極に対し他方の側に、前記ソース領域側の端が該ゲート電極の下方に入り込んで形成され、前記第２導電型を有する第１低濃度ドレイン領域と、前記第１低濃度ドレイン領域内において、前記ゲート電極から離れて形成され、前記第２導電型を有し、該第１低濃度ドレイン領域よりも不純物濃度が高い高濃度ドレイン領域と、前記第１低濃度ドレイン領域内において、前記高濃度ドレイン領域と前記ゲート電極の間の表面領域に形成され、前記第１導電型を有し、該第１低濃度ドレイン領域とｐｎ接合を形成し、前記第１低濃度ドレイン領域より不純物濃度が高く、前記高濃度ドレイン領域より不純物濃度が低い逆導電型領域とを有する半導体装置が提供される。
本発明の他の観点によれば、（ａ）第１導電型の第１領域を有する半導体基板を準備する工程と、（ｂ）前記第１領域内に、前記第１導電型と反対の第２導電型を有する低濃度ドレイン領域を形成する工程と、（ｃ）前記第１領域及び前記低濃度ドレイン領域の上に、ゲート絶縁膜を形成する工程と、（ｄ）前記ゲート絶縁膜の上に、前記第１領域及び前記低濃度ドレイン領域の双方に重なりを持つように、ゲート電極を形成する工程と、（ｅ）前記低濃度ドレイン領域の表層に、前記第１導電型を決定する不純物を注入し、該第１導電型を有する逆導電型領域を形成する工程と、（ｆ）前記低濃度ドレイン領域の上方に形成され、前記ゲート電極の該低濃度ドレイン領域側の側壁を覆い、前記逆導電型領域一部上方まで延在する絶縁膜を形成する工程と、（ｇ）前記絶縁膜をマスクとして、前記逆導電型領域及びその下方の前記低濃度ドレイン領域に、前記第２導電型を決定する不純物を注入し、該第２導電型を有し、該低濃度ドレイン領域よりも不純物濃度が高い高濃度ドレイン領域を形成する工程と、（ｈ）前記ゲート電極に対し、前記低濃度ドレイン領域と反対側の前記第１領域内に、前記第２導電型を有するソース領域を形成する工程とを有する半導体装置の製造方法が提供される。
ゲート電極と、第２導電型の高濃度ドレイン領域との間に、第１導電型の逆導電型領域が形成されている。逆導電型領域は、周囲の第２導電型の領域とｐｎ接合を形成する。このｐｎ接合の作る空乏層が、高いドレイン電圧のときに拡がることにより、耐圧の向上が図られる。
図１Ａ及び図１Ｂは、第１の実施例のＭＯＳトランジスタの製造工程を説明するための概略断面図である。 図２Ａ〜図２Ｃは、図１Ａ及び図１Ｂに引き続き、第１の実施例のＭＯＳトランジスタの製造工程を説明するための概略断面図である。 図３Ａ〜図３Ｃは、図２Ａ〜図２Ｃに引き続き、第１の実施例のＭＯＳトランジスタの製造工程を説明するための概略断面図である。 図４は、第１の実施例のＭＯＳトランジスタの概略断面図である。 図５は、ＭＯＳトランジスタの電流電圧（ＩＶ）特性を示すグラフである。 図６は、第１の実施例のＭＯＳトランジスタの耐圧性能とオン抵抗との関係を調べたシミュレーション結果を示すグラフである。 図７Ａは、ゲート電圧ＶＧＳが０Ｖに近くドレイン電圧ＶＤＳが非常に高い状態を示す第１の実施例のＭＯＳトランジスタの概略断面図であり、図７Ｂは、ゲート電圧ＶＧＳがある程度の高さでドレイン電圧ＶＤＳが低い状態を示す第１の実施例のＭＯＳトランジスタの概略断面図である。 図８は、第１の実施例の変形例のＭＯＳトランジスタの概略断面図である。 図９は、第２の実施例のＭＯＳトランジスタの概略断面図である。 図１０Ａは、ゲート電圧ＶＧＳが０Ｖに近くドレイン電圧ＶＤＳが非常に高い状態を示す第２の実施例のＭＯＳトランジスタの概略断面図であり、図１０Ｂは、ゲート電圧ＶＧＳがある程度の高さでドレイン電圧ＶＤＳが低い状態を示す第２の実施例のＭＯＳトランジスタの概略断面図である。 図１１は、第２の実施例のＭＯＳトランジスタの製造工程を説明するための概略断面図である。 図１２は、第２の実施例の変形例のＭＯＳトランジスタの概略断面図である。 図１３Ａは、応用例の携帯電子機器を概略的に示すダイヤグラムであり、図１３Ｂは、応用例のパワーアンプトランジスタを示す回路図であり、図１３Ｃは、応用例のパワーアンプトランジスタによる増幅ゲインを概略的に示すグラフである。 図１４は、応用例のパワーアンプトランジスタのダイナミックロードラインを示すグラフである。 図１５は、Ｊ. Ｃ. Ｍｉｔｒｏｓ ｅｔ ａｌ. ＩＥＥＥ ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｖｏｌ.４８ ｐｐ１７５１−１７５４Ａｕｇｕｓｔ ２００１記載のｎ型ＭＯＳトランジスタの断面図である。
まず、本発明の第１の実施例による金属酸化物半導体（ＭＯＳ）トランジスタの製造方法について説明する。図１Ａ〜図３Ｃは、第１の実施例によるＭＯＳトランジスタの製造工程を説明するための概略断面図である。
まず、図１Ａに示すように、ｎ型シリコン基板１に、半導体素子を形成する活性領域を画定する素子分離領域２を形成する。素子分離領域２は、例えばシャロートレンチアイソレーション（ＳＴＩ）により形成することができる。
素子分離領域２の形成後、ｎ型シリコン基板１に、例えばｐ型不純物としてホウ素（Ｂ）を加速エネルギ２００ｋｅＶ、ドーズ量１×１０１３ｃｍ−２（以下１Ｅ１３のように表記する）で注入して、ｐ型ウェル３を形成する。次に、しきい値調整のため、ｐ型ウェル３に、例えばＢを加速エネルギ２０ｋｅＶ、ドーズ量１Ｅ１２で注入する。
次に、図１Ｂに示すように、イオン注入不要な部分をレジストマスクＲＭ１でカバーし、ｐ型ウェル３の一部に、例えばｎ型不純物としてリン（Ｐ）を加速エネルギ２００ｋｅＶ、ドーズ量１Ｅ１３で注入して、低濃度ドレイン（ＬＤＤ）領域４を形成する。ＬＤＤ領域４形成後、レジストマスクＲＭ１を除去する。
次に、図２Ａに示すように、ｐ型ウェル３及びＬＤＤ領域４の表面を熱酸化して、例えば厚さ５ｎｍ〜１０ｎｍのゲート絶縁膜５を形成する。ゲート絶縁膜の材料及び厚さは、ＭＯＳトランジスタの直流電圧での動作時の、ゲートドレイン間（及びソースゲート間）の耐圧の要求を満たすように選択される。シリコン酸化膜からなる厚さ５ｎｍ〜１０ｎｍ程度のゲート絶縁膜５は、直流での使用で、３．３Ｖの耐圧を想定したものである。
ゲート絶縁膜５の上に、例えばポリシリコンを化学気相堆積（ＣＶＤ）で厚さ１００ｎｍ堆積する。ポリシリコン層を残す領域をレジストマスクＲＭ２でカバーし、ドライエッチングにより不要なポリシリコン層を除去して、ゲート電極６を形成する。ゲート電極６は、ｐ型ウェル３及びＬＤＤ領域４の双方と重なりを持つように配置される。ゲート電極６形成後、レジストマスクＲＭ２を除去する。
次に、図２Ｂに示すように、ＬＤＤ領域４をレジストマスクＲＭ３でカバーし、さらにゲート電極６をマスクとして、ｐ型ウェル３に、例えばＰを加速エネルギ３０ｋｅＶ、ドーズ量１Ｅ１３で注入して、低濃度ソース領域７を形成する。低濃度ソース領域７形成後、レジストマスクＲＭ３を除去する。
次に、図２Ｃに示すように、低濃度ソース領域７をレジストマスクＲＭ４でカバーし、さらにゲート電極６をマスクとして、ＬＤＤ領域４に、例えばＢを加速エネルギ３ｋｅＶ、ドーズ量１Ｅ１３で注入して、ＬＤＤ領域４の表層の導電型をｎ型からｐ型に反転させ、逆導電型領域８を形成する。逆導電型領域８のゲート電極６側の端が、ゲート電極６の下に入り込んで形成されるように、斜め方向のイオン注入が行われる。逆導電型領域８形成後、レジストマスクＲＭ４を除去する。
次に、図３Ａに示すように、ゲート電極６を覆ってゲート絶縁膜５上に絶縁膜、例えば酸化シリコン膜をＣＶＤで厚さ５０ｎｍ堆積する。
この絶縁膜の上に、ゲート電極６のドレイン側端部及び逆導電型領域８のゲート電極側領域をカバーするように、レジストマスクＲＭ５を形成する。反応性イオンエッチング（ＲＩＥ）により、レジストマスクＲＭ５でカバーされていない平坦部上面部分の酸化シリコン膜を除去する。
ゲート電極６のソース側側壁上に、サイドウォールスペーサ９を残して、エッチングを終了する。レジストマスクＲＭ５を除去すると、ゲート電極６のドレイン側の端近傍を覆い（少なくともゲート電極６のドレイン側の側面を覆い）、逆導電型領域８の一部上方まで延在するシリサイドブロック絶縁膜１０が残る。なお、このエッチングにより、ゲート絶縁膜５も、サイドウォールスペーサ９及びシリサイドブロック絶縁膜１０に整合する形状にパタニングされる。
次に、図３Ｂに示すように、サイドウォールスペーサ９及びシリサイドブロック絶縁膜１０をマスクとして、例えばｎ型不純物としてヒ素（Ａｓ）を加速エネルギ３０ｋｅＶ、ドーズ量１Ｅ１５で注入して、高濃度ソース領域１１及び高濃度ドレイン（ＨＤＤ）領域１２を形成する。なお、シリサイドブロック絶縁膜１０に覆われず露出するゲート電極６の上面部分にもｎ型不純物が注入される。
逆導電型領域８及びその下方のＬＤＤ領域４にｎ型不純物が注入されて、ＨＤＤ領域１２が形成される。このイオン注入がされた逆導電型領域８の部分では、導電型がｐ型から反転して再びｎ型となる。
次に、図３Ｃに示すように、コバルト（Ｃｏ）をスパッタリングで堆積し、熱処理を行うことにより、高濃度ソース領域１１、ゲート電極６の露出した上面部分、及びＨＤＤ領域１２の表層に、それぞれ、ソース側シリサイド領域１３、ゲート電極上シリサイド領域１４、及びドレイン側シリサイド領域１５を形成する。以上のようにして、第１の実施例のＭＯＳトランジスタが作製される。
さらに、図４を参照して、第１の実施例のＭＯＳトランジスタのドレイン側の構造について説明する。
ゲート電極６のソース側端部からドレイン側に向かう方向をＸ方向と定義する。ソース側を左側、ドレイン側を右側と呼ぶこととする。Ｘ方向を水平方向とも呼ぶこととする。ＬＤＤ領域４の左端をＸ１、逆導電型領域８の左端をＸ２、逆導電型領域８の右端をＸ３、ドレイン側シリサイド領域１５の左端をＸ４とし、ゲート電極６の右端をＸＧＤとする。まず、各領域の水平方向の位置関係について説明する。
ＬＤＤ領域４の左端Ｘ１で、ｐ型ウェル３とＬＤＤ領域４とがｐｎ接合を形成する。ＬＤＤ領域４の内部に、逆導電型領域８及びＨＤＤ領域１２が形成されている。逆導電型領域８の左端Ｘ２は、ＬＤＤ領域４の左端Ｘ１からＨＤＤ領域１２側に離れて配置されている（Ｘ１＜Ｘ２）。逆導電型領域８の左端Ｘ２で、ＬＤＤ領域４と逆導電型領域８とがｎｐ接合を形成する。逆導電型領域８の右端Ｘ３で、逆導電型領域８とＨＤＤ領域１２とがｐｎ接合を形成する。
ゲート電極６は、ｐ型ウェル３とＬＤＤ領域４の両方に重なるように形成されており、すなわち、ＬＤＤ領域４が、ゲート電極６の下に入り込むように形成されており、ゲート電極６の右端ＸＧＤよりもＬＤＤ領域４の左端Ｘ１の方がソース側にある（Ｘ１＜ＸＧＤ）。また、逆導電型領域８も、ゲート電極６の下に入り込むように形成されており、ゲート電極６の右端ＸＧＤよりも、逆導電型領域８の左端Ｘ２の方がソース側にある（Ｘ２＜ＸＧＤ）。
ゲート電極６と、ＨＤＤ領域１２との間に、逆導電型領域８が介在し、ゲート電極６の右端ＸＧＤとＨＤＤ領域１２の左端（逆導電型領域８の右端）Ｘ３とが互いに離されている（ＸＧＤ＜Ｘ３）。
逆導電型領域８とドレイン側シリサイド領域１５との間に、シリサイドブロック絶縁膜１０下の部分のＨＤＤ領域１２が介在し、逆導電型領域８の右端Ｘ３とドレイン側シリサイド領域１５の左端Ｘ４とが互いに離されている（Ｘ３＜Ｘ４）。
基板１の表面から下方に向かう法線方向をＹ方向と定義する。Ｙ方向を垂直方向とも呼ぶこととする。逆導電型領域８の下端をＹ１、ＨＤＤ領域１２の下端をＹ２、ＬＤＤ領域４の下端をＹ３とする。次に、各領域の垂直方向の位置関係について説明する。
ＬＤＤ領域４の下端Ｙ３で、ｐ型ウェル３とＬＤＤ領域４とがｐｎ接合を形成する。ＬＤＤ領域４の内部に、逆導電型領域８及びＨＤＤ領域１２が形成されており、逆導電型領域８の下端Ｙ１及びＨＤＤ領域１２の下端Ｙ２は、ＬＤＤ領域４の下端Ｘ３から上側に離れて配置されている（Ｙ１，Ｙ２＜Ｙ３）。また、逆導電型領域８はＬＤＤ領域４の表面に形成されており、逆導電型領域８の下端Ｙ１は、ＨＤＤ領域１２の下端Ｙ２よりも浅い位置にある（Ｙ１＜Ｙ２）。逆導電型領域８の下端Ｙ１で、ＬＤＤ領域４と逆導電型領域８とがｎｐ接合を形成する。
次に、ＬＤＤ領域４、逆導電型領域８、及びＨＤＤ領域１２の、導電型決定不純物の濃度ＮＬ、ＮＰ、ＮＨの関係について説明する。これらの領域の不純物濃度は、ＮＬ＜ＮＰ＜ＮＨという関係がある。
次に、図５及び図６を参照して、第１の実施例のＭＯＳトランジスタの耐圧性能について説明する。
図５は、ＭＯＳトランジスタの電流電圧（ＩＶ）特性を示すグラフである。横軸がドレイン電圧（ＶＤＳ）であり、縦軸がチャネル電流である。ゲート電圧（ＶＧＳ）を０Ｖ近くから３．３Ｖまで変化させた複数のＩＶ曲線を示す。ゲート電圧が増加するほど、所定ドレイン電圧での電流値が増加して、ＩＶ曲線が立ち上がる。
グラフ中にいくつかの動作点Ｉｏｎを示す。動作点Ｉｏｎ４は、ゲート電圧が０Ｖに近く（例えば０．３Ｖ）、ドレイン電圧が１０Ｖと非常に大きい場合、すなわち、ゲートドレイン間の電位差が１０Ｖ程度と非常に大きい場合の動作点である。動作点Ｉｏｎ４での挙動が、耐圧を示す指標となる。
一方、動作点Ｉｏｎ１は、ゲート電圧が３．３Ｖで、ドレイン電圧が０．１Ｖと小さい場合の動作点である。動作点Ｉｏｎ１での挙動が、オン抵抗（Ｒｏｎ）を示す指標となる。なお、動作点Ｉｏｎ２は、ゲート電圧が３．３Ｖでドレイン電圧が３．３Ｖの場合の動作点であり、動作点Ｉｏｎ３は、ゲート電圧が３．３Ｖでドレイン電圧が１０Ｖの場合の動作点である。
後に応用例で説明するように、ＭＯＳトランジスタを、高周波を増幅するアンプ等の用途に用いるとき、動作点がダイナミックロードライン上で変化する。ダイナミックロードライン上に、動作点Ｉｏｎ４のようにゲートドレイン間の電位差が非常に大きい動作点が含まれる。
図６は、第１の実施例のＭＯＳトランジスタの耐圧性能とオン抵抗との関係を調べたシミュレーション結果を示すグラフである。なお、第１の実施例のＭＯＳトランジスタから逆導電型領域８を除いた構造の比較例のトランジスタの耐圧性能とオン抵抗との関係も示す。
グラフの横軸は、動作点Ｉｏｎ４におけるゲート電極ドレイン端下の基板電圧をＶ単位で示す。この基板電圧が低くなっているほど、ゲート電極ドレイン端と、その下の基板との電位差が小さくなるので、耐圧が高いと判断できる。グラフの縦軸は、動作点Ｉｏｎ１におけるオン電流を任意単位で示す。オン電流が大きいほど、オン抵抗が低く抑えられている。
三角形のプロット（ｐ層なし）が比較例の結果であり、菱形のプロット（ｐ層あり）が第１の実施例の結果である。比較例に比べて、実施例ではプロットが左上方向に移動している。すなわち、実施例の方が、ゲート電極ドレイン端下の基板電圧が減少して耐圧が向上するとともに、オン電流が増加してオン抵抗が抑えられている。
次に、図７Ａ及び図７Ｂを参照して、第１の実施例のＭＯＳトランジスタにおける耐圧向上の原理について考察するとともに、耐圧を向上させてもオン抵抗増加が抑制される原理について考察する。
まず、図７Ａを参照して、ゲート電圧ＶＧＳが０Ｖに近く（例えば０．３Ｖ）、ドレイン電圧ＶＤＳが非常に高い（例えば１０Ｖ）場合の耐圧向上原理について考察する。逆導電型領域８が、ＬＤＤ領域４及びＨＤＤ領域１２とｐｎ接合を形成することにより、空乏層ＤＬが形成されている。ドレイン電圧ＶＤＳが高くなるほど空乏層ＤＬが拡がる。従って、ドレイン電圧ＶＤＳが高くなるほど、空乏層ＤＬによる電位降下が大きくなる。すなわち、ドレイン電圧ＶＤＳが高くなっても、ゲート電極ドレイン端下の基板にかかる電圧増加が抑制され、耐圧が向上すると考えられる。
なお、ＬＤＤ領域４の不純物濃度よりも逆導電型領域８の不純物濃度が高いので、逆導電型領域８とＬＤＤ領域４とのｐｎ接合では、空乏層ＤＬが逆導電型領域８側よりもＬＤＤ領域４側に拡がることとなる。また、逆導電型領域８の不純物濃度よりもＨＤＤ領域１２の不純物濃度が高いので、逆導電型領域８とＨＤＤ領域１２とのｐｎ接合では、空乏層ＤＬがＨＤＤ領域１２側よりも逆導電型領域８側に拡がることとなる。
次に、図７Ｂを参照して、ゲート電圧ＶＧＳがある程度の高さ（例えば３．３Ｖ）で、ドレイン電圧ＶＤＳが低い（例えば０．１Ｖ）場合に、オン抵抗が抑制される原理について考察する。ドレイン電圧ＶＤＳが低いときには、空乏層ＤＬの拡がりが小さい。ＬＤＤ領域４の、より広い断面をキャリアが輸送可能となる。従って、ドレイン電圧ＶＤＳが低ければ、電位降下が小さく、オン抵抗増加が抑制される。
さらに、図４を参照して説明した構造の利点について考察する。逆導電型領域８の左端Ｘ２が、ＬＤＤ領域４の左端Ｘ１からＨＤＤ領域１２側に離れて配置されている（Ｘ１＜Ｘ２）。すなわち、ｐ型の逆導電型領域８よりソース側に、ｎ型のＬＤＤ領域４が確保されている。これにより、逆導電型領域８の左端Ｘ２がＬＤＤ領域４の左端Ｘ１に達するように配置される場合に比べて、低ドレイン電圧時のオン抵抗が低く抑えられる。
また、第１の実施例のＭＯＳトランジスタでは、ゲート電極６の右端ＸＧＤよりも、逆導電型領域８の左端Ｘ２の方がソース側にある（Ｘ２＜ＸＧＤ）。すなわち、逆導電型領域８がゲート電極６のドレイン側端部の下に入り込んで形成されている。垂直方向について見ると、ゲート電極６のドレイン端とＬＤＤ領域４との間に、逆導電領域８が介在する。これにより、ゲートのドレイン端で大きな耐圧を確保しやすい。
ゲート電極６の右端ＸＧＤとＨＤＤ領域１２の左端（逆導電型領域８の右端）Ｘ３とが互いに離されている（ＸＧＤ＜Ｘ３）。すなわち、ゲート電極６のドレイン端とＨＤＤ領域１２とが互いに離されている。高濃度のｎ型のＨＤＤ領域１２を、ゲート電極６のドレイン端から離し、ＬＤＤ領域４側に空乏層を拡げることにより、耐圧を稼ぎやすくなる。
また、逆導電型領域８の右端Ｘ３とドレイン側シリサイド領域１５の左端Ｘ４とが互いに離されている（Ｘ３＜Ｘ４）。すなわち、逆導電型領域８とドレイン側シリサイド領域１５とが接触しない。これにより、高いドレイン電圧の印加時に、逆導電型領域８とＨＤＤ領域１２とのｐｎ接合での空乏層の伸びが妨げられない。なお、逆導電型領域８は、シリサイドブロック絶縁膜１０で覆われて、シリサイド化されていない。これにより、逆導電型領域８内の空乏層の伸びが妨げられない。
以上説明したように、第１の実施例のＭＯＳトランジスタでは、ＬＤＤ領域内において、ＨＤＤ領域とゲート電極との間の表面領域に、逆導電型領域が形成されている。逆導電型領域が周囲の領域と形成するｐｎ接合により、空乏層が形成される。
高いドレイン電圧が印加されると、この空乏層が拡がり、電位降下が大きくなり、ゲートのドレイン端の下に高い電圧が印加されることが抑制される。一方、低いドレイン電圧が印加されているときには、この空乏層の拡がりが小さくなり、電位降下が抑制され、オン抵抗の増加が抑制される。このように、オン抵抗の増加を抑制しつつ、耐圧向上を図ることができる。
次に、図８を参照して、第１の実施例の変形例によるＭＯＳトランジスタについて説明する。本変形例の、第１の実施例との違いは、逆導電型領域８のソース側の端（左端）Ｘ２が、ゲート電極６のドレイン端ＸＧＤよりも、ＨＤＤ領域１２側に配置されている（ＸＧＤ＜Ｘ２）ことである。
すなわち、本変形例では、逆導電型領域８が、ゲート電極６のドレイン端からＨＤＤ領域１２側に離れて形成されており、ゲート電極６のドレイン端の下に入り込んでいない。ゲート電極６のドレイン端の直下に、ＬＤＤ領域４が配置される。これにより、第１の実施例に比べて、ゲートのドレイン端での耐圧がやや低下すると考えられるが、一方、ゲート電極６のドレイン端直下に逆導電型領域８が配置されないので、寄生容量を低減でき、高速動作が行える。
本変形例のＭＯＳトランジスタの製造方法について説明する。本変形例のＭＯＳトランジスタも、図１Ａ〜図３Ｃを参照して説明した第１の実施例のＭＯＳトランジスタの製造方法と同様な工程で作製されるが、図２Ｃを参照して説明した逆導電型領域８の形成工程が異なる。
第１の実施例では、逆導電型領域８がゲート電極６の下に入り込んで形成されるように、斜め方向に、ｐ型不純物をイオン注入した。本変形例では、逆導電型領域８がゲート電極６から離れて形成されるように、第１の実施例とは反対側から、斜め方向に、ｐ型不純物をイオン注入する。
次に、図９〜図１１を参照して、第２の実施例によるＭＯＳトランジスタについて説明する。
まず、図９を参照して、第２の実施例のＭＯＳトランジスタの構造について説明する。第２の実施例のＭＯＳトランジスタの、第１の実施例のＭＯＳトランジスタとの違いは、ＬＤＤ領域４（これを第１のＬＤＤ領域４と呼ぶこととする）の中に、それよりもｎ型不純物濃度の高いＬＤＤ領域１６（これを第２のＬＤＤ領域１６と呼ぶこととする）が形成されていることである。
水平方向について、第２のＬＤＤ領域１６の左端をＸ５とする。まず、第２のＬＤＤ領域１６と他の領域との水平方向の位置関係について説明する。
第１のＬＤＤ領域４の内部に、第２のＬＤＤ領域１６が形成されており、第１のＬＤＤ領域の左端Ｘ１よりも第２のＬＤＤ領域１６の左端Ｘ５の方がドレイン側にある（Ｘ１＜Ｘ５）。
第２のＬＤＤ領域１６の内部に、ＨＤＤ領域１２が形成されており、第２のＬＤＤ領域１６の左端Ｘ５よりもＨＤＤ領域１２の左端Ｘ３の方がドレイン側にある（Ｘ５＜Ｘ３）。
第２のＬＤＤ領域１６の、ＨＤＤ領域１２よりソース側の表層が、逆導電型領域８となっている。図９に示す例では、逆導電型領域８が、第２のＬＤＤ領域１６から第１のＬＤＤ領域４に張り出し、逆導電型領域８の左端Ｘ２が、第２のＬＤＤ領域１６の左端Ｘ５よりもソース側にある（Ｘ２＜Ｘ５）。
なお、第２のＬＤＤ領域１６の内部に、逆導電型領域８を形成し、逆導電型領域８の左端Ｘ２が、第２のＬＤＤ領域１６の左端Ｘ５よりもＨＤＤ１２側に配置される（Ｘ５＜Ｘ２）ようにしてもよい。あるいは、逆導電型領域８の左端Ｘ２と、第２のＬＤＤ領域１６の左端Ｘ５とを揃える（Ｘ５＝Ｘ２）ようにしてもよい。耐圧とオン抵抗（なお、オン抵抗は、図５の動作点Ｉｏｎ１の逆数で表現される）とはトレードオフの関係にあり、Ｘ２＜Ｘ５では相対的に耐圧良好、Ｘ５＜Ｘ２では相対的にオン抵抗良好となる。ただし、基本的には、プロセス工程の増大を避けるため、ゲートにセルフアラインで形成するので、位置関係はどちらでもよいといえる。
また、ゲート電極６が、第２のＬＤＤ領域１６と重なるように形成されており、ゲート電極６の右端ＸＧＤよりも第２のＬＤＤ領域１６の左端Ｘ５の方がソース側にある（Ｘ５＜ＸＧＤ）。このように、ゲートの下側に第２のＬＤＤ領域１６が入り込んでいることが、オン抵抗改善のために好ましい。なお、すでに耐圧は確保されているので、ＸＧＤ＜Ｘ５としても、耐圧向上効果はあまりないといえる。
垂直方向について、第２のＬＤＤ領域の下端をＹ４とする。次に、第２のＬＤＤ領域１６と他の領域との垂直方向の位置関係について説明する。
第１のＬＤＤ領域４の内部に、第２のＬＤＤ領域１６が形成されており、第２のＬＤＤ領域１６の下端Ｙ４は、第１のＬＤＤ領域４の下端Ｙ３から上側に離れて配置されている（Ｙ４＜Ｙ３）。
第２のＬＤＤ領域１６の内部に、ＨＤＤ領域１２が形成されており、また第２のＬＤＤ領域１６の表面に、逆導電型領域８が形成されている。逆導電型領域８の下端Ｙ１及びＨＤＤ１２の下端Ｙ２は、第２のＬＤＤ領域１６の下端Ｙ４から上側に離れて配置されている（Ｙ１＜Ｙ２＜Ｙ４）。逆導電型領域８の下端Ｙ１で、第２のＬＤＤ領域１６と逆導電型領域８とがｎｐ接合を形成する。
次に、第１のＬＤＤ領域４の不純物濃度ＮＬ１、第２のＬＤＤ領域１６の不純物濃度ＮＬ２、逆導電型領域８の不純物濃度ＮＰ、及びＨＤＤ領域１２の不純物濃度ＮＨの関係について説明する。これらの不純物濃度は、ＮＬ１＜ＮＰ＜ＮＬ２＜ＮＨという関係がある。
次に、第２の実施例のＭＯＳトランジスタの利点について説明する。第２の実施例では、逆導電型領域８の不純物濃度よりも、第２のＬＤＤ領域１６の不純物濃度が高くされている。
まず、図１０Ａを参照して、ゲート電圧ＶＧＳが０Ｖに近く（例えば０．３Ｖ）、ドレイン電圧ＶＤＳが非常に高い（例えば１０Ｖ）場合について説明する。第１の実施例と同様に、ｐ型の逆導電型領域８が、周囲のｎ型領域とｐｎ接合を形成しており、ドレイン電圧ＶＤＳの増加により空乏層ＤＬが伸びて、耐圧向上が図られる。
第２の実施例では、逆導電型領域８の不純物濃度よりも第２のＬＤＤ領域１６の不純物濃度が高いので、逆導電型領域８と第２のＬＤＤ領域１６とのｐｎ接合で、空乏層ＤＬが、第２のＬＤＤ領域１６側よりも逆導電型領域８側に拡がる。
空乏層ＤＬが逆導電型領域８の方に伸びるので、電流パスを表面に近づけられる。このため、寄生抵抗増加を抑制して、第１のＬＤＤ領域４の深さを浅くでき、チャネル長のばらつきを改善することができる。
なお、第２の実施例でも、第１の実施例と同様に、逆導電型領域８がゲート電極６のドレイン側端部の下に入り込んで形成されており、ゲートのドレイン端で大きな耐圧を確保しやすい。
次に、図１０Ｂを参照して、ゲート電圧ＶＧＳがある程度の高さ（例えば３．３Ｖ）で、ドレイン電圧ＶＤＳが低い（例えば０．１Ｖ）場合について説明する。第１の実施例と同様に、ドレイン電圧ＶＤＳが低いときには、空乏層ＤＬの拡がりが小さく、電位降下が小さいので、オン抵抗増加が抑制される。
第２の実施例では、第１のＬＤＤ領域４内に、それよりも高い不純物濃度の第２のＬＤＤ領域１６を設けたことにより、寄生抵抗が低減され、オン抵抗が第１の実施例よりも改善することが期待される。
次に、第２の実施例のＭＯＳトランジスタの製造方法について説明する。図２Ｂを参照して説明した、低濃度ソース領域７を形成する工程までは、第１の実施例と同様である。以下、その後の工程について説明する。
図１１に示すように、低濃度ソース領域７をレジストマスクＲＭ６でカバーし、さらにゲート電極６をマスクとして、第１の実施例と同様に、第１のＬＤＤ領域４に、例えばＢを加速エネルギ３ｋｅＶ、ドーズ量１Ｅ１３で注入して、第１のＬＤＤ領域４の表層の導電型をｎ型からｐ型に反転させ、逆導電型領域８を形成する。
引き続き、例えばＡｓを加速エネルギ８０ｋｅＶ、ドーズ量１Ｅ１４とし、逆導電型領域８よりも深い飛程で注入して、逆導電型領域８の直下に、第２のＬＤＤ領域１６を形成する。第２のＬＤＤ領域１６の導電型決定不純物の濃度が、逆導電型領域８のそれよりも高くなるようにする。逆導電型領域８及び第２のＬＤＤ領域１６形成後、レジストマスクＲＭ６を除去する。
その後は、第１の実施例で図３Ａ〜図３Ｃを参照して説明した工程と同様にして、サイドウォールスペーサ９及びシリサイドブロック絶縁膜１０を形成し、高濃度ソース領域１１及びＨＤＤ領域１２を形成し、さらに、ソース側シリサイド領域１３、ゲート電極上シリサイド領域１４、及びドレイン側シリサイド領域１５を形成する。ＨＤＤ領域１２の形成において、逆導電型領域８及びその下方の第２のＬＤＤ領域１６に、ｎ型不純物が注入される。以上のようにして、第２の実施例のＭＯＳトランジスタが作製される。
次に、図１２を参照して、第２の実施例の変形例によるＭＯＳトランジスタについて説明する。本変形例の、第２の実施例との違いは、第１の実施例の変形例と同様に、逆導電型領域８が、ゲート電極６のドレイン端からＨＤＤ領域１２側に離れて形成されており、ゲート電極６のドレイン端の下に入り込んでいないことである。第２の実施例の変形例も、第１の実施例の変形例と同様に、ゲート電極６のドレイン端直下に逆導電型領域８が配置されないので、寄生容量を低減でき、高速動作が行える。
なお、図１２に示す例では、逆導電型領域８が、第２のＬＤＤ領域１６から第１のＬＤＤ領域４に張り出しているが、第２のＬＤＤ領域１６の内部に、逆導電型領域８を形成するようにしてもよいし、あるいは、逆導電型領域８及び第２のＬＤＤ領域１６のソース側の端を揃えてもよい。
第２の実施例の変形例のＭＯＳトランジスタの製造方法について説明する。本変形例のＭＯＳトランジスタも、第２の実施例のＭＯＳトランジスタの製造方法と同様な工程で作製されるが、第１の実施例の変形例と同様に、逆導電型領域８がゲート電極６から離れて形成されるように、ｐ型不純物をイオン注入する。
次に、図１３Ａ〜図１３Ｃ及び図１４を参照して、第１または第２の実施例のＭＯＳトランジスタを応用した携帯電子機器について説明する。
図１３Ａは、本応用例の携帯電子機器５０を概略的に示すダイヤグラムである。携帯電子機器５０は、例えば携帯電話であり、パワーアンプトランジスタ５２を含む送信モジュール５１を有する。パワーアンプトランジスタ５２の出力が、アンテナ５３に入力される。
図１３Ｂは、パワーアンプトランジスタ５２を示す回路図である。パワーアンプトランジスタ５２として、第１または第２の実施例のＭＯＳトランジスタが用いられる。パワーアンプトランジスタ５２のゲート端子５２ａに、高周波の入力電力が印加され、ドレイン端子５２ｂから、入力電力が増幅された出力電力が出力される。入出力される高周波の周波数として、百ＭＨｚのオーダからＧＨｚのオーダ（数百ＭＨｚ〜数ＧＨｚ）が想定される。
図１３Ｃは、パワーアンプトランジスタ５２による増幅ゲインを概略的に示すグラフである。グラフの横軸及び縦軸は、それぞれ、ｄＢｍ単位で示す入力電力及び出力電力である。入力電力に対して増幅ゲイン分電力が増加した出力電力が出力される。
例えば、パワーアンプトランジスタのゲート端子に交流の入力電圧として０Ｖと３．３Ｖとが交互に印加され、ドレイン端子から増幅出力が供給される。なお、ソース端子は接地される（０Ｖ）。例えばＧＨｚオーダの高周波を入出力させる。結果的に、ドレイン電圧が非常に高い値に達し、ゲートドレイン間電位差が３．３Ｖを大きく超える状況が生じる。パワーアンプトランジスタの動作点変化の軌跡が、ダイナミックロードラインである。
図１４は、本応用例のパワーアンプトランジスタのダイナミックロードラインを示すグラフである。グラフの横軸がＶ単位で示すドレイン電圧であり、縦軸がＡ単位で示す電流である。ゲート電圧ＶＧＳが０．３Ｖ、０．６Ｖ、０．９Ｖ、１．２Ｖ、１．５Ｖ、１．８Ｖ、２．１Ｖ、２．４Ｖ、２．７Ｖ、３．０Ｖ、及び３．３Ｖの場合のＩＶ曲線とともに、ダイナミックロードラインＤＬＬを示す。
ダイナミックロードラインＤＬＬ上で、ドレイン電圧が７Ｖ程度と最も高く、ゲート電圧が０．３Ｖ程度と０Ｖに近い動作点が動作点Ｐ１である。パワーアンプトランジスタの挙動を直流的に捉えた動作点が、バイアス点Ｐ０である。
動作電圧３．３Ｖに対して、動作点Ｐ１のドレイン電圧は、その２倍以上の７Ｖ程度となっている。動作電圧に対して、少なくとも２倍以上のゲートドレイン間電位差に耐える耐圧性能が要求される。
第１及び第２の実施例のＭＯＳトランジスタは、逆導電型領域８を形成することにより耐圧向上が図られており、このようなパワーアンプトランジスタとしての使用に好適である。なお、第１及び第２の実施例のＭＯＳトランジスタのゲート絶縁膜は、直流での使用時に、３．３Ｖの動作電圧を想定した耐圧のものである。
以上説明したように、ＭＯＳトランジスタを第１または第２の実施例の構造とすることにより、例えば直流での使用時に３．３Ｖの耐圧を想定したゲート絶縁膜のままで、例えばパワーアンプ用途等、例えばＧＨｚ帯の高周波での使用時に生じる高いゲートドレイン間の電位差に耐える耐圧性能を得ることができる。
なお、例えばパワーアンプトランジスタ用途としては、上記実施例で説明したようなｎ型ＭＯＳトランジスタが好ましいが、実施例の説明でｎ型とｐ型とを反転させて得られるｐ型ＭＯＳトランジスタにおいても、ｎ型の逆導電型領域が形成されていることにより、耐圧の向上が図られることとなる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
以下、本発明の特徴を付記する。
（付記１）
第１導電型の第１領域を有する半導体基板と、
前記第１領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第１領域内において、前記ゲート電極に対し一方の側に形成され、前記第１導電型と反対の第２導電型を有するソース領域と、
前記第１領域内において、前記ゲート電極に対し他方の側に、前記ソース領域側の端が該ゲート電極の下方に入り込んで形成され、前記第２導電型を有する第１低濃度ドレイン領域と、
前記第１低濃度ドレイン領域内において、前記ゲート電極から離れて形成され、前記第２導電型を有し、該第１低濃度ドレイン領域よりも不純物濃度が高い高濃度ドレイン領域と、
前記第１低濃度ドレイン領域内において、前記高濃度ドレイン領域と前記ゲート電極の間の表面領域に形成され、前記第１導電型を有し、該第１低濃度ドレイン領域内の前記第２導電型を有する領域とｐｎ接合を形成する逆導電型領域と
を有する半導体装置。
（付記２）
前記逆導電型領域は、前記第１低濃度ドレイン領域とｐｎ接合を形成する付記１に記載の半導体装置。
（付記３）
前記逆導電型領域は、前記高濃度ドレイン領域とｐｎ接合を形成する付記１に記載の半導体装置。
（付記４）
前記逆導電型領域の前記ソース側の端が、前記第１低濃度ドレイン領域の前記ソース側の端よりも前記高濃度ドレイン側に配置されている付記１に記載の半導体装置。
（付記５）
前記逆導電型領域の前記ソース側の端が、前記ゲート電極の下方に入り込んで形成されている付記１に記載の半導体装置。
（付記６）
さらに、前記高濃度ドレイン領域の表面に形成されたシリサイド領域を有し、該シリサイド領域の前記ソース側の端が、前記逆導電型領域の該高濃度ドレイン領域側の端から離れている付記１に記載の半導体装置。
（付記７）
さらに、前記シリサイド領域を露出させ、前記逆導電型領域を覆うように形成された絶縁膜を有する付記６に記載の半導体装置。
（付記８）
前記逆導電型領域の不純物濃度が、前記第１低濃度ドレイン領域の不純物濃度よりも高く、前記高濃度ドレイン領域の不純物濃度よりも低い付記１に記載の半導体装置。
（付記９）
前記逆導電型領域の前記ソース側の端が、前記ゲート電極の該第１低濃度ドレイン領域側の端から、前記高濃度ドレイン領域側に離れて形成されている付記１に記載の半導体装置。
（付記１０）
さらに、前記第１低濃度ドレイン領域内に形成され、前記第２導電型を有し、不純物濃度が、該第１低濃度ドレイン領域の不純物濃度よりも高く、前記高濃度ドレイン領域の不純物濃度よりも低い第２低濃度ドレイン領域を有し、前記逆導電型領域が、該第２低濃度ドレイン領域とｐｎ接合を形成する付記１に記載の半導体装置。
（付記１１）
前記第１低濃度ドレイン領域の不純物濃度よりも前記逆導電型領域の不純物濃度が高く、前記逆導電型領域の不純物濃度よりも前記第２低濃度ドレイン領域の不純物濃度が高く、前記第２低濃度ドレイン領域の不純物濃度よりも前記高濃度ドレイン領域の不純物濃度が高い付記１０に記載の半導体装置。
（付記１２）
前記第１導電型はｐ型であり、前記第２導電型はｎ型である付記１に記載の半導体装置。
（付記１３）
前記ゲート電極に高周波の入力電力が印加され、前記ドレイン領域は、該ゲート電極に印加された該入力電力を増幅した高周波の出力電力を出力し、携帯電子機器である付記１に記載の半導体装置。
（付記１４）
前記ゲート絶縁膜の材料及び厚さに対応して、前記ゲート電極と前記ドレイン領域との間に直流電圧が印加されたときの耐圧が想定され、
前記ゲート電極に高周波の入力電力が印加され、前記ドレイン領域は、該ゲート電極に印加された該入力電力を増幅した高周波の出力電力を出力し、該出力電力の出力時に該ドレイン領域にかかるドレイン電圧の最大値が、前記耐圧の２倍以上である付記１に記載の半導体装置。
（付記１５）
（ａ）第１導電型の第１領域を有する半導体基板を準備する工程と、
（ｂ）前記第１領域内に、前記第１導電型と反対の第２導電型を有する第１低濃度ドレイン領域を形成する工程と、
（ｃ）前記第１領域及び前記第１低濃度ドレイン領域の上に、ゲート絶縁膜を形成する工程と、
（ｄ）前記ゲート絶縁膜の上に、前記第１領域及び前記第１低濃度ドレイン領域の双方に重なりを持つように、ゲート電極を形成する工程と、
（ｅ）前記第１低濃度ドレイン領域の表層に、前記第１導電型を決定する不純物を注入し、該第１導電型を有する逆導電型領域を形成する工程と、
（ｆ）前記第１低濃度ドレイン領域の上方に形成され、前記ゲート電極の該第１低濃度ドレイン領域側の側壁を覆い、前記逆導電型領域一部上方まで延在する絶縁膜を形成する工程と、
（ｇ）前記絶縁膜をマスクとして、前記逆導電型領域及びその下方の前記第１低濃度ドレイン領域に、前記第２導電型を決定する不純物を注入し、該第２導電型を有し、該第１低濃度ドレイン領域よりも不純物濃度が高い高濃度ドレイン領域を形成する工程と、
（ｈ）前記ゲート電極に対し、前記第１低濃度ドレイン領域と反対側の前記第１領域内に、前記第２導電型を有するソース領域を形成する工程と
を有する半導体装置の製造方法。
（付記１６）
さらに、（ｉ）前記工程（ｅ）と前記工程（ｆ）との間に、該逆導電型領域の下方の前記第１低濃度ドレイン領域内に、前記第２導電型を決定する不純物を注入し、該第１低濃度ドレイン領域よりも不純物濃度が高い第２低濃度ドレイン領域を形成する工程を有し、前記工程（ｇ）は、前記逆導電型領域及びその下の前記第２低濃度ドレイン領域に、前記第２導電型を決定する不純物を注入し、該第２低濃度ドレイン領域よりも不純物濃度が高い高濃度ドレイン領域を形成する付記１５に記載の半導体装置の製造方法。
（付記１７）
さらに、（ｊ）前記高濃度ドレイン領域の表層をシリサイド化する工程を有する付記１５に記載の半導体装置の製造方法。

Claims (7)

  1. 第１導電型の第１領域を有する半導体基板と、
    前記第１領域上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記第１領域内において、前記ゲート電極に対し一方の側に形成され、前記第１導電型と反対の第２導電型を有するソース領域と、
    前記第１領域内において、前記ゲート電極に対し他方の側に、前記ソース領域側の端が該ゲート電極の下方に入り込んで形成され、前記第２導電型を有する第１低濃度ドレイン領域と、
    前記第１低濃度ドレイン領域内において、前記ゲート電極から離れて形成され、前記第２導電型を有し、該第１低濃度ドレイン領域よりも不純物濃度が高い高濃度ドレイン領域と、
    前記第１低濃度ドレイン領域内において、前記高濃度ドレイン領域と前記ゲート電極の間の表面領域に形成され、前記第１導電型を有し、該第１低濃度ドレイン領域とｐｎ接合を形成し、前記第１低濃度ドレイン領域より不純物濃度が高く、前記高濃度ドレイン領域より不純物濃度が低い逆導電型領域と
    を有する半導体装置。
  2. 前記逆導電型領域の前記ソース側の端が、前記第１低濃度ドレイン領域の前記ソース側の端よりも前記高濃度ドレイン側に配置されている請求項１に記載の半導体装置。
  3. 前記逆導電型領域の前記ソース側の端が、前記ゲート電極の下方に入り込んで形成されている請求項１に記載の半導体装置。
  4. 前記逆導電型領域の前記ソース側の端が、前記ゲート電極の該第１低濃度ドレイン領域側の端から、前記高濃度ドレイン領域側に離れて形成されている請求項１に記載の半導体装置。
  5. 前記ゲート電極に高周波の入力電力が印加され、前記高濃度ドレイン領域は、該ゲート電極に印加された該入力電力を増幅した高周波の出力電力を出力し、携帯電子機器である請求項１に記載の半導体装置。
  6. 前記第１低濃度ドレイン領域と前記高濃度ドレイン領域との間に形成され、不純物濃度が前記逆導電型領域よりも高く、不純物濃度が前記高濃度ドレイン領域よりも低く、前記第２導電型を有し、少なくとも一部が前記逆導電型領域とｐｎ接合を形成する第２低濃度ドレイン領域を有することを特徴とする請求項１に記載の半導体装置。
  7. （ａ）第１導電型の第１領域を有する半導体基板を準備する工程と、
    （ｂ）前記第１領域内に、前記第１導電型と反対の第２導電型を有する低濃度ドレイン領域を形成する工程と、
    （ｃ）前記第１領域及び前記低濃度ドレイン領域の上に、ゲート絶縁膜を形成する工程と、
    （ｄ）前記ゲート絶縁膜の上に、前記第１領域及び前記低濃度ドレイン領域の双方に重なりを持つように、ゲート電極を形成する工程と、
    （ｅ）前記低濃度ドレイン領域の表層に、前記第１導電型を決定する不純物を注入し、該第１導電型を有する逆導電型領域を形成する工程と、
    （ｆ）前記低濃度ドレイン領域の上方に形成され、前記ゲート電極の該低濃度ドレイン領域側の側壁を覆い、前記逆導電型領域一部上方まで延在する絶縁膜を形成する工程と、
    （ｇ）前記絶縁膜をマスクとして、前記逆導電型領域及びその下方の前記低濃度ドレイン領域に、前記第２導電型を決定する不純物を注入し、該第２導電型を有し、該低濃度ドレイン領域よりも不純物濃度が高い高濃度ドレイン領域を形成する工程と、
    （ｈ）前記ゲート電極に対し、前記低濃度ドレイン領域と反対側の前記第１領域内に、前記第２導電型を有するソース領域を形成する工程と
    を有する半導体装置の製造方法。
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