JP2002217407A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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-
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Abstract
(57)【要約】
【課題】 動作耐圧の向上を図る。
【解決手段】 Ｐ型の半導体基板１上にゲート絶縁膜３
を介して形成されたゲート電極４と、当該ゲート電極４
に隣接するように形成された低濃度のＮ−型ドレイン領
域２と、前記ゲート電極４の他端から離間され、かつ前
記低濃度のＮ−型ドレイン領域２内に含まれる高濃度の
Ｎ＋型ドレイン領域６とを有する半導体装置において、
少なくとも前記ゲート電極４から所定間隔を存した位置
から前記高濃度のＮ＋型ドレイン領域６間にまたがる領
域であって、前記基板１内の所定深さ位置に不純物濃度
ピークを有し、基板表面に近い領域で不純物濃度が低く
なるように中濃度のＮ型層７Ａが形成されていることを
特徴とする。
を介して形成されたゲート電極４と、当該ゲート電極４
に隣接するように形成された低濃度のＮ−型ドレイン領
域２と、前記ゲート電極４の他端から離間され、かつ前
記低濃度のＮ−型ドレイン領域２内に含まれる高濃度の
Ｎ＋型ドレイン領域６とを有する半導体装置において、
少なくとも前記ゲート電極４から所定間隔を存した位置
から前記高濃度のＮ＋型ドレイン領域６間にまたがる領
域であって、前記基板１内の所定深さ位置に不純物濃度
ピークを有し、基板表面に近い領域で不純物濃度が低く
なるように中濃度のＮ型層７Ａが形成されていることを
特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関するものであり、更に詳しく言えば、ＬＣ
ＤドライバーやＥＬドライバー等に用いられる高電源電
圧（ＨＶ−ＶDD）用の高耐圧ＭＯＳトランジスタの動作
耐圧特性の向上を図る技術に関する。
製造方法に関するものであり、更に詳しく言えば、ＬＣ
ＤドライバーやＥＬドライバー等に用いられる高電源電
圧（ＨＶ−ＶDD）用の高耐圧ＭＯＳトランジスタの動作
耐圧特性の向上を図る技術に関する。
【０００２】
【従来の技術】以下で、従来例に係わる半導体装置につ
いて図１２に示すＬＤＤ型高耐圧ＭＯＳトランジスタの
断面図を参照しながら説明する。
いて図１２に示すＬＤＤ型高耐圧ＭＯＳトランジスタの
断面図を参照しながら説明する。
【０００３】図１２において、Ｐ型の半導体基板(Ｐ-Su
b）５１上にゲート絶縁膜５２を介してゲート電極５３
が形成されている。そして、前記ゲート電極５３の一端
に隣接するようにＮ＋型ソース領域５４が形成されてお
り、チャネル領域５５を介して前記ソース領域５４と対
向してＮ−型ドレイン領域５６が形成され、更にゲート
電極５３の他端から離間され、かつＮ−型ドレイン領域
５６に含まれるようにＮ＋型ドレイン領域５７が形成さ
れている。
b）５１上にゲート絶縁膜５２を介してゲート電極５３
が形成されている。そして、前記ゲート電極５３の一端
に隣接するようにＮ＋型ソース領域５４が形成されてお
り、チャネル領域５５を介して前記ソース領域５４と対
向してＮ−型ドレイン領域５６が形成され、更にゲート
電極５３の他端から離間され、かつＮ−型ドレイン領域
５６に含まれるようにＮ＋型ドレイン領域５７が形成さ
れている。
【０００４】従来では、高耐圧化（例えば５０Ｖ〜６０
Ｖ程度）を図るため、低濃度のＮ−型ドレイン領域５６
をおよそ１０００℃〜１１００℃程度の熱拡散により形
成し、緩やかな濃度勾配と深く拡散層を形成していた。
Ｖ程度）を図るため、低濃度のＮ−型ドレイン領域５６
をおよそ１０００℃〜１１００℃程度の熱拡散により形
成し、緩やかな濃度勾配と深く拡散層を形成していた。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな構成としてもソース−ドレイン間電圧（ＢＶＤＳ：
ＯＦＦ時の耐圧）は高いが、ドレイン電圧及びゲート電
圧が共に高い場合、その動作耐圧であるサステイニング
電圧（ＶSUS ：ＯＮ時の耐圧）は高くできなかった。従
来では、せいぜい３０Ｖ程度が限界であった。
うな構成としてもソース−ドレイン間電圧（ＢＶＤＳ：
ＯＦＦ時の耐圧）は高いが、ドレイン電圧及びゲート電
圧が共に高い場合、その動作耐圧であるサステイニング
電圧（ＶSUS ：ＯＮ時の耐圧）は高くできなかった。従
来では、せいぜい３０Ｖ程度が限界であった。
【０００６】以下、前述したような動作耐圧の低下が発
生するメカニズムについて説明する。
生するメカニズムについて説明する。
【０００７】このようなＮチャネル型高耐圧ＭＯＳトラ
ンジスタでは、図１３、図１４に示すようにドレイン領
域５７をコレクタ（Ｎ＋）、ソース領域５４をエミッタ
（Ｎ＋）及び半導体基板５１をベース（Ｐ）とした横型
バイポーラトランジスタ６０が寄生的に形成される。Ｏ
ＦＦ時の耐圧であるソース−ドレイン間電圧ＢＶＤＳが
高くても動作耐圧ＶSUS が低下するのは、この寄生バイ
ポーラトランジスタ６０がＯＮするために引き起こされ
る。これにより、Ｎチャネル型高耐圧ＭＯＳトランジス
タ動作領域が限定され、全域での動作を困難にさせてい
る。
ンジスタでは、図１３、図１４に示すようにドレイン領
域５７をコレクタ（Ｎ＋）、ソース領域５４をエミッタ
（Ｎ＋）及び半導体基板５１をベース（Ｐ）とした横型
バイポーラトランジスタ６０が寄生的に形成される。Ｏ
ＦＦ時の耐圧であるソース−ドレイン間電圧ＢＶＤＳが
高くても動作耐圧ＶSUS が低下するのは、この寄生バイ
ポーラトランジスタ６０がＯＮするために引き起こされ
る。これにより、Ｎチャネル型高耐圧ＭＯＳトランジス
タ動作領域が限定され、全域での動作を困難にさせてい
る。
【０００８】前記バイポーラトランジスタ６０の動作を
以下に説明する。
以下に説明する。
【０００９】図１３に示すようにゲート電極５３にゲー
ト電圧（ＶG ）（＞Ｖt ：スレッショルド電圧）、ドレ
イン領域５７にコンタクトするドレイン電極（ＶD
）（》ＶG ）の電圧が印加され、ＭＯＳトランジスタ
がＯＮ状態になっている場合、以下に述べる正帰還ルー
プ（図１５参照）が形成される。
ト電圧（ＶG ）（＞Ｖt ：スレッショルド電圧）、ドレ
イン領域５７にコンタクトするドレイン電極（ＶD
）（》ＶG ）の電圧が印加され、ＭＯＳトランジスタ
がＯＮ状態になっている場合、以下に述べる正帰還ルー
プ（図１５参照）が形成される。
【００１０】即ち、ドレイン領域５７近傍の空乏層６
１で加速されたチャネル領域６２の電子により、空乏層
内でアバランシェ増倍が発生し、電子・ホール対が生成
される。前記ホールが、基板内を流れる（基板電流：
ＩSub ）。前記基板電流（ＩSub ）が、半導体基板５
１内に電位勾配を生み、基板電位を上昇させる。ソー
ス領域５４−基板５１間接合が順方向にバイアスされ
る。ソース領域５４から基板５１に電子が注入され
る。注入された電子がドレイン領域５７に到達し、更
にアバランシェ増倍を起こす。
１で加速されたチャネル領域６２の電子により、空乏層
内でアバランシェ増倍が発生し、電子・ホール対が生成
される。前記ホールが、基板内を流れる（基板電流：
ＩSub ）。前記基板電流（ＩSub ）が、半導体基板５
１内に電位勾配を生み、基板電位を上昇させる。ソー
ス領域５４−基板５１間接合が順方向にバイアスされ
る。ソース領域５４から基板５１に電子が注入され
る。注入された電子がドレイン領域５７に到達し、更
にアバランシェ増倍を起こす。
【００１１】このように〜の正帰還が形成されるこ
とにより、大電流が装置内を流れ、装置が破壊される。
とにより、大電流が装置内を流れ、装置が破壊される。
【００１２】従って、Ｎチャネル型高耐圧ＭＯＳトラン
ジスタの設計においては、前述した現象を考慮して条件
設定が行われる。先ず、第１に基板電流（ＩSub ）が大
きくなると動作耐圧（ＶSUS ）が小さくなるので、基板
電流（ＩSub ）を減らすトランジスタ構造とし、第２に
実使用領域での基板電流（ＩSub ）を減らすように条件
を決定する。
ジスタの設計においては、前述した現象を考慮して条件
設定が行われる。先ず、第１に基板電流（ＩSub ）が大
きくなると動作耐圧（ＶSUS ）が小さくなるので、基板
電流（ＩSub ）を減らすトランジスタ構造とし、第２に
実使用領域での基板電流（ＩSub ）を減らすように条件
を決定する。
【００１３】図４は基板電流（ＩSub ）−ゲート電圧
（ＶG ）特性図であり、図において、従来のＮチャネル
型高耐圧ＭＯＳトランジスタ（図中点線で示す。）で
は、基板電流（ＩSub ）のダブルハンプ特性が現れ、特
にゲート電圧（ＶG ）の高い領域での基板電流（ＩSub
）が上昇している。そのため、図５のドレイン電流
（ＩD）−ドレイン電圧（ＶD ）特性図や図６の動作耐
圧を示す特性図に示すように動作耐圧（ＶSUS ）が低か
った。
（ＶG ）特性図であり、図において、従来のＮチャネル
型高耐圧ＭＯＳトランジスタ（図中点線で示す。）で
は、基板電流（ＩSub ）のダブルハンプ特性が現れ、特
にゲート電圧（ＶG ）の高い領域での基板電流（ＩSub
）が上昇している。そのため、図５のドレイン電流
（ＩD）−ドレイン電圧（ＶD ）特性図や図６の動作耐
圧を示す特性図に示すように動作耐圧（ＶSUS ）が低か
った。
【００１４】前述したようなダブルハンプ特性が現れる
のは、高いゲート電圧（ＶG ）領域において、空乏層が
Ｎ＋ドレイン領域近傍まで広がり、そこに電界が集中す
るためである。
のは、高いゲート電圧（ＶG ）領域において、空乏層が
Ｎ＋ドレイン領域近傍まで広がり、そこに電界が集中す
るためである。
【００１５】また、動作耐圧（ＶSUS ）の向上を図るた
め図６に示すようにイオン注入量を増やし、Ｎ−型ドレ
イン領域の濃度を高めることも考えられるが、図中に白
丸で示したように従来の半導体装置では、十分な耐圧の
向上が図れなかった。また、逆に図１２に示すＮ−型ド
レイン領域５６の端部Ａの濃度も上がるため、空乏層が
チャネル領域５５方向に、より広がることによる短チャ
ネル効果の増大、そして基板電流（ＩSub ）のピーク値
の増加によるスナップバック現象の増大、更には、ソー
ス−ドレイン間電圧（ＢＶＤＳ）の低下等の問題が発生
することになり、従来、動作耐圧の向上を図るための有
効な手段がなかった。
め図６に示すようにイオン注入量を増やし、Ｎ−型ドレ
イン領域の濃度を高めることも考えられるが、図中に白
丸で示したように従来の半導体装置では、十分な耐圧の
向上が図れなかった。また、逆に図１２に示すＮ−型ド
レイン領域５６の端部Ａの濃度も上がるため、空乏層が
チャネル領域５５方向に、より広がることによる短チャ
ネル効果の増大、そして基板電流（ＩSub ）のピーク値
の増加によるスナップバック現象の増大、更には、ソー
ス−ドレイン間電圧（ＢＶＤＳ）の低下等の問題が発生
することになり、従来、動作耐圧の向上を図るための有
効な手段がなかった。
【００１６】従って、本発明では動作耐圧の向上を可能
とする半導体装置とその製造方法を提供することを目的
とする。
とする半導体装置とその製造方法を提供することを目的
とする。
【００１７】
【課題を解決するための手段】そこで、本発明の半導体
装置は、少なくとも一導電型の半導体基板上にゲート絶
縁膜を介して形成されたゲート電極と、当該ゲート電極
に隣接するように形成された低濃度の逆導電型ドレイン
領域と、前記ゲート電極の他端から離間され、かつ前記
低濃度の逆導電型ドレイン領域内に含まれる高濃度の逆
導電型ドレイン領域とを有するものにおいて、少なくと
も前記ゲート電極から前記高濃度の逆導電型ドレイン領
域間にまたがる領域であって、前記基板内の所定深さ位
置に不純物濃度ピークを有し、基板表面に近い領域で不
純物濃度が低くなるように中濃度の逆導電型層が形成さ
れていることで、動作耐圧の向上を図ることを特徴とす
る。
装置は、少なくとも一導電型の半導体基板上にゲート絶
縁膜を介して形成されたゲート電極と、当該ゲート電極
に隣接するように形成された低濃度の逆導電型ドレイン
領域と、前記ゲート電極の他端から離間され、かつ前記
低濃度の逆導電型ドレイン領域内に含まれる高濃度の逆
導電型ドレイン領域とを有するものにおいて、少なくと
も前記ゲート電極から前記高濃度の逆導電型ドレイン領
域間にまたがる領域であって、前記基板内の所定深さ位
置に不純物濃度ピークを有し、基板表面に近い領域で不
純物濃度が低くなるように中濃度の逆導電型層が形成さ
れていることで、動作耐圧の向上を図ることを特徴とす
る。
【００１８】そして、特に、前記中濃度の逆導電型層
が、少なくとも前記ゲート電極から所定間隔離れた位置
から前記高濃度の逆導電型ドレイン領域間にまたがる領
域に形成されていることで、ゲート電極の端部での電界
集中が緩和でき、更なる高耐圧化が可能になる。
が、少なくとも前記ゲート電極から所定間隔離れた位置
から前記高濃度の逆導電型ドレイン領域間にまたがる領
域に形成されていることで、ゲート電極の端部での電界
集中が緩和でき、更なる高耐圧化が可能になる。
【００１９】そして、本発明の半導体装置の製造方法
は、少なくとも一導電型の半導体基板上に低濃度の逆導
電型ドレイン領域をイオン注入により形成する工程と、
前記半導体基板全面にゲート絶縁膜を形成する工程と、
全面に導電膜を形成した後にパターニングして少なくと
も前記ドレイン領域上方にオーバーラップするゲート電
極を形成する工程と、少なくとも前記ゲート電極の他端
から離間され、かつ前記低濃度の逆導電型ドレイン領域
内に含まれる高濃度の逆導電型ドレイン領域をイオン注
入により形成する工程と、少なくとも前記ゲート電極の
他端から所定間隔を存した位置から前記低濃度の逆導電
型ドレイン領域間にまたがる領域であって、前記基板内
の所定深さ位置に不純物濃度ピークを有し、基板表面に
近い領域で不純物濃度が低くなるように中濃度の逆導電
型層をイオン注入により形成する工程とを有することを
特徴とする。
は、少なくとも一導電型の半導体基板上に低濃度の逆導
電型ドレイン領域をイオン注入により形成する工程と、
前記半導体基板全面にゲート絶縁膜を形成する工程と、
全面に導電膜を形成した後にパターニングして少なくと
も前記ドレイン領域上方にオーバーラップするゲート電
極を形成する工程と、少なくとも前記ゲート電極の他端
から離間され、かつ前記低濃度の逆導電型ドレイン領域
内に含まれる高濃度の逆導電型ドレイン領域をイオン注
入により形成する工程と、少なくとも前記ゲート電極の
他端から所定間隔を存した位置から前記低濃度の逆導電
型ドレイン領域間にまたがる領域であって、前記基板内
の所定深さ位置に不純物濃度ピークを有し、基板表面に
近い領域で不純物濃度が低くなるように中濃度の逆導電
型層をイオン注入により形成する工程とを有することを
特徴とする。
【００２０】また、前記中濃度の逆導電型層の形成工程
が、リンイオンを１００ＫｅＶ〜２００ＫｅＶ程度の高
加速エネルギーでイオン注入してなることを特徴とし、
これにより、基板内の所定深さ位置に不純物濃度ピーク
を有し、基板表面に近い領域で不純物濃度が低くなるよ
うに中濃度の逆導電型層を形成することができる。
が、リンイオンを１００ＫｅＶ〜２００ＫｅＶ程度の高
加速エネルギーでイオン注入してなることを特徴とし、
これにより、基板内の所定深さ位置に不純物濃度ピーク
を有し、基板表面に近い領域で不純物濃度が低くなるよ
うに中濃度の逆導電型層を形成することができる。
【００２１】更に、前記中濃度の逆導電型層の形成工程
が、少なくともホトレジストをマスクにして前記ゲート
電極から所定間隔離れた位置から前記高濃度の逆導電型
ドレイン領域間にまたがる領域にイオン注入してなるこ
とを特徴とする。
が、少なくともホトレジストをマスクにして前記ゲート
電極から所定間隔離れた位置から前記高濃度の逆導電型
ドレイン領域間にまたがる領域にイオン注入してなるこ
とを特徴とする。
【００２２】また、前記中濃度の逆導電型層の形成工程
が、少なくとも前記ゲート電極の側壁部に形成した側壁
絶縁膜をマスクにして当該ゲート電極から所定間隔離れ
た位置から前記高濃度の逆導電型ソース・ドレイン領域
間にまたがる領域にイオン注入してなることを特徴とす
る。
が、少なくとも前記ゲート電極の側壁部に形成した側壁
絶縁膜をマスクにして当該ゲート電極から所定間隔離れ
た位置から前記高濃度の逆導電型ソース・ドレイン領域
間にまたがる領域にイオン注入してなることを特徴とす
る。
【００２３】更に、前記中濃度の逆導電型層の形成工程
が、少なくとも前記ゲート電極形成用の導電膜上に形成
したホトレジストをマスクに当該導電膜を等方性エッチ
ングすることでゲート電極を形成した後に、前記ホトレ
ジストをマスクにして前記ゲート電極から所定間隔離れ
た位置から前記高濃度の逆導電型ドレイン領域間にまた
がる領域にイオン注入してなることを特徴とする。
が、少なくとも前記ゲート電極形成用の導電膜上に形成
したホトレジストをマスクに当該導電膜を等方性エッチ
ングすることでゲート電極を形成した後に、前記ホトレ
ジストをマスクにして前記ゲート電極から所定間隔離れ
た位置から前記高濃度の逆導電型ドレイン領域間にまた
がる領域にイオン注入してなることを特徴とする。
【００２４】また、前記中濃度の逆導電型層の形成工程
が、少なくとも前記ゲート電極をマスクにして当該ゲー
ト電極の斜め上方からイオン注入することで、ゲート電
極から所定間隔離れた位置から前記高濃度の逆導電型ド
レイン領域間にまたがる領域に形成することを特徴とす
る。
が、少なくとも前記ゲート電極をマスクにして当該ゲー
ト電極の斜め上方からイオン注入することで、ゲート電
極から所定間隔離れた位置から前記高濃度の逆導電型ド
レイン領域間にまたがる領域に形成することを特徴とす
る。
【００２５】更に、前記中濃度の逆導電型層の形成工程
が、少なくとも前記ゲート電極を被覆するように形成し
たホトレジストをマスクにして斜め上方からイオン注入
することで、ゲート電極から所定間隔離れた位置から前
記高濃度の逆導電型ドレイン領域間にまたがる領域に形
成することを特徴とする。
が、少なくとも前記ゲート電極を被覆するように形成し
たホトレジストをマスクにして斜め上方からイオン注入
することで、ゲート電極から所定間隔離れた位置から前
記高濃度の逆導電型ドレイン領域間にまたがる領域に形
成することを特徴とする。
【００２６】また、前記中濃度の逆導電型層の形成工程
が、少なくとも前記ゲート電極をマスクにしてイオン注
入することで、ゲート電極の端部から前記高濃度の逆導
電型ドレイン領域間にまたがる領域に形成することを特
徴とする。
が、少なくとも前記ゲート電極をマスクにしてイオン注
入することで、ゲート電極の端部から前記高濃度の逆導
電型ドレイン領域間にまたがる領域に形成することを特
徴とする。
【００２７】
【発明の実施形態】以下、本発明の半導体装置とその製
造方法の実施形態について図面を参照しながら説明す
る。
造方法の実施形態について図面を参照しながら説明す
る。
【００２８】図３において、本発明の第１の実施形態の
半導体装置は、一導電型の半導体基板、例えばＰ型の半
導体基板１上にゲート絶縁膜３が形成され、当該ゲート
絶縁膜３を介してゲート電極４が形成されている。ま
た、前記ゲート電極４の一端に隣接するように高濃度の
逆導電（Ｎ＋）型ソース領域５が形成され、当該ゲート
電極４下のチャネル領域を介して前記ソース領域５と対
向するように低濃度の逆導電（Ｎ−）型ドレイン領域２
が形成され、更に、前記ゲート電極４の他端から離間さ
れ、かつ前記低濃度のＮ−型ドレイン領域２内に含まれ
るように高濃度の逆導電（Ｎ＋）型ドレイン領域６が形
成されている。そして、中濃度の逆導電（Ｎ）型層７
が、少なくとも前記ゲート電極４から前記高濃度のＮ＋
型ドレイン領域６間にまたがる領域に形成されている。
また、前記Ｎ型層７は、前記基板内の所定深さ位置に不
純物濃度ピークを有し、基板表面に近い領域で不純物濃
度が低くなるように形成されていることを特徴とする。
半導体装置は、一導電型の半導体基板、例えばＰ型の半
導体基板１上にゲート絶縁膜３が形成され、当該ゲート
絶縁膜３を介してゲート電極４が形成されている。ま
た、前記ゲート電極４の一端に隣接するように高濃度の
逆導電（Ｎ＋）型ソース領域５が形成され、当該ゲート
電極４下のチャネル領域を介して前記ソース領域５と対
向するように低濃度の逆導電（Ｎ−）型ドレイン領域２
が形成され、更に、前記ゲート電極４の他端から離間さ
れ、かつ前記低濃度のＮ−型ドレイン領域２内に含まれ
るように高濃度の逆導電（Ｎ＋）型ドレイン領域６が形
成されている。そして、中濃度の逆導電（Ｎ）型層７
が、少なくとも前記ゲート電極４から前記高濃度のＮ＋
型ドレイン領域６間にまたがる領域に形成されている。
また、前記Ｎ型層７は、前記基板内の所定深さ位置に不
純物濃度ピークを有し、基板表面に近い領域で不純物濃
度が低くなるように形成されていることを特徴とする。
【００２９】以下、上記半導体装置の製造方法について
説明する。
説明する。
【００３０】先ず、図１に示すようにＰ型のシリコン基
板１にＮ型不純物、例えばリンイオン（31Ｐ+）をおよ
そ１００ＫｅＶの加速電圧で、およそ６×１０12／ｃｍ
2の注入量でイオン注入し、これをおよそ１１００℃で
２時間熱拡散することにより、Ｎ−型ドレイン領域２を
形成し、その後、前記基板１上を熱酸化しておよそ１０
０ｎｍの膜厚のゲート絶縁膜３を形成する。
板１にＮ型不純物、例えばリンイオン（31Ｐ+）をおよ
そ１００ＫｅＶの加速電圧で、およそ６×１０12／ｃｍ
2の注入量でイオン注入し、これをおよそ１１００℃で
２時間熱拡散することにより、Ｎ−型ドレイン領域２を
形成し、その後、前記基板１上を熱酸化しておよそ１０
０ｎｍの膜厚のゲート絶縁膜３を形成する。
【００３１】次に、全面に導電膜、例えばポリシリコン
膜を形成した後に、当該ポリシリコン膜を周知のパター
ニング技術を用いてパターニングして、図２に示すよう
に一端が前記Ｎ−型ドレイン領域２上に延在するおよそ
４００ｎｍの膜厚のゲート電極４を形成する。
膜を形成した後に、当該ポリシリコン膜を周知のパター
ニング技術を用いてパターニングして、図２に示すよう
に一端が前記Ｎ−型ドレイン領域２上に延在するおよそ
４００ｎｍの膜厚のゲート電極４を形成する。
【００３２】そして、ホトレジストＦＲ１をマスクにし
て例えばリンイオン（31Ｐ+）をおよそ８０ＫｅＶの加
速電圧で、およそ６×１０15／ｃｍ2の注入量でイオン
注入し、図２に示すように前記ゲート電極４の一端に隣
接するＮ＋型ソース領域５と、該ゲート電極４の他端か
ら離間され、かつ前記Ｎ−型ドレイン領域２内に含まれ
るＮ＋型ドレイン領域６とを形成する。
て例えばリンイオン（31Ｐ+）をおよそ８０ＫｅＶの加
速電圧で、およそ６×１０15／ｃｍ2の注入量でイオン
注入し、図２に示すように前記ゲート電極４の一端に隣
接するＮ＋型ソース領域５と、該ゲート電極４の他端か
ら離間され、かつ前記Ｎ−型ドレイン領域２内に含まれ
るＮ＋型ドレイン領域６とを形成する。
【００３３】続いて、前記ゲート電極４上に形成したホ
トレジスト（図示省略）をマスクにして、例えばリンイ
オン（31Ｐ+）をおよそ加速電圧１６０ＫｅＶで、およ
そ２×１０12／ｃｍ2 の注入量でイオン注入し、図３に
示すように前記ゲート電極４の他端から前記Ｎ−型ドレ
イン領域２内に含まれるＮ＋型ドレイン領域６近傍に中
濃度のＮ型層７を形成する。ここで、前記中濃度のＮ型
層７を形成する際に、（ヒ素イオン等に比して）比較的
飛程距離の長いリンイオン（31Ｐ+）を、（Ｎ＋型ソー
ス・ドレイン領域５，６形成用のイオン注入時の加速エ
ネルギー（８０ＫｅＶ）に比して）比較的高い加速エネ
ルギー（１００ＫｅＶ〜２００ＫｅＶ程度、本実施形態
では、およそ１６０ＫｅＶの加速電圧）でイオン注入す
ることで、当該Ｎ型層７を基板内の所定深さ位置に不純
物濃度ピークを有し、基板表面に近い領域ほど不純物濃
度が低くなるように形成している。
トレジスト（図示省略）をマスクにして、例えばリンイ
オン（31Ｐ+）をおよそ加速電圧１６０ＫｅＶで、およ
そ２×１０12／ｃｍ2 の注入量でイオン注入し、図３に
示すように前記ゲート電極４の他端から前記Ｎ−型ドレ
イン領域２内に含まれるＮ＋型ドレイン領域６近傍に中
濃度のＮ型層７を形成する。ここで、前記中濃度のＮ型
層７を形成する際に、（ヒ素イオン等に比して）比較的
飛程距離の長いリンイオン（31Ｐ+）を、（Ｎ＋型ソー
ス・ドレイン領域５，６形成用のイオン注入時の加速エ
ネルギー（８０ＫｅＶ）に比して）比較的高い加速エネ
ルギー（１００ＫｅＶ〜２００ＫｅＶ程度、本実施形態
では、およそ１６０ＫｅＶの加速電圧）でイオン注入す
ることで、当該Ｎ型層７を基板内の所定深さ位置に不純
物濃度ピークを有し、基板表面に近い領域ほど不純物濃
度が低くなるように形成している。
【００３４】この工程により、チャネル側ドレイン領域
端部の濃度をＮ−型ドレイン領域２により低濃度に保っ
たまま中濃度のＮ型層７でＮ＋型ドレイン領域６を取り
囲むことができる。
端部の濃度をＮ−型ドレイン領域２により低濃度に保っ
たまま中濃度のＮ型層７でＮ＋型ドレイン領域６を取り
囲むことができる。
【００３５】以上説明したように前記高濃度のＮ＋型ド
レイン領域６を中濃度のＮ型層７で取り囲み、Ｎ＋型ド
レイン領域まで空乏層が伸びることのないようにしたこ
とで、図４に実線で示すように本発明の半導体装置はダ
ブルハンプ特性が消え、高いゲート電圧（ＶG ）領域で
の基板電流（ＩSub ）を減少させられる。これにより、
図５、図６に示すように動作耐圧（ＶSUS ）が向上す
る。特に、高いゲート電圧（ＶG ）、高いドレイン電流
（ＩD ）領域での著しい耐圧向上が図れる。
レイン領域６を中濃度のＮ型層７で取り囲み、Ｎ＋型ド
レイン領域まで空乏層が伸びることのないようにしたこ
とで、図４に実線で示すように本発明の半導体装置はダ
ブルハンプ特性が消え、高いゲート電圧（ＶG ）領域で
の基板電流（ＩSub ）を減少させられる。これにより、
図５、図６に示すように動作耐圧（ＶSUS ）が向上す
る。特に、高いゲート電圧（ＶG ）、高いドレイン電流
（ＩD ）領域での著しい耐圧向上が図れる。
【００３６】次に、本発明の第２の実施形態について説
明する。
明する。
【００３７】ここで、第２の実施形態の半導体装置の特
徴は、図７に示すように前記ゲート電極４の一端部（ド
レイン側）から所定間隔（Ｌ）を介して中濃度のＮ型層
７Ａが形成されていることである。このようにゲート電
極４の端部から所定間隔（Ｌ）を介してＮ型層７Ａが形
成されることで、ゲート電極４の端部での電界集中が抑
制されるため、更なる高耐圧化が図れる。
徴は、図７に示すように前記ゲート電極４の一端部（ド
レイン側）から所定間隔（Ｌ）を介して中濃度のＮ型層
７Ａが形成されていることである。このようにゲート電
極４の端部から所定間隔（Ｌ）を介してＮ型層７Ａが形
成されることで、ゲート電極４の端部での電界集中が抑
制されるため、更なる高耐圧化が図れる。
【００３８】また、上記半導体装置の製造方法は、上記
第１の実施形態で説明した図１及び図２での工程後に、
図７に示すようにゲート電極４の一端部（ドレイン側）
から所定間隔オーバーラップするようにホトレジストＦ
Ｒ２を形成した状態で、例えばリンイオン（31Ｐ+）を
およそ加速電圧１６０ＫｅＶで、およそ２×１０12／ｃ
ｍ2 の注入量でイオン注入することで、前記ゲート電極
４の他端から所定間隔（Ｌ）を存して前記Ｎ−型ドレイ
ン領域２内に含まれるＮ＋型ドレイン領域６近傍に中濃
度のＮ型層７Ａを形成している。従って、このホトレジ
ストＦＲを形成する際のゲート電極４とのオーバーラッ
プ量を調整することで、ゲート電極４からの間隔（Ｌ）
を任意に設定できる。
第１の実施形態で説明した図１及び図２での工程後に、
図７に示すようにゲート電極４の一端部（ドレイン側）
から所定間隔オーバーラップするようにホトレジストＦ
Ｒ２を形成した状態で、例えばリンイオン（31Ｐ+）を
およそ加速電圧１６０ＫｅＶで、およそ２×１０12／ｃ
ｍ2 の注入量でイオン注入することで、前記ゲート電極
４の他端から所定間隔（Ｌ）を存して前記Ｎ−型ドレイ
ン領域２内に含まれるＮ＋型ドレイン領域６近傍に中濃
度のＮ型層７Ａを形成している。従って、このホトレジ
ストＦＲを形成する際のゲート電極４とのオーバーラッ
プ量を調整することで、ゲート電極４からの間隔（Ｌ）
を任意に設定できる。
【００３９】以下、上述したようなゲート電極４の一端
部（ドレイン側）から所定間隔を存して中濃度のＮ型層
を形成する場合の他の実施形態について説明する。
部（ドレイン側）から所定間隔を存して中濃度のＮ型層
を形成する場合の他の実施形態について説明する。
【００４０】先ず、第３の実施形態は、図８に示すよう
にゲート電極をパターニングする際のホトレジストＰＲ
３をマスクにしてＮ型層形成用のイオン注入を行うこと
で、上記構成を実現している。
にゲート電極をパターニングする際のホトレジストＰＲ
３をマスクにしてＮ型層形成用のイオン注入を行うこと
で、上記構成を実現している。
【００４１】即ち、第１の実施形態で説明した図２の工
程後に、ゲート絶縁膜３上にゲート電極形成用の導電
膜、例えばポリシリコン膜をおよそ４００ｎｍの膜厚で
形成した後に、このポリシリコン膜上に形成したホトレ
ジストＰＲ３をマスクにして、ポリシリコン膜をパター
ニングしてゲート電極４を形成する。このとき、ポリシ
リコン膜を等方性エッチングすることで、図８に示すよ
うにホトレジストＰＲ３の下部に入り込むようにゲート
電極４が形成される。
程後に、ゲート絶縁膜３上にゲート電極形成用の導電
膜、例えばポリシリコン膜をおよそ４００ｎｍの膜厚で
形成した後に、このポリシリコン膜上に形成したホトレ
ジストＰＲ３をマスクにして、ポリシリコン膜をパター
ニングしてゲート電極４を形成する。このとき、ポリシ
リコン膜を等方性エッチングすることで、図８に示すよ
うにホトレジストＰＲ３の下部に入り込むようにゲート
電極４が形成される。
【００４２】そこで、前記ゲート電極４上に庇状になっ
て残るホトレジストＰＲ３をマスクにして、例えばリン
イオン（31Ｐ+）をおよそ加速電圧１６０ＫｅＶで、お
よそ２×１０12／ｃｍ2 の注入量でイオン注入すること
で、前記ゲート電極４の他端から所定間隔（Ｌ）を存し
て前記Ｎ−型ドレイン領域２内に含まれるＮ＋型ドレイ
ン領域６近傍に中濃度のＮ型層７Ｂを形成する。
て残るホトレジストＰＲ３をマスクにして、例えばリン
イオン（31Ｐ+）をおよそ加速電圧１６０ＫｅＶで、お
よそ２×１０12／ｃｍ2 の注入量でイオン注入すること
で、前記ゲート電極４の他端から所定間隔（Ｌ）を存し
て前記Ｎ−型ドレイン領域２内に含まれるＮ＋型ドレイ
ン領域６近傍に中濃度のＮ型層７Ｂを形成する。
【００４３】このように第３の実施形態では、ゲート電
極パターニング用のホトレジストＰＲ３を用いてイオン
注入しているため、第２の実施形態のようにゲート電極
４の形成後に、イオン注入用のホトレジストＦＲ２を新
に形成する必要が無くなり、作業性が良い。
極パターニング用のホトレジストＰＲ３を用いてイオン
注入しているため、第２の実施形態のようにゲート電極
４の形成後に、イオン注入用のホトレジストＦＲ２を新
に形成する必要が無くなり、作業性が良い。
【００４４】続いて、第４の実施形態について説明す
る。
る。
【００４５】ここで、第４の実施形態の特徴は、図９に
示すようにゲート電極４を形成した後に、当該ゲート電
極４の側壁部を被覆するように側壁絶縁膜８を形成し、
この側壁絶縁膜８とゲート電極４をマスクにしてＮ型層
形成用のイオン注入を行うことで、上記構成を実現した
ことである。
示すようにゲート電極４を形成した後に、当該ゲート電
極４の側壁部を被覆するように側壁絶縁膜８を形成し、
この側壁絶縁膜８とゲート電極４をマスクにしてＮ型層
形成用のイオン注入を行うことで、上記構成を実現した
ことである。
【００４６】即ち、第１の実施形態で説明した図３の工
程後に、ゲート絶縁膜３上のゲート電極４を被覆するよ
うにＣＶＤ法により絶縁膜を形成した後に、当該絶縁膜
を異方性エッチングすることで、ゲート電極４の側壁部
に側壁絶縁膜８を形成する。
程後に、ゲート絶縁膜３上のゲート電極４を被覆するよ
うにＣＶＤ法により絶縁膜を形成した後に、当該絶縁膜
を異方性エッチングすることで、ゲート電極４の側壁部
に側壁絶縁膜８を形成する。
【００４７】そして、前記側壁絶縁膜８とゲート電極４
をマスクにして、例えばリンイオン（31Ｐ+）をおよそ
加速電圧１６０ＫｅＶで、およそ２×１０12／ｃｍ2 の
注入量でイオン注入することで、前記ゲート電極４の他
端から所定間隔（Ｌ）を存して前記Ｎ−型ドレイン領域
２内に含まれるＮ＋型ドレイン領域６近傍に中濃度のＮ
型層７Ｃを形成する。
をマスクにして、例えばリンイオン（31Ｐ+）をおよそ
加速電圧１６０ＫｅＶで、およそ２×１０12／ｃｍ2 の
注入量でイオン注入することで、前記ゲート電極４の他
端から所定間隔（Ｌ）を存して前記Ｎ−型ドレイン領域
２内に含まれるＮ＋型ドレイン領域６近傍に中濃度のＮ
型層７Ｃを形成する。
【００４８】このように第４の実施形態では、第２，第
３の実施形態のようにホトレジストＰＲ２，ＰＲ３を用
いる代わりにゲート電極４の側壁部に形成した側壁絶縁
膜８をマスクの一部として用いているため、ホトレジス
トＰＲ２，ＰＲ３を用いるような場合に懸念されるマス
ク合わせずれに対するＮ型層の形成位置合わせマージン
を確保できる。即ち、本実施形態では、側壁絶縁膜形成
用の絶縁膜の膜厚によりゲート電極４の端部からＮ型層
７Ｃが形成されるまでの間隔（Ｌ）を任意に調整でき
る。
３の実施形態のようにホトレジストＰＲ２，ＰＲ３を用
いる代わりにゲート電極４の側壁部に形成した側壁絶縁
膜８をマスクの一部として用いているため、ホトレジス
トＰＲ２，ＰＲ３を用いるような場合に懸念されるマス
ク合わせずれに対するＮ型層の形成位置合わせマージン
を確保できる。即ち、本実施形態では、側壁絶縁膜形成
用の絶縁膜の膜厚によりゲート電極４の端部からＮ型層
７Ｃが形成されるまでの間隔（Ｌ）を任意に調整でき
る。
【００４９】更に、第５の実施形態について説明する。
【００５０】ここで、第５の実施形態の特徴は、図１０
に示すようにゲート電極４を形成した後に、当該ゲート
電極４をマスクにしてＮ型層形成用のイオン注入を当該
ゲート電極４の斜め上方から行うことで、上記構成を実
現したことである。
に示すようにゲート電極４を形成した後に、当該ゲート
電極４をマスクにしてＮ型層形成用のイオン注入を当該
ゲート電極４の斜め上方から行うことで、上記構成を実
現したことである。
【００５１】即ち、第１の実施形態で説明した図３の工
程後に、ゲート絶縁膜３上のゲート電極４をマスクにし
て当該ゲート電極４の斜め上方から、例えばリンイオン
（31Ｐ+）をおよそ加速電圧１６０ＫｅＶで、およそ２
×１０12／ｃｍ2 の注入量でイオン注入することで、前
記ゲート電極４の他端から所定間隔（Ｌ）を存して前記
Ｎ−型ドレイン領域２内に含まれるＮ＋型ドレイン領域
６近傍に中濃度のＮ型層７Ｄを形成する。このとき、ゲ
ート電極４の膜厚にもよるが、当該ゲート電極４の斜め
上方からのイオン注入角度（尚、本実施形態では、ゲー
ト電極４の垂直方向から３０度傾けてイオン注入してい
る。）を任意に調整することで、ゲート電極４の端部か
らＮ型層７Ｄが形成されるまでの間隔（Ｌ）を任意に調
整できる。
程後に、ゲート絶縁膜３上のゲート電極４をマスクにし
て当該ゲート電極４の斜め上方から、例えばリンイオン
（31Ｐ+）をおよそ加速電圧１６０ＫｅＶで、およそ２
×１０12／ｃｍ2 の注入量でイオン注入することで、前
記ゲート電極４の他端から所定間隔（Ｌ）を存して前記
Ｎ−型ドレイン領域２内に含まれるＮ＋型ドレイン領域
６近傍に中濃度のＮ型層７Ｄを形成する。このとき、ゲ
ート電極４の膜厚にもよるが、当該ゲート電極４の斜め
上方からのイオン注入角度（尚、本実施形態では、ゲー
ト電極４の垂直方向から３０度傾けてイオン注入してい
る。）を任意に調整することで、ゲート電極４の端部か
らＮ型層７Ｄが形成されるまでの間隔（Ｌ）を任意に調
整できる。
【００５２】このように第５の実施形態では、ゲート電
極４の斜め上方からイオン注入することで、ゲート電極
４の端部から所定間隔（Ｌ）を存してＮ型層７Ｄを形成
することができ、ホトレジストＰＲ２，ＰＲ３や側壁絶
縁膜８を用いた製造方法に比して製造工程数を削減でき
る。しかも、イオン注入する際のイオン注入角度を任意
に調整するだけで、前記ゲート電極４の端部からＮ型層
７Ｄが形成されるまでの間隔（Ｌ）を任意に調整できる
ため作業性が良い。
極４の斜め上方からイオン注入することで、ゲート電極
４の端部から所定間隔（Ｌ）を存してＮ型層７Ｄを形成
することができ、ホトレジストＰＲ２，ＰＲ３や側壁絶
縁膜８を用いた製造方法に比して製造工程数を削減でき
る。しかも、イオン注入する際のイオン注入角度を任意
に調整するだけで、前記ゲート電極４の端部からＮ型層
７Ｄが形成されるまでの間隔（Ｌ）を任意に調整できる
ため作業性が良い。
【００５３】尚、このような斜めイオン注入法を用いる
ものにおいても、図１１に示すようにホトレジストＰＲ
４を用いた状態で、この斜め方向からイオン注入しても
良い。更に言えば、ホトレジストＰＲ４の代わりに側壁
絶縁膜を用いた状態で、斜め方向からイオン注入しても
良い。
ものにおいても、図１１に示すようにホトレジストＰＲ
４を用いた状態で、この斜め方向からイオン注入しても
良い。更に言えば、ホトレジストＰＲ４の代わりに側壁
絶縁膜を用いた状態で、斜め方向からイオン注入しても
良い。
【００５４】更に、上述した各々の実施形態では、片側
ＬＤＤ構造の（ドレイン側のみ、低濃度ドレイン領域と
高濃度ドレイン領域とを有する）半導体装置に本発明を
適用した例を紹介したが、本発明を両側ＬＤＤ構造の
（ソース・ドレイン側ともに、低濃度ドレイン領域と高
濃度ドレイン領域とを有する）半導体装置に適用するも
のであっても構わない。
ＬＤＤ構造の（ドレイン側のみ、低濃度ドレイン領域と
高濃度ドレイン領域とを有する）半導体装置に本発明を
適用した例を紹介したが、本発明を両側ＬＤＤ構造の
（ソース・ドレイン側ともに、低濃度ドレイン領域と高
濃度ドレイン領域とを有する）半導体装置に適用するも
のであっても構わない。
【００５５】更に言えば、上述した各々の実施形態で
は、本発明をＮチャネル型ＭＯＳトランジスタに適用し
た例を紹介したが、本発明をＰチャネル型ＭＯＳトラン
ジスタに適用するものであっても構わない。
は、本発明をＮチャネル型ＭＯＳトランジスタに適用し
た例を紹介したが、本発明をＰチャネル型ＭＯＳトラン
ジスタに適用するものであっても構わない。
【００５６】
【発明の効果】本発明によれば、ゲート電極から当該ゲ
ート電極の他端から離間され、かつ低濃度の逆導電型ド
レイン領域内に含まれる高濃度の逆導電型ドレイン領域
間にまたがる領域において、基板内の所定深さ位置に不
純物濃度ピークを有し、基板表面に近い領域で不純物濃
度が低くなる中濃度の逆導電型層を形成することで、動
作耐圧の向上が図れる。特に、前記ゲート電極の端部か
ら所定間隔離れた位置に前記中濃度の逆導電型層を形成
することで、更なる高耐圧化が可能になる。
ート電極の他端から離間され、かつ低濃度の逆導電型ド
レイン領域内に含まれる高濃度の逆導電型ドレイン領域
間にまたがる領域において、基板内の所定深さ位置に不
純物濃度ピークを有し、基板表面に近い領域で不純物濃
度が低くなる中濃度の逆導電型層を形成することで、動
作耐圧の向上が図れる。特に、前記ゲート電極の端部か
ら所定間隔離れた位置に前記中濃度の逆導電型層を形成
することで、更なる高耐圧化が可能になる。
【図１】本発明の第１の実施形態の半導体装置の製造方
法を示す第１の断面図である。
法を示す第１の断面図である。
【図２】本発明の第１の実施形態の半導体装置の製造方
法を示す第２の断面図である。
法を示す第２の断面図である。
【図３】本発明の第１の実施形態の半導体装置の製造方
法を示す第３の断面図である。
法を示す第３の断面図である。
【図４】本発明の半導体装置及び従来の半導体装置のお
のおのの基板電流（ＩSub ）−ゲート電圧（ＶG ）特性
を示す図である。
のおのの基板電流（ＩSub ）−ゲート電圧（ＶG ）特性
を示す図である。
【図５】本発明の半導体装置及び従来の半導体装置のド
レイン電流（ＩD ）−ドレイン電圧（ＶD ）特性を示す
図である。
レイン電流（ＩD ）−ドレイン電圧（ＶD ）特性を示す
図である。
【図６】本発明の半導体装置及び従来の半導体装置の動
作耐圧を示す図である。
作耐圧を示す図である。
【図７】本発明の第２の実施形態の半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図８】本発明の第３の実施形態の半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図９】本発明の第４の実施形態の半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図１０】本発明の第５の実施形態の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図１１】本発明の第６の実施形態の半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図１２】従来の半導体装置を示す断面図である。
【図１３】従来の動作耐圧低下のメカニズムを説明する
ための半導体装置の断面図である。
ための半導体装置の断面図である。
【図１４】従来の寄生バイポーラトランジスタの等価回
路を示す図である。
路を示す図である。
【図１５】従来の動作耐圧低下のメカニズムを説明する
ための正帰還ループを示す図である。
ための正帰還ループを示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 ▲たく▼也 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5F040 DA00 DC01 EC07 EF13 EF18 FB04 FC13
Claims (12)
- 【請求項１】 一導電型の半導体基板上にゲート絶縁膜
を介して形成されたゲート電極と、 前記ゲート電極の一端に隣接する高濃度の逆導電型ソー
ス領域と、 前記チャネル領域を介して前記ソース領域と対向して形
成された低濃度の逆導電型ドレイン領域と、 前記ゲート電極の他端から離間され、かつ前記低濃度の
逆導電型ドレイン領域内に含まれる高濃度の逆導電型ド
レイン領域と、 少なくとも前記ゲート電極から所定間隔を存した位置か
ら前記高濃度の逆導電型ドレイン領域間にまたがる領域
であって、前記基板内の所定深さ位置に不純物濃度ピー
クを有し、基板表面に近い領域で不純物濃度が低くなる
ように中濃度の逆導電型層が形成されていることを特徴
とする半導体装置。 - 【請求項２】 一導電型の半導体基板上にゲート絶縁膜
を介して形成されたゲート電極と、 前記ゲート電極の一端に隣接する低濃度の逆導電型ソー
ス・ドレイン領域と、 前記ゲート電極から離間され、かつ前記低濃度の逆導電
型ソース・ドレイン領域内に含まれる高濃度の逆導電型
ソース・ドレイン領域と、 少なくとも前記ゲート電極から所定間隔を存した位置か
ら前記高濃度の逆導電型ソース・ドレイン領域間にまた
がる領域であって、前記基板内の所定深さ位置に不純物
濃度ピークを有し、基板表面に近い領域で不純物濃度が
低くなるように中濃度の逆導電型層が形成されているこ
とを特徴とする半導体装置。 - 【請求項３】 前記中濃度の逆導電型層が、前記ゲート
電極から前記高濃度の逆導電型ドレイン領域間あるいは
前記高濃度の逆導電型ソース・ドレイン領域間にまたが
る領域に形成されていることを特徴とする請求項１ある
いは請求項２に記載の半導体装置。 - 【請求項４】 一導電型の半導体基板上に低濃度の逆導
電型ドレイン領域をイオン注入により形成する工程と、 前記半導体基板全面にゲート絶縁膜を形成する工程と、 全面に導電膜を形成した後にパターニングして少なくと
も前記ドレイン領域上方にオーバーラップするゲート電
極を形成する工程と、 前記ゲート電極の一端に隣接する高濃度の逆導電型ソー
ス領域と、前記ゲート電極の他端から離間され、かつ前
記低濃度の逆導電型ドレイン領域内に含まれる高濃度の
逆導電型ドレイン領域とをイオン注入により形成する工
程と、 少なくとも前記ゲート電極の他端から所定間隔を存した
位置から前記高濃度の逆導電型ドレイン領域間にまたが
る領域であって、前記基板内の所定深さ位置に不純物濃
度ピークを有し、基板表面に近い領域で不純物濃度が低
くなるように中濃度の逆導電型層をイオン注入により形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項５】 一導電型の半導体基板上に低濃度の逆導
電型ソース・ドレイン領域をイオン注入により形成する
工程と、 前記半導体基板全面にゲート絶縁膜を形成する工程と、 全面に導電膜を形成した後にパターニングして少なくと
も前記ソース・ドレイン領域上方にオーバーラップする
ゲート電極を形成する工程と、 前記ゲート電極から離間され、かつ前記低濃度の逆導電
型ソース・ドレイン領域内に含まれる高濃度の逆導電型
ソース・ドレイン領域とをイオン注入により形成する工
程と、 少なくとも前記ゲート電極の端部から所定間隔を存した
位置から前記高濃度の逆導電型ソース・ドレイン領域間
にまたがる領域であって、前記基板内の所定深さ位置に
不純物濃度ピークを有し、基板表面に近い領域で不純物
濃度が低くなるように中濃度の逆導電型層をイオン注入
により形成する工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項６】 前記中濃度の逆導電型層の形成工程が、
リンイオンを１００ＫｅＶ〜２００ＫｅＶ程度の高加速
エネルギーでイオン注入してなることを特徴とする請求
項４あるいは請求項５に記載の半導体装置の製造方法。 - 【請求項７】 前記中濃度の逆導電型層の形成工程が、
ホトレジストをマスクにして前記ゲート電極から所定間
隔離れた位置から前記高濃度の逆導電型ドレイン領域間
あるいは前記高濃度の逆導電型ソース・ドレイン領域間
にまたがる領域にイオン注入してなることを特徴とする
請求項４あるいは請求項５に記載の半導体装置の製造方
法。 - 【請求項８】 前記中濃度の逆導電型層の形成工程が、
前記ゲート電極の側壁部に形成した側壁絶縁膜をマスク
にして当該ゲート電極から所定間隔離れた位置から前記
高濃度の逆導電型ドレイン領域間あるいは前記高濃度の
逆導電型ソース・ドレイン領域間にまたがる領域にイオ
ン注入してなることを特徴とする請求項４るいは請求項
５記載の半導体装置の製造方法。 - 【請求項９】 前記中濃度の逆導電型層の形成工程が、
前記ゲート電極形成用の導電膜上に形成したホトレジス
トをマスクに当該導電膜を等方性エッチングすることで
ゲート電極を形成した後に、前記ホトレジストをマスク
にして前記ゲート電極から所定間隔離れた位置から前記
高濃度の逆導電型ドレイン領域間あるいは前記高濃度の
逆導電型ソース・ドレイン領域間にまたがる領域にイオ
ン注入してなることを特徴とする請求項４あるいは請求
項５に記載の半導体装置の製造方法。 - 【請求項１０】 前記中濃度の逆導電型層の形成工程
が、前記ゲート電極をマスクにして当該ゲート電極の斜
め上方からイオン注入することで、ゲート電極から所定
間隔離れた位置から前記高濃度の逆導電型ドレイン領域
間あるいは前記高濃度の逆導電型ソース・ドレイン領域
間にまたがる領域に形成することを特徴とする請求項４
あるいは請求項５に記載の半導体装置の製造方法。 - 【請求項１１】 前記中濃度の逆導電型層の形成工程
が、前記ゲート電極を被覆するように形成したホトレジ
ストをマスクにして斜め上方からイオン注入すること
で、ゲート電極から所定間隔離れた位置から前記高濃度
の逆導電型ドレイン領域間あるいは前記高濃度の逆導電
型ソース・ドレイン領域間にまたがる領域に形成するこ
とを特徴とする請求項４あるいは請求項５に記載の半導
体装置の製造方法。 - 【請求項１２】 前記中濃度の逆導電型層の形成工程
が、前記ゲート電極をマスクにしてイオン注入すること
で、当該ゲート電極の端部から前記高濃度の逆導電型ド
レイン領域間あるいは前記高濃度の逆導電型ソース・ド
レイン領域間にまたがる領域に形成することを特徴とす
る請求項４あるいは請求項５に記載の半導体装置の製造
方法。
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