CN105745748B - 使用低压工艺制造的高压器件 - Google Patents

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Abstract

一种高压晶体管包括有源区，有源区包括由浅沟槽隔离的边界的内边缘限定的第一导电类型的扩散区。具有侧边缘和端部边缘的栅极设置在有源区之上。与第一导电类型相反的第二导电类型的分隔开的源极区和漏极区关于栅极的侧边缘向外设置在有源区中。比源极区和漏极区更轻掺杂的第二导电类型的轻掺杂区包围源极区和漏极区并且在源极区和漏极区之间朝向栅极向内延伸以限定沟道，并且朝向浅沟槽隔离的所有内边缘向外延伸。从至少漏极区的轻掺杂区的外部边缘与浅沟槽隔离的内边缘分隔开。

Description

使用低压工艺制造的高压器件
相关申请的交叉引用
本申请要求于2013年11月21日提交的美国临时专利申请No.61/907,235“HighVoltage Device Fabricated Using Low-Voltage Processes”的益处，其内容通过参考完全结合在本公开中。
背景技术
对硅-氧化物-氮化物-氧化物-硅(SONOS)非易失性存储器编程要求相对于在器件上使用的其它电压的介质高或者高编程电压。用于提供这些编程电压的器件应该具有充分高的结击穿电压，并且通常使用比标准I/O器件更厚的栅极氧化物层被制造，以增加栅极击穿电压。将这些器件的形成结合到现有互补金属氧化物半导体(CMOS)制造工艺中通常涉及附加掩模和不是传统CMOS制造工艺的一部分的工艺步骤。
更特别地，为了实现足够的栅极和结击穿电压，现有高(高于10V)或者介质高(5V至10V)电压器件特别是在限定这些器件的有源区的浅沟槽隔离(STI)区的边缘处、以及前述较厚栅极处使用定制的掺杂轮廓，这所有均致使降低产量。
发明内容
根据本发明的一方面，公开了可以使用传统CMOS工艺制造的高压(5V至10V)晶体管，而不需要设置附加掩模和其它工艺步骤。晶体管包括包围至少漏极区并且可选地源极区的轻掺杂区。轻掺杂区朝向由浅沟槽隔离(STI)的内边缘限定的有源区的边缘向外延伸，然而轻掺杂区的外边缘与浅沟槽隔离的内边缘分隔开。
附图说明
图1是根据本发明的一方面的高压晶体管的示意性布局的顶视图。
图2是在跨沟道的宽度的方向上沿着线2-2获得的图1的高压晶体管的布局的截面图。
图3是在沿着沟道的漏极边缘的方向上沿着栅极的漏极边缘附近的线3-3获得的图1的高压晶体管的布局的截面图。
图4是根据本发明的另一方面的高压晶体管的示例性布局的顶视图。
图5是在跨沟道的宽度的方向上沿着线5-5获得的图4的高压晶体管的布局的截面图。
图6是在沿着沟道的漏极边缘的方向上沿着栅极的漏极边缘附近的线6-6获得的图4的高压晶体管的布局的截面图。
图7是示出用于本发明的高压晶体管的示例性制造工艺的流程图。
具体实施方式
本领域普通技术人员将认识到，本发明的以下描述仅是示例性的，并且不以任何方式限制。本发明的其它实施方式容易将它们本身提供给这样的本领域技术人员。关于在P-阱中形成的n-沟道器件特别描述以下实施方式，将理解，在N-阱中形成的p-沟道器件类似地形成。
参考图1至图3，顶视图和截面图示出根据本发明的一方面制造的高压晶体管10的示例性布局，其中，晶体管的漏极侧从扩散边缘被回撤(pull back)。图1是顶视图，图2是在跨沟道的宽度的方向上沿图1的线2-2获得的截面图，并且图3是在沿着沟道的漏极边缘的方向上沿着在栅极的漏极边缘附近的图1的线3-3获得的截面图。
高压晶体管10的有源区是位于浅沟槽隔离区14内的p-阱区12。N+源极区16和N+漏极区18形成在p-阱12中。轻掺杂漏极(LDD)区20和22分别包围源极区16和漏极区18，并且在源极和漏极之间限定沟道。栅极24在沟道之上设置在基板上方并且与基板绝缘。隔离物26形成在栅极的侧边缘上，以通过阻挡在本领域中已知的栅极边缘处的较高源极/漏极注入物制造形成LDD区20和22。在典型实施方式中，LDD掺杂水平在约5e16cm-3与5e17cm-3之间，并且源极/漏极注入物掺杂在约1e19cm-3与1e20cm-3之间。隔离物在图2中示出但是在图1中未被指示以避免使附图复杂化。
如图2中所示，p-阱扩散12中的LDD区域22的从晶体管10的漏极18向外延伸的边缘与本发明中的STI区域的内边缘向内分隔开，如在参考标号28a处所示的。在典型实施方式中，包围漏极区18的漏极LDD区22与STI区14的内边缘向内分隔开约100nm与500nm之间。扩散边缘是由于这些区域中存在最高电场而导致器件通常被首次击穿的位置。在沟道宽度的边缘处，即在由图1中的箭头28b并且通过图3中的参考标号28b指示的栅极24的端部边缘附近，还执行该向内分隔开。如从图1和图3的检验可以看出，栅极24的端部在28b处延伸超过LDD区的外边缘，并且甚至延伸到在晶体管有源区的STI边界上方的区域中。
回撤LDD区22的外部改变漏极18周围的电势轮廓，并且显著降低STI区14的边缘处的电场。通过这样，漏极结击穿电压显著增加，并且将容易满足约8伏或者更高的电压击穿要求。该向内分隔开在器件的漏极侧很重要，在漏极侧，在正常器件操作期间将发现最高电压。这稍微降低掩模对称性。各个设计者在设计时将权衡该折衷。虽然本领域普通技术人员将认识到，什么是“高压”将随着收缩器件尺寸而依比例决定(scale)，但是本发明的原理将仍然有效。
为了进一步改进结击穿，自对准硅化物(salicide)阻挡层30至少在漏极侧被引入，使得仅源极、漏极和栅极触点附近的硅被自对准硅化(salicide，即，转换为金属自对准硅化物)。本领域普通技术人员将想到，为了简单起见，图1的顶视图示出到源极区16和漏极区18中的每个的单个触点，但是在根据本发明的教导制造的实际集成电路中可以采用多触点。如本领域中已知的，在图2中示出金属自对准硅化物区32在源极区16、漏极区18和栅极区24的上表面处的接触孔中。因为扩散(p-阱12)的外边缘被在STI区12的内边缘之上延伸的自对准硅化物阻挡层30覆盖，所以它们没有被转换为金属自对准硅化物。结果，它们具有较低电场和泄漏、以及在漏极拐角处生成的减少很多的焦耳热。由此，在很大程度上改进了晶体管的健壮性。
还参考图4至图6，顶视图和截面图示出根据本发明的另一方面制造的高压晶体管40的示例性布局，其中，晶体管的漏极侧和源极侧从扩散边缘被回撤。图4是顶视图，图5是在跨沟道的宽度的方向上沿着图4的线5-5获得的截面图，并且图6是在沿着沟道的漏极边缘的方向上沿着栅极的漏极侧附近的图4的线6-6获得的截面图。
图4至图6的晶体管40类似于图1至图3的晶体管10。与图1至图3的晶体管10的元件相同的晶体管40的元件由用于识别图4至图6中的相应元件的相同参考标记指示。
高压晶体管40的有源区是位于浅沟槽隔离区14内的p-阱区12。N+源极区16和N+漏极区18形成在p-阱12中。轻掺杂漏极(LDD)区20和22包围源极区16和漏极区18并且在源极和漏极之间限定沟道。栅极24在沟道上设置在基板上方并且与基板绝缘。如本领域中已知的，隔离物26形成在栅极的边缘上以通过阻挡在栅极边缘处的较高源极/漏极注入物制造形成LDD区20和22。在示例性实施方式中，LDD掺杂等级在约5e16cm-3至约5e17cm-3之间，并且源极/漏极注入物掺杂在约1e19cm-3至约1e20cm-3之间。隔离物在图5中示出并且在图4中未被指示以避免使附图复杂化。
如图5和图6中所示，分别从晶体管40的漏极18(朝向图5的右侧)和源极16(朝向图5的左侧)朝向STI区14向外延伸的p-阱扩散12中的LDD区20和22的边缘与本发明中的STI区14的内边缘向内分隔开。在示例性实施方式中，LDD区20和22与STI 14的内边缘向内分隔开约100nm到约500nm之间。在图4至图6中所示的本发明的实施方式中，在如在参考标号28a处指示的晶体管10的漏极侧和源极侧处的LDD区22的边缘处(如图5中所示)并且还(如在图1至图3中所示的实施方式中)在由图4中的箭头28b和图6中的参考标号28b指示的栅极24的端部附近的沟道的边缘处执行该向内分割开。如从图4和图6的检查可以看出，栅极24的端部在28b处延伸超过外部LDD区的外部边缘，并且甚至延伸到晶体管有源区的STI边界上方的区域中。
从STI区14回撤LDD区22的外部和漏极N+注入物改变漏极18周围的电势轮廓并且显著降低STI区14的边缘处的电场。从STI区40回撤LDD区20的外部改变源极20周围的电势轮廓并且显著降低STI区14的边缘处的电场。通过这样，漏极结击穿电压显著增加，并且将容易满足约9伏的介质高电压要求。注意，LDD区与STI区14的边缘的该向内分隔开对器件的漏极侧很重要，在漏极侧，在正常器件操作期间将找到最高电压，但是在本发明的该实施方式中，在图4至图6中所示的源极侧处还设置向内分隔开。这使得将使用更对称的掩模，但是在源极16处的LDD区20的回撤将稍微增加源极阻抗。各个设计者在设计时将权衡这些折衷。
为了进一步改进结击穿，至少在漏极侧引入自对准硅化物阻挡层30，使得仅触点(包括栅极触点32)附近的硅被自对准硅化(即，转换为金属自对准硅化物)。如图5中所示，为了对称在源极侧可以类似地引入自对准硅化物阻挡层30。本领域普通技术人员将想到，为了简单起见，图4的顶视图示出到源极区16和漏极区18中的每个的单个触点，但是在根据本发明的教导制造的实际集成电路中可以采用多触点。在图5中示出金属自对准硅化物区域32在源极区、漏极区和栅极区的上表面处的接触孔中，如本领域中已知的。因为扩散(p-阱12)的外边缘被在STI区12的内边缘之上延伸的自对准硅化物阻挡层30覆盖，所以它们没有被转换为金属自对准硅化物。结果，它们具有较低电场和泄漏、以及在漏极拐角处生成的减少很多的焦耳热。由此，在很大程度上改进了晶体管的健壮性。
本发明的高压晶体管可以使用传统低压逻辑CMOS工艺流程制造。现在参考图7，示出用于制造本发明的高压晶体管的示例性工艺40。工艺开始于参考标号42。在参考标号44处，使用传统光刻和蚀刻步骤限定和形成STI区。接下来，使用传统注入步骤用沟道停止注入物掺杂沟槽的底部。然后，使用传统沉积技术用介电材料填充沟槽。
在参考标号46处，使用传统光刻和掺杂剂扩散技术针对所有器件形成p-阱和n-阱。本领域普通技术人员将想到，在传统CMOS工艺中，在STI形成步骤之前或者之后可以执行阱形成步骤。
接下来，如在参考标号48处所示，使用传统技术针对所有晶体管器件生长或者沉积栅极氧化物层。在参考标号50处，还使用已知技术沉积并且限定多晶硅层，以在集成电路上针对所有晶体管器件形成栅极。
在参考标号52处，针对集成电路上的所有器件形成LDD区。使用传统光刻步骤施加针对轻掺杂漏极(LDD)区的掩模。在传统CMOS工艺中已经使用了LDD掩模。掩模几何形状被更改以适于图16中所示的本发明的特征，特别是从漏极LDD的所形成的STI区回撤，并且可选地从源极LDD的所形成的STI区回撤。然后，使用传统离子注入步骤注入LDD区。
在形成LDD区之后，在参考标号54处，在栅极边缘处形成栅极隔离物，如本领域中已知的。在参考标号56处，然后使用传统光刻步骤施加N+掩模。在传统CMOS工艺中已经使用N+掩模以在电路中形成所有n沟道晶体管。然后，使用传统注入步骤针对所有器件注入源极区和漏极区。
在参考标号58处，然后使用本领域中已知的光刻、沉积和蚀刻步骤限定和形成自对准硅化物阻挡层。在采用自对准硅化的触点以形成自对准硅化物阻挡层的传统CMOS工艺中已经存在该工艺序列，该自对准硅化物阻挡层被配置成从I/O晶体管中的栅极边缘回撤自对准硅化物区，以提供静电放电保护。根据本发明的一方面，修改针对该工艺的现有掩模以添加本发明的自对准硅化物阻挡层的特征，使得针对自对准硅化物孔的氧化蚀刻工艺结合在此教导的自对准硅化物阻挡层的几何形状，特别是仅N+区域和栅极区中的硅被自对准硅化，并且在STI区的内边缘处的有源区的边缘处不形成自对准硅化物。
在参考标号60处，然后针对自对准硅化物的金属层被沉积并且被快速地退火，以在本领域已知的自对准硅化物掩模的孔中形成自对准硅化物区。金属层的覆盖未被转换为金属自对准硅化物的自对准硅化物掩模的部分然后例如通过选择性金属蚀刻步骤被去除，如本领域中已知的。
在参考标号62处，然后执行正常后端工艺步骤，包括沉积电介质、形成并且限定一个或更多个金属互连层和连接通孔、以及器件钝化。工艺结束于参考标号64。
从以上工艺描述，本领域普通技术人员将容易想到，在不更改现有CMOS制造工艺的情况下可以制造本发明的高压晶体管。通过改变在针对工艺设置的已经存在的掩模中使用的多个掩模的几何形状，该工艺适于本发明的高压晶体管，以适于在此公开的本发明的几何特征。
与传统方法相比，本发明提供显著更简单的制造工艺，并且与诸如源极/漏极扩展MOS器件的其它可能解决方案相比，本发明提供显著总元件封装(footprint)减小。新器件与现有工艺完全兼容，并且在沟道宽度和长度方面容易可伸缩，这对于有效电路设计是关键的。
虽然示出和描述了本发明的实施方式和应用，但是对于本领域技术人员明显的是，在不脱离在此的本发明的概念的情况下，比以上描述的更多修改是可以的。因此，除了所附权利要求的精神之外，本发明将不被限制。

Claims (23)

1.一种高压晶体管，所述高压晶体管包括：
有源区，所述有源区包括由浅沟槽隔离的边界的内边缘限定的第一导电类型的扩散区；
栅极，所述栅极具有设置在所述有源区之上并且与所述有源区绝缘的侧边缘和端部边缘；
与所述第一导电类型相反的第二导电类型的分隔开的源极区和漏极区，所述源极区和所述漏极区关于所述栅极的所述侧边缘向外设置在所述有源区中；
所述第二导电类型的第一轻掺杂区，所述第一轻掺杂区比所述源极区和所述漏极区更轻地掺杂，所述第一轻掺杂区在所述源极区和所述漏极区之间朝向所述栅极向内延伸以在所述栅极下面限定沟道；以及
所述第二导电类型的第二轻掺杂区，所述第二轻掺杂区比所述源极区和所述漏极区更轻地掺杂，所述第二轻掺杂区从至少所述漏极区朝向所述浅沟槽隔离的所述内边缘向外延伸，所述第二轻掺杂区的外边缘与遍及所述有源区的整个体积的所述浅沟槽隔离的所述内边缘通过所述有源区的从所述第二轻掺杂区的所述外边缘横向延伸到所述浅沟槽隔离的所述内边缘的部分而分隔开。
2.根据权利要求1所述的高压晶体管，其中，所述第二轻掺杂区的所述外边缘与所述浅沟槽隔离的所述内边缘分隔开100nm到500nm之间。
3.根据权利要求1所述的高压晶体管，所述高压晶体管还包括：
自对准硅化物阻挡层，所述自对准硅化物阻挡层设置在所述有源区之上并且至少延伸到所述浅沟槽隔离的内边缘，所述自对准硅化物阻挡层具有形成在所述自对准硅化物阻挡层中的、延伸到所述源极区和所述漏极区并且延伸到所述栅极的接触孔；以及
金属自对准硅化物层，所述金属自对准硅化物层形成在所述源极区和所述漏极区以及所述栅极处的所述接触孔中。
4.根据权利要求3所述的高压晶体管，其中，所述自对准硅化物阻挡层在所述浅沟槽隔离之上延伸。
5.根据权利要求1所述的高压晶体管，其中，所述轻掺杂区被掺杂到在5e16cm-3到5e17cm-3之间的水平。
6.根据权利要求1所述的高压晶体管，其中，所述源极区和所述漏极区被掺杂至在1e19cm-3到1e20cm-3之间的水平。
7.根据权利要求1所述的高压晶体管，其中，所述第二轻掺杂区从所述源极区和所述漏极区两者朝向所述浅沟槽隔离的所述内边缘向外延伸，所述第二轻掺杂区的外边缘与遍及所述有源区的整个体积的所述浅沟槽隔离的所述内边缘通过所述有源区的从所述第二轻掺杂区的所述外边缘横向延伸到所述浅沟槽隔离的所述内边缘的部分而分隔开。
8.根据权利要求1所述的高压晶体管，其中，所述第二轻掺杂区的所述外边缘与所述浅沟槽隔离的所述内边缘分隔开100nm到500nm之间。
9.根据权利要求1所述的高压晶体管，其中，所述第二轻掺杂区从至少所述漏极区朝向所述浅沟槽隔离的所述内边缘在沟道长度的边缘处向外延伸，所述第二轻掺杂区在所述沟道长度的方向上的外边缘与遍及所述有源区的整个体积的所述浅沟槽隔离的所述内边缘通过所述有源区的在所述沟道长度的方向上从所述轻掺杂区的所述外边缘横向延伸到所述浅沟槽隔离的所述内边缘的部分而分隔开。
10.一种高压晶体管，所述高压晶体管包括：
有源区，所述有源区包括由浅沟槽隔离的边界的内边缘限定的p型扩散区；
栅极，所述栅极具有设置在所述有源区之上并且与所述有源区绝缘的侧边缘和端部边缘；
分隔开的n型源极区和漏极区，所述源极区和所述漏极区关于所述栅极的所述侧边缘向外设置在所述有源区中；
第一轻掺杂n型区，所述第一轻掺杂n型区比所述源极区和所述漏极区更轻地掺杂，所述第一轻掺杂区在所述源极区和所述漏极区之间朝向所述栅极向内延伸以在所述栅极下面限定沟道；以及
第二n型轻掺杂区，所述第二n型轻掺杂区比所述源极区和所述漏极区更轻地掺杂，所述第二n型轻掺杂区从所述漏极区朝向所述浅沟槽隔离的所述内边缘向外延伸，所述第二轻掺杂区的外边缘与遍及所述有源区的整个体积的所述浅沟槽隔离的所述内边缘通过所述有源区的从所述第二轻掺杂区的所述外边缘横向延伸到所述浅沟槽隔离的所述内边缘的部分而分隔开。
11.根据权利要求10所述的高压晶体管，其中，所述第二轻掺杂区的所述外边缘与所述浅沟槽隔离的所述内边缘分隔开100nm到500nm之间。
12.根据权利要求10所述的高压晶体管，所述高压晶体管还包括：
自对准硅化物阻挡层，所述自对准硅化物阻挡层设置在所述有源区之上并且至少延伸到所述浅沟槽隔离的所述内边缘，所述自对准硅化物阻挡层具有形成在所述自对准硅化物阻挡层中的、延伸到所述源极区和所述漏极区并且延伸到所述栅极的接触孔；以及
金属自对准硅化物层，所述金属自对准硅化物层形成在所述源极区和所述漏极区以及所述栅极处的所述接触孔中。
13.根据权利要求12所述的高压晶体管，其中，所述自对准硅化物阻挡层在所述浅沟槽隔离之上延伸。
14.根据权利要求10所述的高压晶体管，其中，所述轻掺杂区被掺杂到在5e16cm-3到5e17cm-3之间的水平。
15.根据权利要求10所述的高压晶体管，其中，所述源极区和所述漏极区被掺杂至在1e19cm-3到1e20cm-3之间的水平。
16.根据权利要求10所述的高压晶体管，其中，所述第二轻掺杂区从所述源极区和所述漏极区两者朝向所述浅沟槽隔离的所有所述内边缘向外延伸，所述第二轻掺杂区的外边缘与遍及所述有源区的整个体积的所述浅沟槽隔离的所述内边缘通过所述有源区的从所述轻掺杂区的所述外边缘横向延伸到所述浅沟槽隔离的所述内边缘的部分而分隔开。
17.根据权利要求10所述的高压晶体管，其中，所述第二轻掺杂区的所述外边缘与所述浅沟槽隔离的所述内边缘分隔开100nm到500nm之间。
18.根据权利要求10所述的高压晶体管，其中，所述第二轻掺杂区从至少所述漏极区朝向所述浅沟槽隔离的所述内边缘在沟道长度的边缘处向外延伸，所述第二轻掺杂区在所述沟道长度的方向上的外边缘与遍及所述有源区的整个体积的所述浅沟槽隔离的所述内边缘通过所述有源区的在所述沟道长度的方向上从所述轻掺杂区的所述外边缘横向延伸到所述浅沟槽隔离的所述内边缘的部分而分隔开。
19.一种用于在半导体基板上制造高压晶体管的方法，所述方法包括以下步骤：
针对将形成在集成电路中的所有所述晶体管，在所述半导体基板中限定并且形成浅沟槽隔离区；
针对将形成在所述集成电路中的所有所述晶体管，在所述半导体基板中限定并且形成阱区；
针对将形成在所述集成电路中的所有所述晶体管，在所述阱区中形成栅极氧化物层；
在所述栅极氧化物层之上针对将形成在所述集成电路中的所有所述晶体管形成栅极；
注入掺杂物以针对将形成在所述集成电路中的所有所述晶体管形成轻掺杂漏极区，针对所述高压晶体管的至少漏极的所述轻掺杂漏极区与将形成所述高压晶体管的漏极的所述浅沟槽隔离区的内边缘分隔开；
在将形成在所述集成电路中的所有所述晶体管的所述栅极的侧面处形成栅极隔离物；以及
注入掺杂物以针对将形成在所述集成电路中的所有所述晶体管形成源极和漏极，所述高压晶体管的所述漏极被形成为由所述高压晶体管的所述轻掺杂漏极区完全包围。
20.根据权利要求19所述的方法，所述方法还包括以下步骤：
针对将形成在所述集成电路上的所有所述晶体管形成自对准硅化物阻挡层，所述高压晶体管上的所述自对准硅化物阻挡层具有允许仅在所述高压晶体管的漏极区上和栅极区上形成自对准硅化物的几何形状；以及
针对将形成在所述集成电路中的所有所述晶体管形成金属自对准硅化物层。
21.根据权利要求19所述的方法，其中，注入掺杂物以针对将形成在所述集成电路中的所有所述晶体管形成轻掺杂漏极区的步骤包括：注入掺杂物以针对将形成在所述集成电路中的所有所述晶体管形成轻掺杂漏极区，针对所述高压晶体管的所述漏极和源极的所述轻掺杂漏极区与所述浅沟槽隔离区的所有内边缘分隔开。
22.根据权利要求20所述的方法，其中，针对将形成在所述集成电路上的所有所述晶体管形成自对准硅化物阻挡层的步骤包括：在所述高压晶体管上形成所述自对准硅化物阻挡层，以在所述浅沟槽隔离区的内边缘之上延伸。
23.根据权利要求20所述的方法，其中，针对将形成在所述集成电路上的所有所述晶体管形成自对准硅化物阻挡层的步骤还包括：在所述高压晶体管上形成所述自对准硅化物阻挡层，使得所述高压晶体管的N+源极区中的硅被自对准硅化。
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