CN103247684A - 具有低衬底漏电的绝缘栅双极型晶体管结构 - Google Patents

具有低衬底漏电的绝缘栅双极型晶体管结构 Download PDF

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Abstract

本发明提供了一种高压金属氧化物半导体横向扩散器件(HV LDMOS)，尤其是绝缘栅双极结型晶体管(IBGT)，以及其制造方法。该器件包括半导体衬底、形成在衬底上的栅极结构、形成在衬底内栅极结构的两侧的源极和漏极，形成在衬底内的第一掺杂阱以及形成在第一阱内的第二掺杂阱。栅极、源极、第二掺杂阱和第一阱的一部分以及漏极结构的一部分被在硅衬底中的深沟槽隔离部件和注氧层包围。本发明还公开了具有低衬底漏电的绝缘栅双极型晶体管结构。

Description

具有低衬底漏电的绝缘栅双极型晶体管结构
技术领域
本发明总体上涉及半导体技术，更具体地，涉及高压半导体器件及其制造方法。
背景技术
半导体集成电路(IC)材料、设计、加工和制造方面的技术进步已使IC器件能够一直缩小尺寸，这种情况下每一代具有比上一代更小并且更复杂的电路。
由于诸如金属氧化物半导体场效应晶体管(MOSFET)的器件构成的半导体电路适于高压应用，例如包括高压绝缘栅双极型晶体管(HV IGBT)的高压横向扩散金属氧化物半导体器件(HV LDMOS)，所以随着因先进技术而持续降低尺寸，引起了关于降低电压性能的问题。为了防止源极和漏极之间的击穿，或者减少源极和漏极之间的阻抗，标准MOS制造工艺流程可通过高浓度的多次注入实现。实质的衬底漏电和电压击穿通常发生并伴随着器件可靠性降低。
HV MOS晶体管的性能常被它的衬底漏电和击穿电压(BV)阈值限定。实质的衬底漏电降低了转换速度并且增加了不必要的闭锁。为减少衬底漏电已开发出绝缘体上硅(SOI)衬底的全部或部分使用。全部使用SOI衬底成本很高并且会导致低BV阈值。部分使用SOI衬底会得到提高的BV阈值，但是在制造上较难并且成本更高。
因此，一直在继续寻求一种具有低衬底漏电和高击穿电压阈值的HVLDMOS器件和以经济的方式制造该种HV LDMOS器件的方法。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种高压半导体晶体管，包括：
具有第一导电类型的轻掺杂半导体衬底，其中所述轻掺杂半导体衬底的一部分包括位于所述轻掺杂半导体衬底的顶面之下的注氧层；
具有第二导电类型的第一阱区，所述第一阱区形成在所述轻掺杂半导体衬底上方；
在所述第一阱区中并且具有所述第一导电类型的第二阱区；
在所述第一阱区上方并且部分嵌入所述第一阱区内的绝缘结构，所述绝缘结构不接触所述第二阱区；
在所述第一阱区上方靠近所述绝缘结构的栅极结构；
在所述第一阱区中位于从所述栅极结构横跨所述绝缘结构的位置处的漏极区，所述漏极区包括邻接所述绝缘结构的第一漏极部分和远离所述绝缘结构的第二漏极部分；
在所述第二阱区中的源极区，所述源极区设置在所述栅极结构与所述漏极区相对的一侧；以及
在所述第一阱区中的深沟槽隔离部件，所述深沟槽隔离部件包围所述第二阱区、所述绝缘结构、所述栅极结构、所述源极区和所述第一漏极部分，其中所述深沟槽隔离部件接触所述注氧层。
在可选实施例中，所述注氧层在从所述轻掺杂半导体衬底的所述顶面向下大约300nm处具有峰值氧浓度。
在可选实施例中，所述注氧层包括约5E20以上的氧浓度以及所述注氧层的厚度为大约100nm。
在可选实施例中，所述注氧层在所述轻掺杂半导体衬底的所述顶面之下至少100nm。
在可选实施例中，所述第一漏极部分具有所述第一导电类型，以及所述第二漏极部分具有所述第二导电类型。
在可选实施例中，所述源极区包括具有所述第一导电类型的第一区和具有所述第二导电类型的第二区。
在可选实施例中，所述深沟槽隔离部件接触氧浓度大于约1E20的所述注氧层。
在可选实施例中，所述深沟槽隔离部件包括热生长氧化硅。
在可选实施例中，所述深沟槽隔离部件的宽度为至少100nm。
在可选实施例中，所述第二阱区包括第一部分和第二部分，所述第一部分包围所述源极区以及所述第二部分在所述栅极结构下方横向延伸。
在可选实施例中，所述栅极结构包括栅电极，所述栅电极包括Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi或者它们的组合。
在可选实施例中，所述栅极结构包括栅极介电层，所述栅极介电层包括氧化硅、高K介电材料和氮氧化硅。
在可选实施例中，所述栅极结构部分形成在所述绝缘结构上。
根据本发明的一个方面，提供了一种制造高压半导体晶体管的方法，包括：
提供具有第一导电类型的轻掺杂半导体衬底；
将氧气注入到顶面下方的所述轻掺杂半导体衬底中以形成注氧层；
在所述衬底上方外延生长第一阱区，所述第一阱区具有与所述第一导电类型不同的第二导电类型；
在所述第一阱区中形成第二阱区的第一掺杂部分，所述第一掺杂部分占据从所述第一阱区的顶面开始并且向下延伸进入所述第一阱区中的区域；
在所述第一阱区中形成所述第二阱的第二掺杂部分，所述第二掺杂部分从所述第一掺杂部分开始朝漏极区横向延伸，并且所述第一掺杂部分和所述第二掺杂部分具有所述第一导电类型；
在所述衬底上形成绝缘层；
在所述衬底和所述第一阱区中形成深沟槽隔离部件，其中所述深沟槽隔离部件包围所述第二阱区和所述绝缘层，并且接触所述注氧层；
在所述衬底上形成栅极结构，所述栅极结构具有覆在所述绝缘层上的第一部分、覆在所述第一阱区上的第二部分以及覆在所述第二阱区的所述第一掺杂部分上的第三部分；以及
在所述第二阱区的所述第一掺杂部分中所述栅极结构与所述绝缘层相对的一侧形成源极区；
在所述第一阱区中形成所述漏极区，其中所述漏极区的第一部分被包围在所述深沟槽隔离部件内，所述漏极区的第二部分在所述深沟槽隔离部件外。
在可选实施例中，所述方法进一步包括在所述漏极区的所述第一部分和所述第二部分中的每一个、所述栅极结构和所述源极区上形成互连结构。
在可选实施例中，形成所述源极区和形成所述漏极区通过同时注入所述源极区的一部分和所述漏极区的一部分来部分地实施。
在可选实施例中，形成所述深沟槽隔离部件包括蚀刻出接触所述注氧层的深沟槽以及用氧化硅填充所述深沟槽。
在可选实施例中，用氧化硅填充所述深沟槽包括在所述深沟槽的底部和侧壁上热生长氧化硅层并沉积氧化硅。
在可选实施例中，形成所述源极区包括在所述第二阱区的所述第一掺杂部分中形成两个相反的掺杂区。
附图说明
当结合附图进行阅读时，根据下面的详细描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了讨论清楚，各种部件的尺寸可以被任意增大或减小。
图1A和图1B是两种类型的传统高压横向扩散金属氧化物半导体(HVLDMOS)晶体管器件的截面图。
图2A和图2B是两种类型的使用绝缘体上硅(SOI)衬底的传统HVLDMOS晶体管器件的截面图。
图3是根据本发明各实施例的HV LDMOS晶体管的截面图。
图4是根据本发明各实施例的在HV LDMOS晶体管中的注氧层的注氧分布图。
图5是根据本发明各实施例的在对HV LDMOS晶体管的操作期间漏极电流相对于漏极电压的绘图。
图6是根据本发明各实施例模仿的HV LDMOS晶体管的电势图。
图7是根据本发明各实施例的在晶体管处于截止状态时的漏极电流相对于漏极电压的绘图。
图8是根据本发明各方面的制造HV LDMOS器件的方法的流程图。
图9A至图9H是根据本发明的方法实施例在制造各个阶段中的与本发明HV LDMOS器件实施例对应的工件的截面图。
下面将参考附图详细阐述本发明的各实施例。
具体实施方式
本发明涉及具有低衬底漏电和高击穿电压阈值的HV LDMOS器件和制造这种HV LDMOS器件的方法。应当理解，下面的公开提供了许多不同的实施例或例子，以实现本发明的不同特征。以下将描述部件和布置的具体实例以简化本发明。当然，这些仅是实例并不旨在限制本发明。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复只是为了简化和清楚，并且其本身不表示所讨论的多个实施例和/或配置之间的关系。此外，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。
空间关系术语诸如“在...之下”、“在...下面”、“下面的”、“在...上面”、以及“上面的”等可在此使用，以便于描述图中示出的一个元件或部件与另一元件或部件的关系。应当理解，除图中所示的方位之外，空间关系术语还包括使用或操作中器件的各种不同方位。例如，如果翻转图中所示的器件，则被描述为在其他元件或部件“下面”或“之下”的元件将被定位为在其他元件或部件的“上面”。因此，示例性术语“在...下面”包括在上面和在下面的方位。器件可以以其它方式定位(旋转90度或在其他方位)，并且通过在此使用的空间关系描述符进行相应地解释。
图1A是一种传统HV LDMOS晶体管的截面图。在图1A中，n型HVMOS器件100制造在p衬底101中。深n阱(n漂移)形成在衬底101中。场氧化层108形成在n阱102上方以及栅极140部分地覆在场氧化层108上方。源极和漏极形成在栅极140的相对侧。源极包括包含在p阱104中的一对相反掺杂区p+(132)和n+(133)。源极端子130电连接至源极区132和133。在栅极140的一侧和场氧化层108的边缘，n+掺杂漏极区120形成在n阱102中并且电连接至漏极端子120。p顶部区105形成在场氧化层108和深注入n漂移区102之间。p顶部区105是浮置层并且不连接至源极区或漏极区。
图1B是另一传统HV LDMOS器件150的截面图。不像图1A中的器件100，器件150用埋入p阱155替换p顶部层。在图1B中，n型HV LDMOS器件制造在p衬底151中。深n阱(n漂移)形成在衬底151中。场氧化层158形成在n阱152上，以及栅极190部分地覆在场氧化层158上。源极和漏极各形成在栅极的一侧。源极包括p型区p+(182)和n型区n+(183)，它们都被容纳在p阱154内。源极端子180电连接至源极区182和183。在栅极190的相对侧和场氧化层158的边缘，n+掺杂漏极区153形成在n阱152中并且电连接至漏极端子170。深注入区p阱155形成在深注入n漂移区152的中间，并且也在场氧化层158之下但是没有连接至场氧化层158。埋入p阱区155是浮置层并且不连接至源极或漏极区。
为了处理图1A和图1B的传统HV LDMOS晶体管的实质衬底电流泄露，开发出如图2所示的形成在绝缘体上硅(SOI)的HV LDMOS晶体管。HV LDMOS结构形成在包括氧化埋层(BOX)201的SOI衬底上方。在工作期间，BOX层201限制衬底的电流泄露。然而图2A的HV LDMOS导致非常低的击穿电压(BV)阈值(大约图1A和图1B的传统LV LDMOS的1/3)，因为BOX层201通过形成在BOX层201下的移动电荷层阻止了耗尽区进入到衬底的扩展。
开发出图2B的部分SOI器件以增加BV阈值。在图2A中，BOX层201没有在整个器件下面延伸。去除部分BOX层201，然后衬底材料重新形成在漏极结构203和n阱205下面。在该部分SOI器件中，施加在漏极和衬底之间的电压被穿过BOX层201和耗尽层进入到衬底来支持，这明显提高了器件BV阈值。然而，部分SOI器件的制造困难并且成本非常高。一种形成部分SOI衬底的方法包括从背侧蚀刻穿过p衬底207以去除部分BOX层而留下前侧的完整的衬底材料，然后向后外延生长衬底材料。因为p衬底的厚度，蚀刻和再生长材料的量相比于典型的半导体工艺非常大并且增加了SOI晶圆的成本，所以该方法难于实施大量制造。形成部分SOI衬底的另一方法包括从前侧蚀刻部分BOX层，在BOX层的部分上沉积多晶硅，以及在BOX层和多晶硅周围生长单晶衬底。然后退火工艺熔化多晶区域而维持在单晶区域中的结构。于是引起热梯度使得允许穿过多晶区进入到单晶结构中的再结晶。该工艺导致在BOX层上的非平面顶面，因而必须在进一步的外延工艺能继续之前平坦该顶面。正如背侧蚀刻和再生长方法，该方法成本很高并且难于实施大量制造。
图3示出了根据本发明各实施例的HV LDMOS晶体管的截面图。图3的HV LDMOS是没有使用昂贵的SOI衬底以及难于实施的工艺的具有低衬底漏电和良好BV阈值的晶体管。HV LDMOS300可以是高压绝缘栅双极型晶体管(HV IGBT)。在图3中，提供了具有第一导电类型的轻掺杂衬底301。在本实施例中，HV LDMOS晶体管300是n型HV LDMOS，因而衬底301包括p型硅衬底(p衬底)。衬底是半导体晶圆，如硅晶圆。可选地或另外，衬底可包括其他半导体，例如锗、碳化硅、砷化镓、砷化铟和磷化铟。衬底可包括半导体合金，例如硅锗、碳化硅锗、磷砷化镓(gallium arsenic phosphide)以及磷化镓铟。
诸如注氧隔离(SIMOX)的工艺被用于生成在衬底301的顶面305下的注氧层303。注氧层303不会影响衬底301的顶面305的平面性。第一阱307形成在衬底301上方，第一阱具有与衬底不同的导电类型。例如，衬底具有p型导电性，而第一阱具有n型导电性。在本实施例中，第一阱307是通过外延工艺使用掺杂剂形成的在p衬底上方的N漂移(n阱)。
第二阱309形成在第一阱307中，第二阱309具有与衬底301相同的导电类型。第二阱309可称为P体(P-body)。第二阱309可具有不同的部分，每一部分在第一阱307内具有与其他部分不同的位置和深度。两部分被用单独的掺杂工艺形成。例如，如图3所示，第二阱P体309具有部分309a，其包围源极区324和326；以及另外的部分309b，其从部分309a以朝漏极结构328和330的方向延伸。P体的部分309a和309b连接。N漂移307具有诸如磷的n型掺杂物，以及P体309具有诸如硼的p型掺杂物。在一种实施例中，N漂移307和P体309可通过多个工艺步骤形成，无论是现在已知的还是将来开发的，例如在衬底上生长牺牲氧化层，为P体区309a和309b或者N漂移307的位置进行开设图案，以及注入杂质。
场绝缘层308形成在衬底上。栅极结构345和340具有覆在第一阱N漂移307上的第一部分以及覆在第二阱P体309上的第二部分。栅极结构包括栅极介电层340和形成在栅极介电层340上的栅电极345。栅极介电层340可包括适于高压应用的氧化硅层。可选地，栅极介电层340可任选地包括高k介电材料、氮氧化硅、其他合适的材料或者其组合。高k介电材料选自：金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、氧化铪或它们的组合。栅极介电层340可具有多层结构，例如一层氧化硅以及另一层高k材料。可使用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、热氧化、其他合适的工艺或者它们的组合形成。
栅电极345连接至金属互连件316，并且设置在栅极介电层340上。在一些实施例中，栅电极345包括掺杂的或者不掺杂的多晶硅。可选地，栅电极层345包括金属，例如Al，Cu，W，Ti，Ta，TiN，TaN，NiSi，CoSi，其他合适的导电材料或它们的组合。栅电极层345通过CVD、PVD、ALD、电镀或其他工艺形成。栅电极层可具有多层结构以及用多步骤工艺形成。
漏极结构328和330形成在第一阱N漂移307中并且从上方连接至漏极互连件314。漏极结构328和330设置在从栅极结构340和345穿过场氧化层308的位置处。源极结构324和326形成在第二阱P体309的上部309a的顶面中，从漏极结构328和330穿过栅极结构340和345的位置处。在一些实施例中，源极具有两个相反掺杂区324和326，它们都形成在在第二阱P体309的上部309a的顶面中并且都从上方连接至源极互连件318。源极326和漏极结构330的第一区可具有第一导电类型，其与衬底301的导电类型相同。源极326和漏极结构330的第二区可具有第二导电类型，其与第一阱307的导电类型相同。例如在图3中，源极324和漏极结构328的第一区包括n型掺杂剂，例如磷或砷，以及源极326和漏极结构330的第二区包括p型掺杂剂，例如硼。源极结构和漏极结构可通过诸如离子注入或扩散的方法形成。可使用快速热退火(RTA)工艺以激活注入的掺杂剂。
深沟槽隔离(DTI)311横向包围栅极结构340和345、源极结构324和326、第二阱P体309、场氧化层308以及第一阱307中的漏极结构330。注意DTI311没有包围漏极结构328。DTI部件连接至注氧层303以将HVLDMOS300的某些部件装在绝缘材料DTI311和注氧层303内。DTI部件311是介电材料。在一些实施例中，DTI部件的宽度是大约100nm或者更多。DTI部件311可包括在沟槽的侧壁上形成热生长氧化硅层然后用热生长或沉积的氧化硅填充沟槽。例如，DTI311可用氧化硅使用CVD工艺(诸如高密度等离子体(HDP)CVD)填充。
图4是在衬底301中的注氧层303的注氧分布图。从衬底301的顶面305进行测量，注氧层303的氧浓度分布为在从顶面305向下大约300nm处或者在大约200nm和400nm之间具有峰值氧浓度401。注氧层303的厚度403被限定为顶面之下的一部分：该部分具有预定量以上的氧浓度。例如，注入层厚度可以是大约100nm并且具有约5E20以上的氧浓度。注入层在顶面305以下至少100nm，并且可在约150nm至约450nm之间。基于注入能量和注入持续时间，注入层可制得更薄或更厚。注意靠近顶面约0至约75nm处的注入分布的部分405是表面噪声，并不反映注氧浓度。
图5是在栅极电压为20伏时晶体管工作期间电流相对于漏极电压的绘图。换句话说，晶体管导通以实现源极和漏极之间的电传导。线501表示相对于漏极电压的漏极电流(安培/微米)。线501显示出晶体管的正常工作，即漏极电流随漏极电压的增长而增长。在漏极处大约150伏至大约200伏的高压工作区期间，电流增长几乎是线性的。线503显示出在相同工作期间的对数尺度的衬底电流(安培/微米)。虽然衬底电流(换句话说，不期望的衬底泄露电流)在漏极电压的工作范围稍微增长，然而其一直保持在大约2Log-11之下。线503显示出在晶体管工作期间可忽略的衬底漏电。因而，在工作期间从本发明晶体管流走最小电流使得功率减少，并且闭锁以及其他不期望现象的可能性的发生减少。
图6是对于HV LDMOS晶体管当856.6伏的高压施加到漏极(图6的左上部)时模仿的电势图。由于漏极被分隔成部分328和330，高电势遍及衬底而不是被限制在DTI311和注氧层303组成的袋装件内。漏极结构328的使用允许HV LDMOS晶体管300具有非常高的击穿电压，因为电势线伸至硅衬底内。
图7示出了晶体管处于截止状态时栅极电压具有5伏情况下的漏极电流相对于漏极电压的绘图。源极和漏极之间的阻抗为每平方分米大约40兆欧姆(mega ohms)。线701显示出E-10安培/微米级的漏极电流。漏极电流轻微增长直到施加800伏以上的电流，并且击穿阈值被指示为在862伏处。击穿阈值相比于不包括单独的漏极结构328的晶体管的击穿阈值要高很多，例如，与图2A的据记录击穿电压为163伏的晶体管相比。击穿电压也高于图2B的据记录击穿电压为499伏的部分SOI晶体管。
图8是根据本发明各实施例的制造高压横向扩散MOS半导体器件的方法800的流程图。应当注意，方法800可以以互补金属氧化物半导体(CMOS)技术工艺流程实施。因此，应当理解，在方法800之前、之后和期间可提供附加的工艺，并且在此仅简明地描述了一些工艺。
方法开始于块801，提供半导体衬底。衬底具有第一导电类型。例如如图9A所示，衬底可以是p型如衬底901。在各实施例中，衬底901是轻掺杂硅。方法800继续到块803，将氧气注入到在衬底的顶面下的轻掺杂半导体衬底中。图9B示出了衬底901具有在衬底901的顶面之下的注氧层903。首先图案化衬底901以保护不打算暴露在氧气注入下的区域。然后将氧气注入到自顶面至少约100nm的衬底中。使用相对高的量以实现每立方分米大约1E21原子的氧气峰值或更大。顶面保持为平面以用于后续的外延工艺。在注入后，去除图案以得到如图9B示出的工件。
在图8的操作805中，形成具有第二导电类型的第一阱区，其不同于第一导电类型的衬底。如图9C所示，例如，第一阱905可以是n阱，如形成在p衬底901上的n阱(N漂移)。可使用现有已知的外延工艺采用原位掺杂在衬底上方外延生长第一阱905或者掺杂步骤可在后续使用注入或热扩散方法实施。例如，第一阱905的厚度可以是大约4微米，或者在大约2至大约5微米之间。
方法800继续块807，在第一阱区中形成第二阱区。图9D示出了实施块807的步骤之后的工件。图9D示出在第一阱区905中的第二阱区907。可用两次操作形成第二阱区907。第二阱907的第一部分907a首先形成在第一阱905中。第二阱907的第一部分907a从第一阱905的顶面开始并且向下延伸入第一阱905中。第二阱907的第二部分907b形成在第一阱905中，该第二部分907b在第一阱905的顶面之下自第一部分907a横向延伸并且超出第二阱的第一部分907a的顶面。第二阱的第一部分907a和第二部分907b具有第一导电类型。例如，第二阱是p型掺杂的。第二阱的第一部分907a和第二部分907b通过注入p型掺杂剂和使用不同的图案来形成。可首先用第一图案形成两者中的任一个，然后用第二图案形成另一个。注入实质上使用在不同注入能量级的相同掺杂剂浓度以实现变化的深度。如图9D所示，最后得到的第二阱为靴状，但是其他的变形也是可能的。例如，第二阱可以是倒置T形状。
方法800继续块809，在工件上形成绝缘层，也称为场氧化层。场氧化层可包括电介质，例如氧化硅、氮化物或者其他合适的绝缘材料。图9E示出了在第一阱905上方以及第一阱905中的场氧化层909的例子，场氧化层909靠近但没有邻接第二阱907。可通过热氧化工艺形成场氧化层909。图案化工件以在有氧气存在的情况下保护场氧化层不期望以及不受高温(例如大约800摄氏度)的区域。
在图8的下一个块811中，形成深沟槽隔离(DTI)部件。在图9E中，DTI部件911横向包围在第一阱905中的场氧化层909和第二阱907，并且连接至注氧层903。DTI911和注氧层903包围HV LDMOS的多个部件并且将这多个部件与衬底和其他器件隔离开。在一些实施例中，DTI911接触氧浓度大于约1E20的注氧层。通过使用蚀刻掩模蚀刻深沟槽形成DTI部件911，其中蚀刻掩模可以是光掩模或者硬掩模，然后用绝缘材料填充深沟槽。在一种实施例中，绝缘材料是与场氧化层的材料相同的热生长氧化硅。DTI材料可与场氧化层同时或者不同时生长。在一个实施例中，在场氧化层形成之前首先蚀刻深沟槽，然后重新图案化工件以暴露场氧化层区域和沟槽。在深沟槽内并同时在第一阱905的暴露部分上生长氧化硅绝缘体。氧化硅首先填充深沟槽并且当场氧化层909继续生长时闭合开口。在另一例子中，首先在深沟槽侧壁和底部形成热生长氧化硅薄层，然后用等离子体辅助的沉积工艺(如高密度等离子体(HDP)CVD)填充深沟槽。
再参考图8，在操作813中，在工件上方形成栅极结构。如图9F所示，栅极结构具有下部介电层913a和上部电极层913b。栅极结构913可覆在三个区域上：栅极结构913的第一部分覆在场氧化层909的边缘上，栅极结构913的第二部分覆在第一阱905的顶面上，以及栅极结构的第三部分覆在第二阱907的第一部分907a上。可通过包括光刻图案和蚀刻实现三个区域的栅极结构913的精确覆盖。下面描述一种在这三个区域上图案化栅极介电层和电极层的示例性方法。光刻胶层通过诸如旋涂的适合工艺形成在多晶硅电极层上，然后用适当的光刻图案形成方法图案化以形成图案化的光刻胶部件。因而，光刻胶的图案能够通过干蚀刻工艺转移到下面的多晶硅电极层和栅极介电层，从而用多个工艺步骤和各种适当的顺序形成栅电极和栅极介电层。场氧化层、第一阱和第二阱的栅极结构的精确覆盖受光刻对准过程控制。然后剥离光刻胶层。在另一种实施例中，仅图案化栅电极层。在另一种实施例中，硬掩模层形成在多晶硅层上。图案化的光刻胶层形成在硬掩模层上。光刻胶层的图案转移至硬掩模层，然后转移至多晶硅层以形成栅电极。硬掩模层可包括氮化硅、氮氧化硅、碳化硅和/或其他合适的介电材料，并且可使用诸如CVD或PVD的方法形成。
再参考图8，方法800继续块815，形成源极区和漏极区。如图9G所示，源极区915包括两个区915a和915b。第一源极区915a可具有第一导电类型；第二源极区915b，形成为紧挨第一源极区915a，可具有第二导电类型。例如，第一部分源极是p型，以及第二部分源极是n型，或者反之亦然。漏极区917包括两个区917a和917b。第一漏极区917a具有第一导电类型；第二漏极区917b，形成为穿过DTI部件900紧挨第一漏极区917，可具有第二导电类型。例如，第一部分漏极是p型，以及第二部分漏极是n型，或者反之亦然。通过在每一区中注入n型掺杂物或p型掺杂物或者两种类型的掺杂物形成第一和第二源极区以及第一和第二漏极区。各区的部分可同时被注入。在一个例子中，区917a和915b同时被注入，以及区917b和区915a同时被注入。在另一个例子中，所有的区被用一种类型的掺杂物注入，并且仅有两个区被用另一种类型的掺杂物注入。在又一例子中，各区在不同的时间被注入。
再参考图8，在晶体管上方形成互连结构。如图9H所示，互连结构919，921和923形成在晶体管的各部件上。注意，互连结构919具有两部分，一部分连接至漏极区917a和917b中的每一个。互连结构921连接至栅极结构913。互连结构923单独或者共同连接至源极区915a和915b。互连结构919，921和923中的每一个都包括与晶体管元件直接接触的接触部分以及在接触部分之上的互连部分。在一个实施例中，层间电介质(ILD)和多层互连(MLI)结构在配置中形成使得ILD将每一金属层与其他金属层分开并隔离。在进一步的实施例中，MLI结构包括形成在衬底上的接触件、通孔和金属线。在一个例子中，MLI结构可包括导电材料，如铝、铝/硅/铜合金、钛、氮化钛、钨、多晶硅、金属硅化物或它们的组合，因而也称为铝互连件。可用包括物理气相沉积(溅射)，化学气相沉积(CVD)或其组合的工艺形成铝互连件。其他形成铝互连件的制造技术可包括光刻工艺和蚀刻以图案化用于垂直连接(通孔和接触件)和水平连接(导线)的导电材料。可选地，铜多层互连件被用于形成金属图案。铜互连结构可包括铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物或它们的组合。铜互连件可通过包括CVD、溅射或其他合适工艺的技术形成。
ILD材料包括氧化硅。可选地或另外，ILD包括具有低介电常量(例如介电常量小于约3.5)的材料。在一个实施例中，介电层包括二氧化硅、氮化硅、氮氧化硅、聚酰亚胺、旋涂式玻璃(SOG)、掺氟的硅酸盐玻璃(FSG)，掺碳的氧化硅、黑金刚石
Figure BDA00002814287600131
(Black
Figure BDA00002814287600132
California州的Santa Clara的应用材料)、干凝胶、气凝胶、非结晶氟化碳、派瑞林(Parylene)，双苯并环丁烯类化合物BCB(bis-benzocyclobutenes)、SiLK(陶氏化学公司Dow Chemical，Midland，Michigan)、聚酰亚胺和/或其他合适材料。可通过包括旋涂、CVD或其他合适工艺的技术形成介电层。
MLI和ILD结构可用诸如镶嵌工艺的集成工艺形成。在一种镶嵌工艺中，诸如铜的金属被用作互连件的导电材料。另一金属或金属合金可另外或可选地被用于各种导电部件。因此，氧化硅、氟化硅玻璃或者低介电常量(k)材料可用于ILD。在镶嵌工艺期间，在介电层中形成沟槽，然后在沟槽中填充铜。然后实施化学机械抛光(CMP)技术以回蚀刻和平坦化衬底表面。
在各实施例中，本发明提供了性能提高的高压器件，被配置成形成在双阱结构(n型阱内部有延伸的p型阱)中的横向扩散MOS(HV LDMOS)，其中双阱结构在衬底内并且被包围在绝缘袋状件内，这将衬底泄露电流减小到几乎为零。漏极区的单独部分在绝缘袋状件的外部使得在高漏极电压施加的期间衬底对电势线是可用的。
上面论述了若干实施例的特征。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他处理和结构以达到与在此介绍的实施例的相同目的和/或实现相同优点。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种高压半导体晶体管，包括：
具有第一导电类型的轻掺杂半导体衬底，其中所述轻掺杂半导体衬底的一部分包括位于所述轻掺杂半导体衬底的顶面之下的注氧层；
具有第二导电类型的第一阱区，所述第一阱区形成在所述轻掺杂半导体衬底上方；
在所述第一阱区中并且具有所述第一导电类型的第二阱区；
在所述第一阱区上方并且部分嵌入所述第一阱区内的绝缘结构，所述绝缘结构不接触所述第二阱区；
在所述第一阱区上方靠近所述绝缘结构的栅极结构；
在所述第一阱区中位于从所述栅极结构横跨所述绝缘结构的位置处的漏极区，所述漏极区包括邻接所述绝缘结构的第一漏极部分和远离所述绝缘结构的第二漏极部分；
在所述第二阱区中的源极区，所述源极区设置在所述栅极结构与所述漏极区相对的一侧；以及
在所述第一阱区中的深沟槽隔离部件，所述深沟槽隔离部件包围所述第二阱区、所述绝缘结构、所述栅极结构、所述源极区和所述第一漏极部分，其中所述深沟槽隔离部件接触所述注氧层。
2.根据权利要求1所述的高压半导体晶体管，其中，所述注氧层在从所述轻掺杂半导体衬底的所述顶面向下大约300nm处具有峰值氧浓度。
3.根据权利要求1所述的高压半导体晶体管，其中，所述注氧层包括约5E20以上的氧浓度以及所述注氧层的厚度为大约100nm。
4.根据权利要求1所述的高压半导体晶体管，其中，所述注氧层在所述轻掺杂半导体衬底的所述顶面之下至少100nm。
5.根据权利要求1所述的高压半导体晶体管，其中，所述第一漏极部分具有所述第一导电类型，以及所述第二漏极部分具有所述第二导电类型。
6.一种制造高压半导体晶体管的方法，包括：
提供具有第一导电类型的轻掺杂半导体衬底；
将氧气注入到顶面下方的所述轻掺杂半导体衬底中以形成注氧层；
在所述衬底上方外延生长第一阱区，所述第一阱区具有与所述第一导电类型不同的第二导电类型；
在所述第一阱区中形成第二阱区的第一掺杂部分，所述第一掺杂部分占据从所述第一阱区的顶面开始并且向下延伸进入所述第一阱区中的区域；
在所述第一阱区中形成所述第二阱的第二掺杂部分，所述第二掺杂部分从所述第一掺杂部分开始朝漏极区横向延伸，并且所述第一掺杂部分和所述第二掺杂部分具有所述第一导电类型；
在所述衬底上形成绝缘层；
在所述衬底和所述第一阱区中形成深沟槽隔离部件，其中所述深沟槽隔离部件包围所述第二阱区和所述绝缘层，并且接触所述注氧层；
在所述衬底上形成栅极结构，所述栅极结构具有覆在所述绝缘层上的第一部分、覆在所述第一阱区上的第二部分以及覆在所述第二阱区的所述第一掺杂部分上的第三部分；以及
在所述第二阱区的所述第一掺杂部分中所述栅极结构与所述绝缘层相对的一侧形成源极区；
在所述第一阱区中形成所述漏极区，其中所述漏极区的第一部分被包围在所述深沟槽隔离部件内，所述漏极区的第二部分在所述深沟槽隔离部件外。
7.根据权利要求6所述的方法，进一步包括在所述漏极区的所述第一部分和所述第二部分中的每一个、所述栅极结构和所述源极区上形成互连结构。
8.根据权利要求6所述的方法，其中，形成所述源极区和形成所述漏极区通过同时注入所述源极区的一部分和所述漏极区的一部分来部分地实施。
9.根据权利要求6所述的方法，其中，形成所述深沟槽隔离部件包括蚀刻出接触所述注氧层的深沟槽以及用氧化硅填充所述深沟槽。
10.根据权利要求9所述的方法，其中，用氧化硅填充所述深沟槽包括在所述深沟槽的底部和侧壁上热生长氧化硅层并沉积氧化硅。
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