CN113380799B - 低位错密度高可靠性高低压cmos自对准双阱工艺方法及器件 - Google Patents

低位错密度高可靠性高低压cmos自对准双阱工艺方法及器件 Download PDF

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Abstract

本发明公开低位错密度高可靠性高低压CMOS自对准双阱工艺方法及器件。方法步骤：1)形成低缺陷密度高压N型阱和低压N型阱；2)形成自对准P型阱；3)兼容高低压兼容厚薄栅氧结构；4)兼容多层金属互连结构；器件包括衬底、高压N型阱、低压N型阱、自对准P型阱、LOCOS场氧化层、低压MOS薄栅氧化层、栅多晶层、P型MOS轻掺杂源漏注入区、侧壁保护层、P型MOS源漏注入区、多晶层、氧氮介质层、N型MOS源漏注入区、高压MOS厚栅氧化层、栅多晶层顶层氧氮介质保护层、硅/多晶硅‑金属层M1间接触孔、硅/多晶硅/场氧‑金属层M1层间ILD介质平坦化层等。本发明实现了精细控制高压阱区的位错缺陷密度，有效抑制高压阱区隔离PN结反向偏置漏电。

Description

低位错密度高可靠性高低压CMOS自对准双阱工艺方法及器件
技术领域
本发明涉及半导体集成电路领域，具体是低位错密度高可靠性高低压CMOS自对准双阱工艺方法及器件。
背景技术
在CMOS/BiCMOS模拟集成电路制造过程中，对于影响MOS 器件性能阱区低缺陷高可靠性愈来愈重视。尤其是高低压兼容亚微米CMOS模拟工艺，需要该工艺既可以提供深结的低漏电耐高压阱区，也可以提供低功耗低工作电压的浅结阱区。特别是对于高性能高工作电压器件，要求采用温度高、时间长的推阱作业来保证阱区杂质分布均匀并且稳定，同时后续工艺热过程不能影响阱区杂质浓度分布。正常的初始单晶硅片中基本上不存在宏观位错缺陷，但是硅片经过后续的高温工艺过程，宏观位错就可以在硅片中形成，也会出现位错缺陷倍增现象。这将会导致器件性能退化，电路可靠性等诸多问题。比如阱边缘区域位错密度直接决定隔离PN结的反向偏置漏电流强弱，最终影响集成电路器件的稳定性和可靠性等。
另一方面，在高低压兼容亚微米CMOS模拟工艺中，采用自对准双阱工艺，既可以实现双阱区的工艺要求，又可以通过减少光刻工艺次数精简工艺步骤，降低制造成本。
因此，如何精细控制阱区缺陷实现减小漏电流、降低功耗是一项持续提升工艺稳定性和可靠性的研发工作。
发明内容
本发明的目的是提供低位错密度高可靠性高低压CMOS自对准双阱工艺方法，包括以下步骤：
1)在P型衬底上形成低位错密度高压N型阱注入区，并在低位错密度高压N型阱注入区内形成高压N型阱。在低位错密度高压 N型阱注入区以外区域形成自对准P型阱区，并在自对准P型阱区内形成P型阱。
所述低位错密度高压N型阱注入区具有深度范围为[h3,h4]的结深。所述低位错密度低压N型阱注入区具有深度范围为[h1,h2]的结深。且0<h1<h2<h3<h4。
2)在衬底上形成低压N型阱注入区，并在低压N型阱注入区内形成低压N型阱。在低压N型阱注入区以外区域形成自对准P型阱区，并在自对准P型阱区内形成P型阱。
3)在低位错密度高压N型阱注入区和低压N型阱注入区内形成P型MOS轻掺杂源漏注入区和P型MOS源漏注入区，并分别完成P型MOS轻掺杂源漏和P型MOS源漏的注入。
4)在低位错密度高压N型阱注入区、低压N型阱注入区和自对准P型阱区部分表面形成n埃米的LOCOS场氧化层。在低位错密度高压N型阱注入区、低压N型阱注入区和自对准P型阱区覆盖的表面区域形成m1埃米的厚栅氧化层。n>0。m1>0。
高压MOS厚栅氧化层表面的栅多晶层具有栅多晶层顶层氧氮介质保护层。利用后续栅多晶侧壁回刻工艺，完成高压器件的栅多晶保护结构。
在所述LOCOS场氧化层未覆盖的区域表面形成屏蔽保护层。在所述LOCOS场氧化层未覆盖的区域形成厚栅氧化层之前，去除所述屏蔽保护层。
5)在低压器件有源区域去除m1埃米厚的栅氧化层，完成清洗后形成m2埃米的低压MOS薄栅氧化层。m2>0。
高压MOS厚栅氧化层和低压MOS薄栅氧化层形成的步骤为：
5.1)在阱表面未被LOCOS场氧化层覆盖的区域形成m1埃米厚栅氧化层。
5.2)在低压器件有源区域去除m1埃米厚栅氧化层，完成清洗后形成m2埃米薄栅氧化层，其余厚度未改变的厚栅氧化层即为高压 MOS厚栅氧化层。
低压MOS薄栅氧化层表面的栅多晶层具有栅多晶层顶层氧氮介质保护层。利用后续栅多晶侧壁回刻工艺，完成低压器件的栅多晶保护结构。
6)在厚栅氧化层和低压MOS薄栅氧化层上淀积f埃米的栅多晶层。利用POCL3工艺完成栅多晶层掺杂。f>0。
7)在栅多晶层上淀积g埃米厚度的氮氧介质保护层，并采用光刻刻蚀工艺完成栅多晶层曝光刻蚀。g>0。
8)对刻蚀后的栅多晶层进行热氧化，并完成MOS管轻掺杂源漏注入。
9)完成栅多晶层侧壁保护层复合介质淀积，并完成栅多晶侧壁回刻制作。
10)完成常规CMOS源漏注入工艺，并采用快速退火工艺激活掺杂杂质、消除薄膜应力。
11)淀积二氧化硅介质层。
12)淀积USG低介电系数膜层，改善台阶填充覆盖性能。
所述栅多晶层、氮氧介质保护层、二氧化硅介质层的淀积方法包括低压化学汽相沉积法。
USG低介电系数膜层的淀积方法包括化学汽相沉积法。
13)采用化学机械抛光CMP工艺完成膜层平坦化加工，并采用干法刻蚀工艺完成器件接触孔加工。
14)采用钨溅射工艺和钨化学机械平坦化工艺完成器件接触孔填充加工，溅射铝硅铜膜层并完成金属连线刻蚀加工。
采用低位错密度高可靠性双栅氧高低压CMOS兼容自对准双阱工艺方法得到的器件，包括衬底、高压N型阱、低压N型阱、自对准P型阱、LOCOS场氧化层、高压MOS厚栅氧化层、低压MOS 薄栅氧化层、栅多晶层、P型MOS轻掺杂源漏注入区、P型MOS 源漏注入区、N型MOS源漏注入区、N型MOS轻掺杂源漏注入区、硅/多晶硅-金属层M1间接触孔、第一层金属膜层M1、硅/多晶硅/ 场氧-金属层M1层间ILD介质平坦化层、多层金属层间IMD介质平坦化层、次顶层金属层Mn-1、多层金属层间通孔、顶层金属层Mn。
所述高压N型阱的应用区域包括高压P型MOS器件区域、高压纵向NPN双极晶体管区域、隔离型高压N型MOS器件区域和高压NJFET器件区域。
所述低压N型阱的应用区域包括低压P型MOS器件区域、低压纵向NPN双极晶体管区域。
所述自对准P型阱的应用区域包括低压N型MOS器件区域、高压N型MOS器件区域。
所述高压N型阱、低压N型阱、自对准P型阱定义的有源区外其他表面覆盖有LOCOS场氧化层。
位于低压PMOS管和NMOS管的区域定义为有源区，表面覆盖有低压MOS薄栅氧化层。
位于高压PMOS管和NMOS管的区域定义为有源区，表面覆盖有高压MOS厚栅氧化层。
所述栅多晶层表面覆盖有栅多晶层顶层氧氮介质保护层。
所述栅多晶层通过多晶硅-金属层M1间接触孔与第一层金属膜层M1连通。
所述栅多晶层的侧壁为栅多晶膜层刻蚀后氧化膜层。
所述P型MOS源漏注入区通过硅-金属层M1间接触孔与第一层金属膜层M1连通。
所述N型MOS源漏注入区通过硅-金属层M1间接触孔与第一层金属膜层M1连通。
第一层金属膜层M1之下填充有硅/多晶硅/场氧-金属层M1层间 ILD介质平坦化层。
所述次顶层金属层Mn-1通过多层金属层间通孔与顶层金属层 Mn连通。
所述次顶层金属层Mn-1、顶层金属层Mn之间填充有多层金属层间IMD介质平坦化层。
本发明的技术效果是毋庸置疑的，本发明通过采用所述低位错密度高可靠性双栅氧高低压CMOS兼容自对准双阱工艺方法，精细控制高压阱区的位错缺陷密度，有效抑制高压阱区隔离PN结反向偏置漏电，同时可以将高压阱区隔离PN结反向偏置漏电流降低1～2个数量级，提高了器件电性能稳定性和工艺可靠性。
本发明通过采用所述低位错密度高可靠性双栅氧高低压CMOS 兼容自对准双阱工艺方法，有效抑制高压N型阱区纵向NPN双极晶体管中集电极-发射极串通现象，有效改善高压NPN双极晶体管的集电极-发射极双结击穿漏电性能。
本发明通过采用所述低位错密度高可靠性双栅氧高低压CMOS 兼容自对准双阱工艺方法，有效改善改善了有源区中MOS管厚、薄双栅氧质量，有效提升了MOS器件阈值开启电压的均匀性和产品的可靠性。
通过采用本发明所述低位错密度高可靠性双栅氧高低压CMOS 兼容自对准双阱工艺方法，实现了结深差异明显的高压N型阱和低压N型阱工艺兼容，同时实现了与常规自对准双阱工艺兼容。本发明提出的工艺方法提高工艺兼容性并降低产品的制造成本，有效提升产品成品率和市场竞争力。
附图说明
图1为利用本发明方法得到的器件的示意图；
图2是完成高压N型阱光刻注入和高温退火后的剖面图；
图3是完成与高压N型阱兼容的低压N型阱光刻注入和高温退火后的剖面图；
图4是完成氧化和第一层氮化硅剥离后自对准P型阱普注和高温退火后的剖面图；
图5是完成厚薄栅氧兼容工艺后的剖面图；
图6是完成高低压MOS管源漏注入后的剖面图；
图7是完成全局平坦化后接触孔刻蚀钨塞填充，以及第一层金属M1光刻后的剖面图；
图8是实施例1的低位错密度高可靠性双栅氧高低压CMOS兼容自对准双阱工艺方法获得的器件结构示意图；
图9为高缺陷密度薄膜示意图I；
图10为高缺陷密度薄膜示意图II；
图中：衬底16、LOCOS场氧化层20、P型MOS轻掺杂源漏注入区17、高压N型阱注入区11、高压MOS厚栅氧化层12、栅多晶层13、P型MOS源漏注入区14、自对准P型阱区15、低压MOS薄栅氧化层18、低压N型阱注入区19、N型MOS源漏注入区21、 N型MOS轻掺杂源漏注入区23、硅/多晶硅-金属层M1间接触孔22、第一层金属膜层24、硅/多晶硅/场氧-金属层M1层间ILD介质平坦化层25、多层金属层间IMD介质平坦化层201、次顶层金属层M202、多层金属层间通孔203、顶层金属层M204。
具体实施方式
下面结合实施例对本发明作进一步说明，但不应该理解为本发明上述主题范围仅限于下述实施例。在不脱离本发明上述技术思想的情况下，根据本领域普通技术知识和惯用手段，做出各种替换和变更，均应包括在本发明的保护范围内。
实施例1：
参见图1至图8，低位错密度高可靠性高低压CMOS自对准双阱工艺方法，包括以下步骤：
1)在P型衬底16上形成低位错密度高压N型阱注入区11，并在低位错密度高压N型阱注入区11内形成高压N型阱。在低位错密度高压N型阱注入区11以外区域形成自对准P型阱区15，并在自对准P型阱区15内形成P型阱。
所述低位错密度高压N型阱注入区11具有6～8微米的结深。所述低位错密度低压N型阱注入区19具有3～4微米的结深。
2)在衬底16上形成低压N型阱注入区19，并在低压N型阱注入区19内形成低压N型阱。在低压N型阱注入区19以外区域形成自对准P型阱区15，并在自对准P型阱区15内形成P型阱。
3)在低位错密度高压N型阱注入区11和低压N型阱注入区19 内形成P型MOS轻掺杂源漏注入区17和P型MOS源漏注入区14，并分别完成P型MOS轻掺杂源漏和P型MOS源漏的注入。
4)在低位错密度高压N型阱注入区11、低压N型阱注入区19 和自对准P型阱区15部分表面形成n埃米的LOCOS场氧化层20。在低位错密度高压N型阱注入区11、低压N型阱注入区19和自对准P型阱区15覆盖的表面区域形成m1埃米的厚栅氧化层12。n>0。 m1>0。
高压MOS厚栅氧化层12表面的栅多晶层13具有栅多晶层顶层氧氮介质保护层。利用后续栅多晶侧壁回刻工艺，完成高压器件的栅多晶保护结构。
在所述LOCOS场氧化层20未覆盖的区域表面形成屏蔽保护层。在所述LOCOS场氧化层20未覆盖的区域形成厚栅氧化层之前，去除所述屏蔽保护层。
5)在低压器件有源区域去除m1埃米厚的栅氧化层，完成清洗后形成m2埃米的低压MOS薄栅氧化层18。m2>0。
高压MOS厚栅氧化层12和低压MOS薄栅氧化层18形成的步骤为：
5.1)在阱表面未被LOCOS场氧化层20覆盖的区域形成m1埃米厚栅氧化层。
5.2)在低压器件有源区域去除m1埃米厚栅氧化层，完成清洗后形成m2埃米薄栅氧化层，其余厚度未改变的厚栅氧化层即为高压 MOS厚栅氧化层12。
低压MOS薄栅氧化层18表面的栅多晶层13具有栅多晶层顶层氧氮介质保护层。利用后续栅多晶侧壁回刻工艺，完成低压器件的栅多晶保护结构。
6)在厚栅氧化层12和低压MOS薄栅氧化层18上淀积f埃米的栅多晶层13。利用POCL3工艺完成栅多晶层掺杂。f>0。
7)在栅多晶层13上淀积g埃米厚度的氮氧介质保护层，并采用光刻刻蚀工艺完成栅多晶层曝光刻蚀。g>0。
8)对刻蚀后的栅多晶层13进行热氧化，并完成MOS管轻掺杂源漏注入。
9)完成栅多晶层13侧壁保护层复合介质淀积，并完成栅多晶侧壁回刻制作。
10)完成常规CMOS源漏注入工艺，并采用快速退火工艺激活掺杂杂质、消除薄膜应力。
11)淀积二氧化硅介质层。
12)淀积USG低介电系数膜层，改善台阶填充覆盖性能。
所述栅多晶层13、氮氧介质保护层、二氧化硅介质层的淀积方法包括低压化学汽相沉积法。
USG低介电系数膜层的淀积方法包括化学汽相沉积法。
13)采用化学机械抛光CMP工艺完成膜层平坦化加工，并采用干法刻蚀工艺完成器件接触孔加工。
14)采用钨溅射工艺和钨化学机械平坦化工艺完成器件接触孔填充加工，溅射铝硅铜膜层并完成金属连线刻蚀加工。
实施例2：
采用低位错密度高可靠性双栅氧高低压CMOS兼容自对准双阱工艺方法得到的器件，包括衬底16、高压N型阱11、低压N型阱 19、自对准P型阱15、LOCOS场氧化层20、高压MOS厚栅氧化层 12、低压MOS薄栅氧化层18、栅多晶层15、P型MOS轻掺杂源漏注入区17、P型MOS源漏注入区14、N型MOS源漏注入区21、N 型MOS轻掺杂源漏注入区23、硅/多晶硅-金属层M1间接触孔22、第一层金属膜层M124、硅/多晶硅/场氧-金属层M1层间ILD介质平坦化层25、多层金属层间IMD介质平坦化层201、次顶层金属层 Mn-1202、多层金属层间通孔203、顶层金属层Mn204。
所述高压N型阱11的应用区域包括高压P型MOS器件区域、高压纵向NPN双极晶体管区域、隔离型高压N型MOS器件区域和高压NJFET器件区域。
所述低压N型阱19的应用区域包括低压P型MOS器件区域、低压纵向NPN双极晶体管区域。
所述自对准P型阱15的应用区域包括低压N型MOS器件区域、高压N型MOS器件区域。
所述高压N型阱11、低压N型阱19、自对准P型阱定义的有源区外其他表面覆盖有LOCOS场氧化层20。
位于低压PMOS管和NMOS管的区域定义为有源区，表面覆盖有低压MOS薄栅氧化层18。
位于高压PMOS管和NMOS管的区域定义为有源区，表面覆盖有高压MOS厚栅氧化层12。
所述栅多晶层15表面覆盖有栅多晶层顶层氧氮介质保护层。
所述栅多晶层15通过多晶硅-金属层M1间接触孔22与第一层金属膜层M124连通。
所述栅多晶层15的侧壁为栅多晶膜层刻蚀后氧化膜层。
所述P型MOS源漏注入区14通过硅-金属层M1间接触孔22 与第一层金属膜层M124连通。
所述N型MOS源漏注入区21通过硅-金属层M1间接触孔22 与第一层金属膜层M124连通。
第一层金属膜层M124之下填充有硅/多晶硅/场氧-金属层M1 层间ILD介质平坦化层25。
所述次顶层金属层Mn-1202通过多层金属层间通孔203与顶层金属层Mn204连通。
所述次顶层金属层Mn-1202、顶层金属层Mn204之间填充有多层金属层间IMD介质平坦化层201。
实施例3：
低位错密度高可靠性双栅氧高低压CMOS兼容自对准双阱工艺方法，包括以下步骤：
1)在衬底16上完成清洗后热生长几百埃米垫氧化层薄膜，然后淀积h埃米厚度的低应力氮化硅薄膜，在高压N型阱注入区11 完成曝光、刻蚀、N型磷元素注入、1200℃氮气退火后形成需要的结深高压N型阱；h>0。
低位错密度高可靠性高压N型阱区控制方法为：
I)N型磷元素注入后湿法漂洗掉N阱窗口区域的垫氧化层薄膜，然后含氯氧化气氛中重新生长h0埃米的热氧化薄膜，消除刻蚀产生的氮化硅窗口边缘区机械应力，扩大刻蚀工艺窗口提升均匀性。
II)严格控制h0埃米的热氧化薄膜厚度，否则1200℃氮气退火后会在氮化硅窗口边缘形成图9和图10所示的高缺陷密度薄膜。此种高缺陷薄膜在后续正常氮化硅湿法剥离作业时无法去除。
III)严格控制淀积h埃米氮化硅薄膜厚度，否则1200℃氮气退火后会恶化氮化硅窗口边缘高缺陷密度薄膜的形成。此种高缺陷薄膜在后续正常氮化硅湿法剥离作业时无法去除。
形成的高缺陷密度缺陷可以认为是一种位错环。由于热应力和氮化硅与二氧化硅两种薄膜热膨胀系数的差异促进了位错聚集成团，并形成了一个螺形位错，导致根本不需要一个新层成核，晶体就可以从间断边缘上以螺旋形式生长。这种采用氮化硅和二氧化硅正常湿法剥离工艺不能去除的高位错薄膜可能是一种富氮或富硅的氮化硅晶体。
2)在衬底16上形成低压N型阱区19，在低压N型阱注入区 19完成曝光、刻蚀、N型磷元素注入。完成氧化前预清洗，在高压 N型阱注入区11和低压N型阱注入区19内热氧化生长数千埃米的二氧化硅膜层；
3)剥离氮化硅膜层后向硅片中注入硼元素，然后湿法剥离前工序生长的数千埃米的二氧化硅膜层。接下来，1150℃氮气退火形成P 型阱15并满足电路对于N型阱结深的要求。
由于高压N型阱和电压N型阱有数千埃米氧化层的保护，采用普注硼元素工艺，可以实现自对准注入，减少对应光刻版的需要。
4)在高压N型阱注入区11和低压N型阱注入区19以及自对准P型阱区15部分表面形成n埃米的LOCOS场氧化层20，在高压 N型阱注入区11和低压N型阱注入区19以及自对准P型阱区15 覆盖的表面区域形成m1埃米的厚栅氧化层12；n>0，m1>0；
5)在低压器件有源区域去除m3埃米厚栅氧化层，完成清洗后形成m2埃米的低压MOS薄栅氧化层18；m2>0；m3的值接近m1。
6)在厚栅氧化层12和薄栅氧化层18上利用低压化学汽相沉积法淀积f埃米栅多晶层13；利用POCL3工艺完成栅多晶层掺杂；f>0；
7)利用低压化学汽相沉积法工艺在栅多晶层13上淀积g埃米厚度的氮氧介质保护层，并采用光刻刻蚀工艺完成栅多晶层曝光刻蚀；g>0；
8)对所述刻蚀后的栅多晶层13进行热氧化，并完成MOS管轻掺杂源漏注入；
9)完成栅多晶层13侧壁保护层复合介质淀积，并完成栅多晶侧壁回刻制作；
10)完成常规CMOS源漏注入工艺，并采用快速退火工艺激活掺杂杂质和消除薄膜应力；
11)采用低压化学汽相沉积法淀积二氧化硅介质层；
12)在上述膜层上，采用PECVD淀积USG低介电系数膜层，改善台阶填充覆盖性能；
13)采用化学机械抛光CMP工艺完成膜层平坦化加工，并采用干法刻蚀工艺完成器件接触孔加工；
14)采用钨溅射工艺和钨化学机械平坦化工艺完成器件接触孔填充加工，溅射铝硅铜膜层并完成金属连线刻蚀加工。
实施例4：
前序工艺与实施3相同，还包括以下工序：
在衬底16上完成清洗后淀积几百埃米氧化层薄膜，然后淀积h 埃米厚度的LPCVD氮化硅薄膜，在高压N型阱注入区11完成曝光、刻蚀、N型磷元素注入、1200℃氮气退火后形成高压N型阱；h>0。
氮化硅薄膜下的氧化层如果采用淀积二氧化硅层，而不是热氧化生长二氧化硅膜层则高压阱区注入到硅衬底的硅间隙原子会显著减少。后续阱注入的磷杂质推进时需要更高的温度或更长的时间才能满足需要的结深要求。
淀积的氮化硅薄膜如果采用常规LPCVD淀积，需要相应调整垫氧化层厚度，否则阱区氮化硅边缘位错密度会增大，导致电路可靠性问题。
实施例5：
前序工艺与实施3相同，还包括以下工序：
在所述的高压N型阱完成1200℃推进后，可以选择窗口区域曝光带胶硼元素注入形成高压P阱区，利用自对准氧化层生成和低压 N阱推进热过程实现高压P阱区推进和杂质分布。
采用上述步骤可以实现隔离型NMOS器件P型阱区制作。
采用上述步骤可以实现NJFET晶体管P栅区和高压纵向NPN 晶体管P型基区制作。
实施例6：
前序工艺与实施例3相同，还包括以下工序：
在所述的高压N型阱，可以选择窗口区域曝光带胶磷元素注入形成新的高压N阱区，利用1200℃推进热过程一同实现高压N阱区推进和杂质分布。
采用上述步骤可以实现更高浓度，更大结深的高压N阱区，可以为电路设计人员提供更多种类的PMOS器件。.
实施例7：
前序工艺与实施例3相同，还包括以下工序：
对所述栅多晶层刻蚀热氧化后，根据需要完成ESD曝光注入等工艺，实现在高低压兼容CMOS工艺中集成ESD器件。
随后完成栅多晶侧壁保护氮氧膜层淀积和栅多晶回刻工艺，形成π型栅多晶结构。
实施例8：
一种低位错密度高可靠性双栅氧高低压CMOS兼容自对准双阱工艺方法，其特征在于，包括以下步骤：
1)在P型衬底16上形成N型阱注入区11，并在N型阱注入区 11内形成高压N型阱；在高压N型阱注入区11以外区域形成自对准P型阱区15，并在自对准P型阱区15内形成P型阱；
在所述低位错密度高压N型阱注入区11具有6～8微米的结深；在所述低位错密度低压N型阱注入区19具有3～4微米的结深。
2)在衬底16上形成N型阱注入区19，并在N型阱注入区19 内形成低压N型阱；在低压N型阱注入区19以外区域形成自对准P 型阱区15，并在自对准P型阱区15内形成P型阱；
3)在高压N型阱注入区11和低压N型阱注入区19内形成P 型MOS轻掺杂源漏注入区17和P型MOS源漏注入区14，并分别完成P型MOS轻掺杂源漏和P型MOS源漏的注入；
4)在高压N型阱注入区11和低压N型阱注入区19以及自对准P型阱区15部分表面形成n埃米的LOCOS场氧化层20，在高压 N型阱注入区11和低压N型阱注入区19以及自对准P型阱区15 覆盖的表面区域形成m1埃米的厚栅氧化层12；n>0，m1>0；
高压MOS厚栅氧化层12表面的栅多晶层13具有栅多晶层顶层氧氮介质保护层；利用后续栅多晶侧壁回刻工艺，完成高压器件的栅多晶保护结构。
5)在低压器件有源区域去除m1埃米厚栅氧化层，完成清洗后形成m2埃米的低压MOS薄栅氧化层18；m2>0；
高压MOS厚栅氧化层12和低压MOS薄栅氧化层18形成的步骤为：
5.1)在阱表面未被LOCOS场氧化层20覆盖的区域形成m1埃米厚栅氧化层；
5.2)在低压器件有源区域去除m1埃米厚栅氧化层，完成清洗后形成m2埃米薄栅氧化层，其余厚度未改变的厚栅氧化层即为高压 MOS厚栅氧化层12。
在所述LOCOS场氧化层20未覆盖的区域表面形成屏蔽保护层；在所述LOCOS场氧化层20未覆盖的区域形成厚栅氧化层之前，去除所述屏蔽保护层。
低压MOS薄栅氧化层18表面的栅多晶层13具有栅多晶层顶层氧氮介质保护层；利用后续栅多晶侧壁回刻工艺，完成低压器件的栅多晶保护结构。
6)在厚栅氧化层12和薄栅氧化层18上利用低压化学汽相沉积法淀积f埃米栅多晶层13；利用POCL3工艺完成栅多晶层掺杂；f>0；
7)利用低压化学汽相沉积法工艺在栅多晶层13上淀积g埃米厚度的氮氧介质保护层，并采用光刻刻蚀工艺完成栅多晶层曝光刻蚀；g>0；
8)对所述刻蚀后的栅多晶层13进行热氧化，并完成MOS管轻掺杂源漏注入；
9)完成栅多晶层13侧壁保护层复合介质淀积，并完成栅多晶侧壁回刻制作；
10)完成常规CMOS源漏注入工艺，并采用快速退火工艺激活掺杂杂质和消除薄膜应力；
11)采用低压化学汽相沉积法淀积二氧化硅介质层；
12)在上述膜层上，采用PECVD淀积USG低介电系数膜层，改善台阶填充覆盖性能；
13)采用化学机械抛光CMP工艺完成膜层平坦化加工，并采用干法刻蚀工艺完成器件接触孔加工；
14)采用钨溅射工艺和钨化学机械平坦化工艺完成器件接触孔填充加工，溅射铝硅铜膜层并完成金属连线刻蚀加工。
采用一种低位错密度高可靠性双栅氧高低压CMOS兼容自对准双阱工艺方法形成的器件，包括衬底16、高压N型阱11、低压N 型阱19、自对准P型阱15、LOCOS场氧化层20、高压MOS厚栅氧化层12、低压MOS薄栅氧化层18、栅多晶层15、P型MOS轻掺杂源漏注入区17、P型MOS源漏注入区14、N型MOS源漏注入区21、N型MOS轻掺杂源漏注入区23、硅/多晶硅-金属层M1间接触孔22、第一层金属膜层M124、硅/多晶硅/场氧-金属层M1层间ILD 介质平坦化层25、多层金属层间IMD介质平坦化层201、次顶层金属层Mn-1202、多层金属层间通孔203、顶层金属层Mn204；
所述低位错密度高压N型阱11可应用于高压P型MOS器件区域、高压纵向NPN双极晶体管区域、隔离型高压N型MOS器件区域和高压NJFET器件区域；
所述低压N型阱19可用于低压P型MOS器件区域、低压纵向NPN双极晶体管区域；
所述自对准P型阱15可用于低压N型MOS器件区域、高压N 型MOS器件区域；
所述高压N型阱11和低压N型阱19以及自对准P型阱定义的有源区外其他表面覆盖有LOCOS场氧化层20；
位于低压PMOS管和NMOS管区域定义为有源区，表面覆盖有低压MOS薄栅氧化层18；
位于高压PMOS管和NMOS管区域定义为有源区，表面覆盖有高压MOS厚栅氧化层12；
所述栅多晶层15表面覆盖有栅多晶层顶层氧氮介质保护层；
所述栅多晶层15通过多晶硅-金属层M1间接触孔22与第一层金属膜层M124连通；
所述栅多晶层15的侧壁为栅多晶膜层刻蚀后氧化膜层；
所述P型MOS源漏注入区14通过硅-金属层M1间接触孔22 与第一层金属膜层M124连通；
所述N型MOS源漏注入区21通过硅-金属层M1间接触孔22 与第一层金属膜层M124连通；
第一层金属膜层M124之下填充有硅/多晶硅/场氧-金属层M1 层间ILD介质平坦化层25；
所述次顶层金属层Mn-1202通过多层金属层间通孔203与顶层金属层Mn204连通；
所述次顶层金属层Mn-1202、顶层金属层Mn204之间填充有多层金属层间IMD介质平坦化层201。

Claims (9)

1.低位错密度高可靠性高低压CMOS自对准双阱工艺方法，其特征在于，包括以下步骤：
1)在P型衬底(16)上形成低位错密度高压N型阱注入区(11)，并在低位错密度高压N型阱注入区(11)内形成高压N型阱；在低位错密度高压N型阱注入区(11)以外区域形成自对准P型阱区(15)，并在自对准P型阱区(15)内形成P型阱；
2)在衬底(16)上形成低压N型阱注入区(19)，并在低压N型阱注入区(19)内形成低压N型阱；在低压N型阱注入区(19)以外区域形成自对准P型阱区(15)，并在自对准P型阱区(15)内形成P型阱；
3)在低位错密度高压N型阱注入区(11)和低压N型阱注入区(19)内形成P型MOS轻掺杂源漏注入区(17)和P型MOS源漏注入区(14)，并分别完成P型MOS轻掺杂源漏和P型MOS源漏的注入；
4)在低位错密度高压N型阱注入区(11)、低压N型阱注入区(19)和自对准P型阱区(15)部分表面形成n埃米的LOCOS场氧化层(20)；在低位错密度高压N型阱注入区(11)、低压N型阱注入区(19)和自对准P型阱区(15)覆盖的表面区域形成m1埃米的厚栅氧化层(12)；n>0；m1>0；
5)在低压器件有源区域去除m1埃米厚的栅氧化层，完成清洗后形成m2埃米的低压MOS薄栅氧化层(18)；m2>0；
6)在厚栅氧化层(12)和低压MOS薄栅氧化层(18)上淀积f埃米的栅多晶层(13)；利用POCL3工艺完成栅多晶层掺杂；f>0；
7)在栅多晶层(13)上淀积g埃米厚度的氮氧介质保护层，并采用光刻刻蚀工艺完成栅多晶层曝光刻蚀；g>0；
8)对刻蚀后的栅多晶层(13)进行热氧化，并完成MOS管轻掺杂源漏注入；
9)完成栅多晶层(13)侧壁保护层复合介质淀积，并完成栅多晶侧壁回刻制作；
10)完成常规CMOS源漏注入工艺，并采用快速退火工艺激活掺杂杂质、消除薄膜应力；
11)淀积二氧化硅介质层；
12)淀积USG低介电系数膜层，改善台阶填充覆盖性能；
13)采用化学机械抛光CMP工艺完成膜层平坦化加工，并采用干法刻蚀工艺完成器件接触孔加工；
14)采用钨溅射工艺和钨化学机械平坦化工艺完成器件接触孔填充加工，溅射铝硅铜膜层并完成金属连线刻蚀加工。
2.根据权利要求1所述的低位错密度高可靠性高低压CMOS自对准双阱工艺方法，其特征在于：所述低位错密度高压N型阱注入区(11)具有深度范围为[h3,h4]的结深；所述低位错密度低压N型阱注入区(19)具有深度范围为[h1,h2]的结深；且0<h1<h2<h3<h4。
3.根据权利要求1所述的低位错密度高可靠性高低压CMOS自对准双阱工艺方法，其特征在于：在所述LOCOS场氧化层(20)未覆盖的区域表面形成屏蔽保护层；在所述LOCOS场氧化层(20)未覆盖的区域形成厚栅氧化层之前，去除所述屏蔽保护层。
4.根据权利要求1所述的低位错密度高可靠性高低压CMOS自对准双阱工艺方法，其特征在于，高压MOS厚栅氧化层(12)和低压MOS薄栅氧化层(18)形成的步骤为：
1)在阱表面未被LOCOS场氧化层(20)覆盖的区域形成m1埃米厚栅氧化层；
2)在低压器件有源区域去除m1埃米厚栅氧化层，完成清洗后形成m2埃米薄栅氧化层，其余厚度未改变的厚栅氧化层即为高压MOS厚栅氧化层(12)。
5.根据权利要求1所述的低位错密度高可靠性高低压CMOS自对准双阱工艺方法，其特征在于，高压MOS厚栅氧化层(12)表面的栅多晶层(13)具有栅多晶层顶层氧氮介质保护层；利用后续栅多晶侧壁回刻工艺，完成高压器件的栅多晶保护结构。
6.根据权利要求1所述的低位错密度高可靠性高低压CMOS自对准双阱工艺方法，其特征在于，低压MOS薄栅氧化层(18)表面的栅多晶层(13)具有栅多晶层顶层氧氮介质保护层；利用后续栅多晶侧壁回刻工艺，完成低压器件的栅多晶保护结构。
7.根据权利要求1所述的低位错密度高可靠性高低压CMOS自对准双阱工艺方法，其特征在于，所述栅多晶层(13)、氮氧介质保护层、二氧化硅介质层的淀积方法包括低压化学汽相沉积法；
USG低介电系数膜层的淀积方法包括化学汽相沉积法。
8.采用权利要求1至7任一项所述低位错密度高可靠性高低压CMOS自对准双阱工艺方法得到的器件，其特征在于：包括衬底(16)、低位错密度高压N型阱注入区(11)、低压N型阱(19)、自对准P型阱(15)、LOCOS场氧化层(20)、高压MOS厚栅氧化层(12)、低压MOS薄栅氧化层(18)、栅多晶层(13)、P型MOS轻掺杂源漏注入区(17)、P型MOS源漏注入区(14)、N型MOS源漏注入区(21)、N型MOS轻掺杂源漏注入区(23)、硅/多晶硅-金属层M1间接触孔(22)、第一层金属膜层M1(24)、硅/多晶硅/场氧-金属层M1层间ILD介质平坦化层(25)、多层金属层间IMD介质平坦化层(201)、次顶层金属层Mn-1(202)、多层金属层间通孔(203)、顶层金属层Mn(204)；
所述低位错密度高压N型阱注入区(11)、低压N型阱(19)、自对准P型阱定义的有源区外其他表面覆盖有LOCOS场氧化层(20)；
位于低压PMOS管和NMOS管的区域定义为有源区，表面覆盖有低压MOS薄栅氧化层(18)；
位于高压PMOS管和NMOS管的区域定义为有源区，表面覆盖有高压MOS厚栅氧化层(12)；
所述栅多晶层(13)表面覆盖有栅多晶层顶层氧氮介质保护层；
所述栅多晶层(13)通过多晶硅-金属层M1间接触孔(22)与第一层金属膜层M1(24)连通；
所述栅多晶层(13)的侧壁为栅多晶膜层刻蚀后氧化膜层；
所述P型MOS源漏注入区(14)通过硅-金属层M1间接触孔(22)与第一层金属膜层M1(24)连通；
所述N型MOS源漏注入区(21)通过硅-金属层M1间接触孔(22)与第一层金属膜层M1(24)连通；
第一层金属膜层M1(24)之下填充有硅/多晶硅/场氧-金属层M1层间ILD介质平坦化层(25)；
所述次顶层金属层Mn-1(202)通过多层金属层间通孔(203)与顶层金属层Mn(204)连通；
所述次顶层金属层Mn-1(202)、顶层金属层Mn(204)之间填充有多层金属层间IMD介质平坦化层(201)。
9.根据权利要求8所述的器件，其特征在于：所述低位错密度高压N型阱注入区(11)的应用区域包括高压P型MOS器件区域、高压纵向NPN双极晶体管区域、隔离型高 压N型MOS器件区域和高压NJFET器件区域；
所述低压N型阱(19)的应用区域包括低压P型MOS器件区域、低压纵向NPN双极晶体管区域；
所述自对准P型阱(15)的应用区域包括低压N型MOS器件区域、高压N型MOS器件区域。
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