KR100683401B1 - 에피층을 이용한 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
문턱전압 조절을 위한 에피층을 사용한 반도체 장치 및 그 제조방법이 개시된다. 본 발명의 반도체 장치의 제조방법은 기판 상에 패드 산화막 및 질화막을 형성하고 질화막 및 패드 산화막을 선택적으로 식각하여 기판을 노출시킨다. 노출된 기판에 트렌치를 형성하고 트렌치 내부에 갭필 절연막을 형성한다. 질화막 및 패드 산화막을 제거하여 기판의 활성영역을 노출시키고, 노출된 기판의 활성영역에 도펀트가 도핑된 문턱전압 에피층을 형성한다. 에피층이 형성된 기판 전면에 게이트 절연막을 개재하여 게이트 도전층을 형성하고 게이트 도전층을 패터닝하여 게이트 전극을 형성한다. 게이트 전극의 측면의 활성영역에 소오스 및 드레인 영역을 형성한다. 이와같은 반도체 장치는 문턱전압 조정을 위한 이온주입시에 발생할 수 있는 기판 표면의 손상을 방지할 수 있으며, 이온 주입 후 실시하는 어닐링을 할 필요가 없다. 또한, STI의 코너 부분의 절연막을 보호하여 소자 격리의 효과를 높일 수 있으며, STI 모우트 발생을 방지하고 갭필 절연막의 손실을 방지할 수 있다.
문턱전압, 에피층, 이온주입, 소자격리
Description
도 1 내지 도 12는 본 발명의 실시예에 따른 반도체 장치의 제조방법을 나타내는 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명
101 : 실리콘기판 103 : 패드 산화막
107 : 트렌치 115, 123 : 이온 주입 영역
117, 125 : 문턱 전압 에피층
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 더욱 상세하게는 문턱전압 조절을 위한 에피층을 사용한 반도체 장치 및 그 제조방법에 관한 것이다.
모스 트랜지스터의 전기적인 특성을 만들기 위하여 다양한 이온 주입(ion implantation)이 이루어지고 있다. 이온 주입(Ion Implantation)이란 고온 확산에 의한 반도체 소자의 불순물 도핑(doping) 공정을 대체하기 위하여 불순물 원자의 이온을 전기장으로 가속하여 목표물(wafer) 속으로 넣어주는 공정을 일컫는다. 이 온 주입 공정은 불순물의 주입량을 정확히 조절함과 아울러 주입 이온의 분포 모양을 조절할 수 있다. 또한, 고온 확산 공정에 비해 측면 퍼짐 현상을 줄일 수 있으며, 불순물의 웨이퍼 내 농도 균일성이 우수하다는 장점이 있다. 이온 주입 공정의 주된 응용 분야는 모스 트랜지스터에서 문턱 전압(threshold voltage)의 조정, 펀치쓰루(punch through) 방지, 웰(well) 형성이나 소자 분리 이온 주입 등이며, 바이폴라 트랜지스터에서는 레지스터, 베이스 형성 및 소자 분리 이온 주입 등에 사용된다. 그런데, 이러한 이온주입에서는 이온주입장치에서 투사된 이온이 기판에 충돌하면서 스트레인과 결함(defect)를 유발하게 되며, 이를 치유하기 위하여 아닐링(annealing)을 실시한다.
한편, 반도체 장치는 반도체 기판에 형성된 트랜지스터 및 캐패시터와 같은 다수의 전기적 소자와 이들을 배선으로 연결하여 이루어진다. 반도체 기판에서 이들 다수의 소자들을 집적시키기 위해서는 우선 다수의 소자를 형성할 공간을 전기적으로 격리시키는 것이 필요하며, 이를 소자 격리라고 한다. 반도체 장치의 소자 격리 기술로써 널리 알려진 LOCOS(Local Oxidation of Silicon) 방법은 소자의 활성영역과 전기적으로 격리하는 필드영역에 분리 산화막을 형성한다. 그런데 필드영역인 분리 산화막의 주변부가 활성영역으로 깊게 확산하여 실질적으로 소자가 형성될 활성영역을 줄이는 버즈빅(bird's beak)이 형성되어 실질적 채널 길이가 적어지고, 펀치쓰루(punch through)가 생기는 문제점이 있다.
이에 따라 근래에는 이러한 문제를 해결할 수 있는 얕은 트렌치 격리(Shallow Trench Isolation, 이하 STI라 한다) 기술이 널리 사용되고 있다. STI의 장점은 소자 격리에 사용되는 절연막의 면적을 최소화 하면서도 안정된 소자 격리를 이룰 수 있다. STI에 의한 소자 격리 방법을 간단히 살펴보면, 우선 얇은 자연산화막이 형성된 반도체 기판에 실리콘 질화막을 적층하고 패터닝한 후에 상기 실리콘 질화막을 식각 마스크로 하여 반도체 기판을 식각하여 트렌치를 형성한다. 트렌치 내부에는 라이너 산화막을 형성하고, 트렌치를 실리콘 산화막으로 충분히 메우고, 패터닝된 실리콘 질화막의 표면이 노출될때까지 화학 기계 연마(Chemical Mechanical Polishing, 이하 CMP라 한다)를 이용하여 평탄화한다. 이를 통해 단면상으로는 반도체 기판이 실리콘 산화막으로 격리가 된다. 격리가 된 상태에서 후속 공정을 진행하기 위해서는 활성영역에 남아있는 패터닝된 실리콘 질화막을 제거한다.
그런데, STI 라이너(liner) 산화막이 게이트절연막의 형성전의 세정 공정 전에 식각되는 현상이 발생하며, STI 갭필 산화막이 식각되는 모우트 현상이 발생하는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 문턱전압 조정을 위한 이온주입시에 발생할 수 있는 기판 표면의 손상을 방지할 수 있으며, 이온 주입 후 실시하는 어닐링을 할 필요가 없는 모스 트랜지스터 및 그 제조방법을 제공하는데 목적이 있다.
또한, STI의 코너 부분의 산화막을 보호하여 소자 격리의 효과를 높일 수 있으며, STI 모우트 발생을 방지하고 갭필 절연막의 손실을 방지할 수 있는 모스 트 랜지스터 및 그 제조방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명의 반도체 장치의 제조방법은 기판 상에 패드 산화막 및 질화막을 형성하는 단계; 상기 질화막 및 패드 산화막을 선택적으로 식각하여 기판을 노출시키는 단계; 상기 기판에 트렌치를 형성하는 단계; 상기 트렌치 내부에 갭필 절연막을 형성하는 단계; 상기 질화막 및 패드 산화막을 제거하여 기판의 활성영역을 노출시키는 단계; 상기 노출된 기판의 활성영역에 도펀트가 도핑된 문턱전압 에피층을 선택적 에피택셜 성장(Selective Epitaxial Growth)법으로 상기 갭필 절연막과 수평으로 정렬되게 형성하는 단계; 상기 에피층이 형성된 기판 전면에 게이트 절연막을 개재하여 게이트 도전층을 형성하는 단계; 상기 게이트 도전층을 패터닝하여 게이트 전극을 형성하는 단계; 및 상기 게이트 전극의 측면의 활성영역에 소오스 및 드레인 영역을 형성하는 단계를 포함하는 반도체 장치의 제조방법에 관한 것이다.
본 발명에 있어서, 에피층은 상기 갭필 절연막과 수평으로 정렬되게 형성하는 것이 바람직하며, 트렌치를 형성하고 라이너 산화막을 트렌치 내부에 형성할 수 있다. 또한, 패드 산화막을 제거하여 기판의 활성영역을 노출시키기 전에 이온주입공정을 실시할 수 있다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다. 도면에서 각 층 및 물질들의 모양 및 두께는 설명의 편의를 위하여 과장 또는 개략화된 것이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 부재를 지칭한다.
도 1 내지 도 12는 본 발명의 실시예에 따른 반도체 장치의 제조방법을 나타 내는 단면도들이다.
도 1을 참조하면, 실리콘 기판(101) 상에 패드 산화막(103)을 산소 가스 및 수소 가스를 사용하여 50~150Å 정도의 두께로 형성한다. 패드 산화막(103)은 이후 진행되는 질화막과 실리콘 기판과의 스트레스 완화와 향후 이온 주입 공정에서 실리콘 기판을 보호하는 역할을 한다. 또한 이온 주입의 투사범위(Rp)에도 관여를 한다.
도 2를 참조하면, 패드 산화막(103) 상에 질화막(105)을 NH3 와 SiH2Cl2 가스를 사용하여 0.2~0.25 torr 에서 1,000~3,000Å 두께로 형성한다. 질화막(105)은 STI 공정의 갭필 산화막의 저지막(stop layer)으로 사용된다.
도 3을 참조하면, 통상의 사진식각공정을 사용하여 활성영역을 정의하는 소자분리영역의 질화막(105) 및 패드 산화막(103)을 선택적으로 식각하여 실리콘 기판을 노출시킨다. 계속하여 노출된 실리콘 기판을 4,500~6,000Å 정도로 식각하여 트렌치(107)를 형성한다. 이어서, 온도 700~950℃ 범위에서 산소 또는 산소 및 수소 가스를 사용하여 트렌치(107)의 표면을 열산화시켜 라이너 산화막(109)을 형성한다. 라이너 산화막(109)은 두께 100~250Å로 형성하여 트렌치(107) 형성시의 식각손상(etching damage)을 완화하며, 이후 형성할 갭필 산화막의 형성을 쉽게하는 역할을 한다.
도 4를 참조하면, 트렌치(107)의 내부를 충분히 채우는 갭필 절연막을 형성하고, CMP로 질화막(105)이 1,500~2,500Å 잔류할 때까지 연마하여 갭필 절연막 (111)이 트렌치에 채우게 한다.
도 5를 참조하면, 습식식각하여 잔류하는 질화막(105)을 제거한다. 질화막을 제거할 때, 패드 산화막(103)은 약 10%정도 손실된다.
도 6을 참조하면, NMOS 영역을 정의하는 감광막 패턴(113)을 형성하고, NMOS 영역에 웰 이온주입, 채널스톱 이온주입, 펀치쓰루 이온주입을 각각 실시하여 이온 주입 영역(115)을 형성한다.
도 7을 참조하면, NMOS 영역에서 패드 산화막을 제거하고, 감광막 패턴(113)을 제거한다.
도 8을 참조하면, NMOS 영역의 노출된 활성영역의 기판 표면에 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG)법을 사용하여 문턱전압 에피층(117)을 형성한다. 문턱전압 에피층(117)은 TCS(SiHCl3)을 사용하여 온도 1000~1200℃, 압력 대기압(760torr) 또는 감압(20 torr 이하) 조건에서 형성한다. 도펀트(dopant)로는 B2H6를 사용할 수 있다.
도 9를 참조하면, 기판 전면에 산화막(119)을 50~100Å의 범위로 형성한다. 산화막(119)은 에피층(117)의 도펀트의 활성화를 시키는 역할을 한다. PMOS 영역에선는 기존의 패드 산화막(103) 상에 산화막이 더 성장하여 두께가 약 50~200Å가 된다.
도 10을 참조하면, PMOS 영역을 정의하는 감광막 패턴(121)을 형성하고, PMOS 영역에 웰 이온주입, 채널스톱 이온주입, 펀치쓰루 이온주입을 각각 실시하여 이온 주입 영역(123)을 형성한다. 계속하여, PMOS 영역에서 패드 산화막을 제거하여 PMOS 영역의 활성영역이 노출되게 한다.
도 11을 참조하면, 감광막 패턴(121)을 제거하고, NMOS 영역의 노출된 활성영역의 기판 표면에 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG)법을 사용하여 문턱전압 에피층(125)을 형성한다. 문턱전압 에피층(125)은 TCS(SiHCl3)을 사용하여 온도 1000~1200℃, 압력 대기압(760torr) 또는 감압(20 torr 이하) 조건에서 형성한다. 도펀트(dopant)로는 PH3를 사용할 수 있다.
에피택셜 공정에서 NMOS 영역 상에는 산화막(119)이 잔류하여 PMOS 영역의 활성영역에서만 에피층이 형성된다. 에피층(125)의 두께는 약 600~900Å 으로 형성하며, 이후에 게이트 절연막의 형성시 진행되는 세정공정에서 라이너 산화막(109)과 갭필 절연막(111)의 모서리 부분이 제거되지 않게 된다.
도 12를 참조하면, NMOS 영역의 산화막(119)을 제거한다.
이하의 공정은 통상의 모스 트랜지스터의 제조공정과 동일한다. 즉, 게이트 절연막 및 게이트 도전막을 적층하고, 이를 패터닝하여 게이트 전극을 형성한 후에 게이트 전극에 인접한 활성영역에 소오스 및 드레인 영역을 형성하여 모스 트랜지스터를 완성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식 을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어진 본 발명은, 문턱전압 조정을 위한 이온주입시에 발생할 수 있는 기판 표면의 손상을 방지할 수 있으며, 이온 주입 후 실시하는 어닐링을 할 필요가 없다.
또한, STI의 코너 부분의 절연막을 보호하여 소자 격리의 효과를 높일 수 있으며, STI 모우트 발생을 방지하고 갭필 절연막의 손실을 방지할 수 있다.
Claims (5)
- 삭제
- 기판 상에 패드 산화막 및 질화막을 형성하는 단계;상기 질화막 및 패드 산화막을 선택적으로 식각하여 기판을 노출시키는 단계;상기 기판에 트렌치를 형성하는 단계;상기 트렌치 내부에 갭필 절연막을 형성하는 단계;상기 질화막 및 패드 산화막을 제거하여 기판의 활성영역을 노출시키는 단계;상기 노출된 기판의 활성영역에 도펀트가 도핑된 문턱전압 에피층을 선택적 에피택셜 성장(Selective Epitaxial Growth)법으로 상기 갭필 절연막과 수평으로 정렬되게 형성하는 단계;상기 에피층이 형성된 기판 전면에 게이트 절연막을 개재하여 게이트 도전층을 형성하는 단계;상기 게이트 도전층을 패터닝하여 게이트 전극을 형성하는 단계; 및상기 게이트 전극의 측면의 활성영역에 소오스 및 드레인 영역을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
- 제2항에 있어서,상기 트렌치를 형성하고 라이너 산화막을 상기 트렌치 내부에 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제2항에 있어서,상기 패드 산화막을 제거하여 기판의 활성영역을 노출시키기 전에 이온주입공정을 실시하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제2항 내지 제4항 중 어느 한 항에 의해 형성된 문턱전압 에피층이 형성된 반도체 장치.
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