KR20100078251A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법을 제공한다. 상기 반도체 소자의 제조방법은 반도체 기판 상에 패드 산화막 및 산화 방지막을 순차적으로 형성하는 단계와, 상기 반도체 기판의 일부분에 트렌치를 형성하고, 상기 트렌치 내측 계면을 따라 제 1 절연막을 형성하는 단계와, 상기 결과물 전면에 스트레스 완충막 및 제 2 절연막을 순차적으로 형성하는 단계와, 상기 산화방지막이 소정 두께가 잔존되도록 상기 제 2 절연막을 평탄화하여 상기 트랜치 내에 STI를 형성하는 단계와, 상기 잔존된 산화 방지막과 그 하단의 상기 폴리실리콘막을 식각하되, 상기 산화방지막은 2단계로 제거함을 특징으로 하는 반도체 소자의 제조방법을 포함함을 특징으로 한다.

VPC, 산화 방지막

Description

반도체 소자의 제조방법{Method for manufacturing the Semiconductor device}

본 발명은 반도체 소자에 관한 것으로서, 특히 반도체 소자의 제조방법에 관한 것이다.

일반적으로, 반도체 소자의 고집적화가 진행됨에 따라 소자 제조시 미세 패턴이 요구되어졌고, 트랜지스터의 채널 길이(channel length)와 소자분리(isolation)를 위한 필드 산화막의 폭(width) 또한 줄어들게 되었다. 이에 따라, 소자분리방법도 로커스(LOCOS)법, 모디파이드 로커스(MODIFIED LOCOS)법, TI(trench isolation)법 등과 같은 다양한 기술들이 개발되게 되었다.

이중, 로커스 기술은 열산화 공정 진행시 액티브영역쪽으로 치고 들어와 성장되는 산화막의 버즈 빅(bird's beak) 현상유발로 인해 액티브영역의 사이즈가 줄어들게 되어 게이트 산화막의 두께 조절이 용이하지 않다는 단점을 지니므로, 그 적용에 있어 많은 제약이 따르고 있는 상태이다.

따라서, 현재는 소자분리시 실리콘 기판을 국부적으로 식각해 내어 트랜치를 형성한 후, 절연막(예컨대, 산화막)을 증착하고, 에치 백(etch back) 공정이나 CMP(chemical mechanical polishing) 공정을 이용하여 액티브영역 위의 절연막을 식각해 주어 필드영역에만 절연막이 남도록 하는 TI(trench isolation) 기술이 주로 이용되고 있다.

본 발명이 이루고자 하는 기술적 과제는 안정적인 반도체 소자를 제공하는 반도체 소자의 제조방법을 제공하는데 있다.

상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조방법은 반도체 기판 상에 패드 산화막 및 산화 방지막을 순차적으로 형성하는 단계와, 상기 반도체 기판의 일부분에 트렌치를 형성하고, 상기 트렌치 내측 계면을 따라 제 1 절연막을 형성하는 단계와, 상기 결과물 전면에 스트레스 완충막 및 제 2 절연막을 순차적으로 형성하는 단계와, 상기 산화방지막이 소정 두께가 잔존되도록 상기 제 2 절연막을 평탄화하여 상기 트랜치 내에 STI를 형성하는 단계와, 상기 잔존된 산화 방지막과 그 하단의 상기 폴리실리콘막을 식각하되, 상기 산화방지막은 2단계로 제거함을 특징으로 하는 반도체 소자의 제조방법을 포함함을 특징으로 한다.

본 발명의 실시예에 따른 반도체 소자의 제조방법은 소자 분리막의 일부를 인산을 이용한 습식식각으로 제거하고, 나머지 상기 소자 분리막을 VPC를 이용하여 제거함으로써, STI에 언더컷(undercut)이 발생하는 현상을 방지할 수 있다.

이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.

이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.

이하, 도 1a 내지 도 1e를 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기로 한다.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.

도 1a에 도시된 바와 같이, 반도체 기판(예컨대, 실리콘 기판)(100) 상에 열산화막 재질의 패드 산화막(102)을 형성하고, 그 위에 '도프드 폴리실리콘막(104a)/언도프드 폴리실리콘막(104b)'의 이중 구조를 갖는 폴리실리콘막(104)을형성한 다음, 상기 폴리실리콘막(104) 상에 질화막 재질의 산화방지막(106)을 형성한다.

이때, 도프드 폴리실리콘막(104a)과 언도프드 폴리실리콘막(104b)은 각각 300 ~ 700Å의 두께를 가지도록 형성되며, 산화방지막은 1000 ~ 2000Å의 두께를 가지도록 형성된다. 본 발명에서는 일 예로서, 산화방지막(106)이 SiN의 단층 구조로 형성된 경우에 한하여 도시되어 있으나 상기 막질은 SiN 위에 산화막 계열의 질화막 즉, SiON이 더 형성되어 있는 적층막 구조를 가지도록 형성할 수도 있다.

이와 같이, 패드 산화막(102)과 산화방지막(106) 사이에 이중 구조의 폴리실 리콘막(104)을 더 형성한 것은, 후속 공정 진행시 홈 발생 부위를 트랜치의 내측벽이 아닌 그 상단쪽으로 충분히 끌어 올려 주어, 액티브영역과 필드영역의 경계면 상에서 STI의 양 에지부에 홈이 발생되는 것을 막기 위함이다.

도 1b에 도시된 바와 같이, 산화방지막 상에 필드영역을 한정하는 감광막 패턴(미 도시)을 형성하고, 이를 마스크로 이용하여 산화방지막(106)과 폴리실리콘막(104) 및 패드 산화막(102)을 순차 식각하여 필드영역으로 사용되어질 부분의 기판(100) 표면을 노출시킨다.

이어, 감광막 패턴을 마스크로 이용하여 기판(10)의 표면 노출부를 일정 두께 식각하여 상기 기판(100) 내에 트랜치(t)를 형성하고, 감광막 패턴을 제거한다. 그 결과, 기판(100) 상의 액티브영역에만 산화방지막(106)과 폴리실리콘막(104) 및 패드 산화막(102)이 남게 된다. 이때, 상기 트랜치(t) 형성 공정은 기언급된 방법과는 달리 감광막 패턴을 마스크로 이용하여 산화방지막(106)을 식각한 후 감광막 패턴을 제거하고, 식각처리된 상기 산화방지막(106)을 마스크로 이용하여 하지막을 식각해 주는 방식으로 진행해 주어도 무방하다.

도 1c에 도시된 바와 같이, 트랜치(t) 형성 과정에서 야기된 실리콘 기판의 식각면 손상을 치유(curing)할 목적으로 산화 공정을 이용하여 트랜치(t)의 내부 계면을 따라 열산화막 재질의 제 1 절연막(108)을 형성한다. 이때, 상기 제 1 절연막(108)은 폴리실리콘막(104)이 형성되어 있는 트랜치(t) 상단쪽(특히, 도프드 폴리실리콘막(104a)이 형성되어있는 부분)이 다른 부분에 비해 상대적으로 두껍게 형성되는데, 이는 실리콘 기판(100)보다는 언도프드 폴리실리콘막(104b)이, 그리고 언도프드 폴리실리콘막(104a)보다는 도프드 폴리실리콘막(104a)이 산화율(oxidation rate)이 빨라 산화 공정 진행시 다른 부분에 비해 더 빠르게 산화가 이루어지기 때문이다.

이어, 상기 결과물 전면에 SiN 재질의 스트레스 완충막(일명, 질화막 라이너라고도 한다)(110)을 형성하고, 트랜치(t) 내부가 충분히 채워지도록 상기 트랜치(t)를 포함한 스트레스 완충막(110) 상에 CVD 산화막 재질의 제 2 절연막(112)을 형성한다. 이와 같이, 제 1 절연막(108)과 제 2 절연막(112) 사이에 별도의 스트레스 완충막(110)을 더 형성한 것은 제 2 절연막(112) 증착후 상기 막질의 덴시피케이션(densification)을 위하여 실시하는 어닐링 공정이나 후속 산화 공정 진행시 야기되는 스트레스로 인해 트랜치(t) 저면 가장자리부의 기판(100) 내에 디스로케이션(dislocation) 형태의 결함이 발생되는 것을 막기 위함이다.

도 1d에 도시된 바와 같이, 액티브영역 상에 소정 두께(예컨대, 산화방지막의 총 두께를 T라 했을 때 4/5 ~6/5T에 해당되는 두께)의 산화방지막(106)이 잔존하도록 제 2 절연막(112)을 CMP 처리하여 기판 전체를 평탄화한다. 이 과정에서 스트레스 완충막(110)도 일부 함께 식각된다.

도 1e에 도시된 바와 같이, 등방성 식각 공정을 이용하여 액티브영역에 잔존된 산화방지막(106)과 폴리실리콘막(104)을 순차 제거한다. 이때, 산화방지막은 인산을 에천트로 이용한 습식식각법으로 제거되고, 폴리실리콘막(104)은 제 2 절연막(112)에 대해 우수한 식각 선택비를 갖는 에천트 예컨대, NH4OH를 이용한 습식식각법으로 제거된다.

이때, 산화방지막(106)은 전부 식각하지 않고, 일부만을 상기 언급한 방법으로 식각한 후, 나머지 산화방지막(106)은 VPC(Vapor Phase Cleaning)을 이용하여 제거한다. 상기 VPC는 vapor를 이용하기 때문에 산화방지막(106)에 언더컷(undercut)이 발생되는 현상을 방지할 수 있다.

상기 VPC는 물질로는 39.6%~49%의 불화수소 HF를 이용하고, 로테이션(rotation)은 100~150rpm, 공정 시간은 20~60sec, 핫 플레이트 온도는 30~80℃로 함이 바람직하다.

이로 인해, 필드영역과 액티브영역의 경계면 상에서 STI의 에지부를 따라 형성되던 홈 발생을 제거할 수 있게 되므로, 소자 구동시 전계 집중이나 험프 현상이 유발되는 것을 막을 수 있게 되어 트랜지스터의 동작 특성을 향상시킬 수 있게 된다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변경 및 변형이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.

따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자를 제조하기 위한 공정 단면도.

Claims (10)

1. 반도체 기판 상에 패드 산화막 및 산화 방지막을 순차적으로 형성하는 단계;

   상기 반도체 기판의 일부분에 트렌치를 형성하고, 상기 트렌치 내측 계면을 따라 제 1 절연막을 형성하는 단계;

   상기 결과물 전면에 스트레스 완충막 및 제 2 절연막을 순차적으로 형성하는 단계;

   상기 산화방지막이 소정 두께가 잔존되도록 상기 제 2 절연막을 평탄화하여 상기 트랜치 내에 STI를 형성하는 단계;

   상기 잔존된 산화 방지막과 그 하단의 상기 폴리실리콘막을 식각하되, 상기 산화방지막은 2단계로 제거함을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서,

   상기 산화방지막을 제거하는 단계는

   1차적으로 습식 식각을 이용하여 상기 산화방지막의 일부를 식각하는 단계; 및

   2차적으로 나머지 상기 산화방지막은 VPC(Vapor Phase Cleaning)를 이용하여 식각하는 단계를 포함함을 특징으로 하는 반도체 소자의 제조방법.
3. 제 2 항에 있어서,

   상기 습식 식각은

   산화방지막을 인산을 에천트로 제거함을 특징으로 하는 반도체 소자의 제조방법.
4. 제 2 항에 있어서,

   상기 VPC물질로는

   39.6%~49%의 불화수소(HF)를 이용함을 특징으로 하는 반도체 소자의 제조방법.
5. 제 4 항에 있어서,

   상기 2차적으로 VPC를 이용하는 식각 단계는

   로테이션(rotation)은 100~150rpm, 공정 시간은 20~60sec, 핫 플레이트 온도는 30~80℃로 함을 특징으로 하는 반도체 소자의 제조방법.
6. 제 1 항에 있어서,

   상기 산화 방지막은

   SiN의 단층 구조나 SiN/SiON의 적층 구조로 형성함을 특징으로 하는 반도체 소자의 제조방법.
7. 제 1 항에 있어서,

   상기 스트레스 완충막은

   SiN으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
8. 제 1 항에 있어서,

   상기 폴리실리콘막은

   '도프드 폴리실리콘막/언도프트 폴리실리콘막'의 이중구조로 형성됨을 특징으로 하는 반도체 소자의 제조방법.
9. 제 1 항에 있어서,

   상기 제 2 절연막의 평탄화는 CMP 공정을 이용하여 상기 기판상의 액티브 영역에 산화방지막의 4/5~5/6의 두께의 산화 방지막이 잔존되도록 실시함을 특징으로 하는 반도체 소자의 제조방법.
10. 제 1 항에 있어서,

    상기 폴리실리콘막은

    NH₄OH를 에천트로 이용한 습식식각법으로 제거함을 특징으로 하는 반도체 소자의 제조방법.

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