KR20010008560A - 반도체소자의 소자분리막 형성방법 - Google Patents

반도체소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명에 따른 반도체소자의 소자분리막 형성방법을 이용하게 되면, 반도체기판에 트렌치를 형성한 후에 트렌치내에 질화막, 폴리실리콘막 및 비정질폴리실리콘막등으로 된 결함방지용박막을 적층한 후 고온을 가하여 결함방지용박막을 산화시키고, 그 후에 다시 고온을 가하여 결함방지막의 계면에 열산화막을 형성하여 트렌치에 형성된 압축응력을 인장응력으로 전환함과 동시에, 트렌치를 형성하면서 발생된 결함물질을 트랩(Trap)하므로 결함물질이 반도체기판의 여러 부분으로 이동하는 것을 방지한다. 결국 이것은 결함물질로 인한 정션영역의 누설전류(Leakage Current)의 발생을 억제하여 반도체소자의 전기적인 특성을 향상시키도록 하는 매우 유용하고 효과적인 발명에 관한 것이다.

Description

반도체소자의 소자분리막 형성방법 { Method For Forming The Isolation Layer Of Semiconductor Device }
본 발명은 STI공정으로 소자분리막을 형성하는 방법에 관한 것으로서, 특히, 트렌치내에 질화막, 폴리실리콘막 및 비정질폴리실리콘막 등으로 된 결함방지용박막을 적층하여 트렌치를 형성하면서 발생된 결함물질이 기판으로 이동하고 응력이 발생하는 것을 방지하도록 하는 반도체소자의 소자분리막 형성방법에 관한 것이다.
일반적으로, 반도체기판 상에 트랜지스터와 커패시터등을 형성하기 위하여 반도체기판에는 전기적으로 통전이 가능한 활성영역(Active Region)과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역(Isolation region)을 형성하게 된다.
이와 같이, 소자를 분리시키기 위하여 패드산화막을 성장시켜 형성되는 필드산화막을 형성시키기 위한 공정에는 반도체기판에 패드산화막과 나이트라이드막을 마스킹공정으로 나이트라이드막을 식각하고 그 식각된 소자분리영역이 형성될 부위에 소자분리산화막을 형성시키는 LOCOS공정(Local Oxidation of silicon)이 있으며, 그 외에 상기 LOCOS공정의 패드산화막과 나이트라이드막 사이에 버퍼(Buffer)역할을 하는 폴리실리콘막을 개재하여 완충역할을 하여 소자분리산화막을 성장시키는 PBL(Poly Buffered LOCOS)공정 등이 사용되고 있다.
또한, 반도체소자가 고집적화되어 액티브영역의 면적이 좁아짐에 따라 상기 LOCOS공정 및 PBL공정소자분리막의 균일성과 두께를 줄이는 것이 불가능하여, 최근에는 반도체기판에 일정한 깊이를 갖는 트렌치(Trench)를 형성하고서 이 트렌치에 산화막을 증착시키고서 화학기계적연마(Chemical Mechanical Polishing)공정으로 이 산화막의 불필요한 부분을 식각하므로 소자분리영역을 반도체기판에 형성시키는 STI(Shallow Trench Isolation)공정이 이용되고 있으며, 본 발명은 STI공정을 이용하여 소자분리막을 형성하는 새로운 방법을 제안하고 있다.
도 1(a) 내지 1(f)는 일반적인 소자분리막을 형성하는 방법을 순차적으로 보인 도면이다.
일반적인 STI공정을 살펴 보면, 도 1(a)에 도시된 바와 같이, 반도체기판 (1)에 패드산화막(2) 및 패드산화막(3)을 순차적으로 적층한 후에 감광막(4)을 적층하여 콘택부위(5)를 갖는 패턴을 형성하는 상태를 도시하고 있다.
그리고, 도 1(b)는 감광막(4)을 제거한 후에 콘택부위(5)를 통하여 플라즈마(Plasma)식각공정을 통하여 반도체기판(1)에 일정 깊이 식각된 트렌치 (Trench)(6)를 형성하는 상태를 도시하고 있다.
도 1(c)는 상기 트렌치(6)를 형성하면서 발생된 실리콘의 에치데미지를 제거하기 위하여 측벽산화막(Side Wall Oxidation)(7)을 열산화공정으로 형성하거나 산화막층을 적층하여 형성하는 상태를 도시하고 있다.
도 1(d)는 상기 결과물에 박막의 라이너산하막(8)을 적층한 후, 갭필링산화막(Gap Filling Oxidation)(9)을 트렌치(6)내에 몰입하는 상태를 도시하고 있다.
도 1(e)는 상기 결과물을 화학기계적연마공정(CMP)으로 평탄화시키는 상태를 도시하고 있다.
도 1(f)는 상기 결과물에서 잔류된 패드질화막(3)을 제거한 상태를 도시하고 있다.
그런데, 도 2 및 도 3에 도시된 바와 같이, 상기 공정에서 트렌치(5)를 형성하다 보면, 트렌치(5)의 내벽면에 작은 결점(Defect) 혹은 불순물(Impurity)등의 결함물질(12)과 화살표로 표시된 응력부위(11)가 다량으로 발생하게 된다.
따라서, 연속하여 측벽산화막(7)을 형성하기 위하여 고온의 열공정을 진행하는 경우 트렌치(5)의 계면에 존재하던 결함물질(12)이 트렌치(5)의 계면에 존재하던 압축응력부위(11)에 의하여 응력이 약하거나 인장응력이 발생되는 반도체기판 (2)의 표면부위로 이동하게 되어 반도체기판(1)에 널리 퍼지게 되므로 반도체장치를 사용할 때, 이 결함물질(12)이 정션영역에서 누설전류(Leakage Current)를 유발하여 반도체소자의 전기적인 특성을 현저하게 저하 시키는 문제점을 지니고 있었다.
이러한 점을 감안하여 안출한 본 발명은, 반도체기판에 트렌치를 형성한 후에 트렌치내에 질화막, 폴리실리콘막 및 비정질폴리실리콘막등으로 된 결함방지용박막을 적층한 후 약간의 고온을 가하여 결함방지용박막을 산화시키고, 그 후에 아주 높은 고온을 가하여 결함방지막의 계면에 열산화막을 형성하여 트렌치를 형성하면서 발생된 결함물질이 기판으로 이동하여 누설전류를 발생하는 것을 방지하는 것이 목적이다.
도 1(a) 내지 1(f)는 일반적인 소자분리막을 형성하는 방법을 순차적으로 보인 도면이고,
도 2는 종래의 STI공정으로 트렌치를 형성할 때 결함물질과 응력이 발생된 상태를 보인 도면이고,
도 3은 종래의 트렌치 내벽면에 측벽산화막을 형성한 후의 결함물질과 응력의 분포 상태를 보인 도면이며,
도 4(a) 내지 도 4(d)는 본 발명에 따른 소자분리막 형성방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
20 : 반도체기판 30 : 패드산화막
40 : 패드질화막 50 : 결함방지용박막
60 : 트렌치 70 : 결함물질
80 : 응력부위 90 : 열산화막
70 : 콘택홀 80 : 폴리실리콘층
90 : 열산화막 100 : 갭필링산화막
110 : 소자분리막
이러한 목적은 반도체기판에 소자분리막을 형성하는 공정에서, 반도체기판에 패드산화막 및 패드질화막을 순차적으로 적층한 후에 감광막으로 식각하여 트렌치를 형성하는 단계와; 상기 트렌치를 세정공정으로 세정한 후에 트렌치의 내벽면에 결함방지용 박막을 적층하는 단계와; 상기 단계 후에 열산화공정으로 결함방지용 박막을 산화시키는 단계와; 상기 단계 후에 후속 열산화 공정을 진행하여 결함방지용 박막의 계면에 있는 실리콘을 일정 두께 산화하여 열산화막을 형성하는 단계와; 상기 단계 후에 트렌치 내에 갭필링산화막을 적층한 후 화학기계적연마공정으로 소자분리막을 형성하는 단계를 포함하는 반도체소자의 소자분리막 형성방법을 제공함으로써 달성된다.
그리고, 상기 트렌치의 내벽면을 세정하는 공정은 SC-1(NH4OH + H2O2)용액과 HF용액을 사용하여 세정하도록 한다.
또한, 상기 결함방지 박막은 질화막, 폴리실리콘막 또는 비정질 폴리실리콘막 중에 어느 하나를 선택하여 사용하고, 이 때, 저압 화학기상 증착법(LPCVD)으로 600 ∼ 800℃의 온도범위에서, 50 ∼ 500Å의 두께로 형성하는 것이 바람직하다.
그리고, 상기 결함방지용박막은 200 ∼ 500 mTorr의 압력으로 NH3와 DCS가스의 혼합가스를 사용하여 증착한다.
상기 결함방지용 박막의 열산화공정은 H2O와 O2의 혼합가스를 사용하는 습식분위기에서 900 ∼ 1200℃의 온도범위에서 진행하고, 후속 열산화공정을 형성되는 열산화막은 50 ∼ 200Å의 두께로 형성한다.
상기 결함방지 박막으로 폴리실리콘막 또는 비정질 폴리실리콘막을 사용할 때, 480 ∼ 650℃의 온도범위에서, SiH4, Si2H6또는 SiH2Cl2중에 적어도 어느 하나의 가스를 선택하여 적층하도록 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.
도 4(a)는 반도체기판(20) 상에 패드산화막(30) 및 패드질화막(40)을 순차적으로 적층한 후 감광막(45)을 적층하여 마스킹식각을 진행하여 트렌치(60)를 형성하는 상태를 도시하고 있다.
이 때, 상기 트렌치(60)의 내벽면에는 디펙트(Defect) 및 불순물(Impurity)로 된 결함물질(70)이 형성되고 트렌치 내벽면에는 압축응력(Compressive Stress)이 발생된 상태에 있게 된다.
그리고, 도 4(b)는 상기 결과물의 트렌치(60) 내벽면을 SC-1(NH4OH + H2O2)용액과 HF용액을 사용하여 세정한 후에, 얇은 박막이고, 질화막, 폴리실리콘막 또는 비정질 폴리실리콘막으로 된 결함방지용 박막(50)을 얇게 적층하도록 한다.
이 때, 상기 트렌치(60)의 내벽면에 형성된 압축응력은 인장응력(Tensile Stress)부위(80)로 전환되어지고, 결함물질(70)은 결함방지용박막(50)의 계면에 강력하게 트랩(Trap)되는 상태로 존재하게 된다.
상기 결함방지용 박막(60)은 저압 화학기상 증착법(LPCVD; Low Pressure - Chemical Vapor Deposition)으로 600 ∼ 800℃의 온도범위에서, 50 ∼ 500Å의 두께로 형성하고, 200 ∼ 500 mTorr의 압력으로 NH3와 DCS(SiH2Cl2)가스의 혼합가스를 사용하여 증착하도록 한다.
상기 결함방지용 박막(50)(특히, 질화막)을 H2O와 O2의 혼합가스를 사용하는 습식(Wet) 분위기에서 900 ∼ 1200℃의 온도범위에서 열산화공정(Thermal Oxidation Process)을 진행하여 완전하게 산화시키도록 한다.
한편, 상기 결함방지 박막(60)으로 폴리실리콘(Poly-Silicon)막 또는 비정질 폴리실리콘막(Amorphorous Poly-Silicon)을 사용할 때, 480 ∼ 650℃의 온도범위에서, SiH4, Si2H6또는 SiH2Cl2중에 적어도 어느 하나의 가스를 선택하여 적층한다.
그리고, 도 4(c)는 상기 단계 후에 후속 열산화 공정을 진행하여 결함방지용 박막(50)의 계면에 있는 반도체기판(20)의 실리콘(Si)을 50 ∼ 200Å의 두께로 산화하여 열산화막(Thermal Oxidation)(90)을 형성하도록 한다.
도 4(d)는 상기 단계 후에 트렌치(60)내에 갭필링산화막(100)을 적층한 후 화학기계적연마공정(CMP; Chemical Mechanical Polishing Process)으로 소자분리막 (110)을 형성하는 상태를 도시하고 있다.
상기한 바와 같이, 본 발명에 따른 반도체소자의 소자분리막 형성방법을 이용하게 되면, 반도체기판에 트렌치를 형성한 후에 트렌치내에 질화막, 폴리실리콘막 및 비정질폴리실리콘막등으로 된 결함방지용박막을 적층한 후 고온을 가하여 결함방지용박막을 산화시키고, 그 후에 다시 고온을 가하여 결함방지막의 계면에 열산화막을 형성하여 트렌치에 형성된 압축응력을 인장응력으로 전환함과 동시에, 트렌치를 형성하면서 발생된 결함물질을 트랩(Trap)하므로 결함물질이 반도체기판의 여러 부분으로 이동하는 것을 방지한다. 결국 이것은 결함물질로 인한 정션영역의 누설전류(Leakage Current)의 발생을 억제하여 반도체소자의 전기적인 특성을 향상시키도록 하는 매우 유용하고 효과적인 발명이다.

Claims (8)

  1. 반도체기판에 소자분리막을 형성하는 공정에 있어서,
    반도체기판에 패드산화막 및 패드질화막을 순차적으로 적층한 후에 감광막으로 식각하여 트렌치를 형성하는 단계와;
    상기 트렌치를 세정공정으로 세정한 후에 트렌치의 내벽면에 결함방지용 박막을 적층하는 단계와;
    상기 단계 후에 열산화공정으로 결함방지용박막을 산화시키는 단계와;
    상기 단계 후에 후속 열산화 공정을 진행하여 결함방지용 박막의 계면에 있는 실리콘을 일정 두께 산화하여 열산화막을 형성하는 단계와;
    상기 단계 후에 트렌치내에 갭필링산화막을 적층한 후 화학기계적연마공정으로 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 트렌치의 내벽면을 세정하는 공정은 SC-1용액과 HF용액을 사용하여 세정하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서, 상기 결함방지용 박막은 질화막, 폴리실리콘막 또는 비정질 폴리실리콘막 중에 어느 하나를 선택하여 사용하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  4. 제 1 항 또는 제 3 항에 있어서, 상기 결함방지용 박막은 저압 화학기상 증착법으로 600 ∼ 800℃의 온도범위에서, 50 ∼ 500Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  5. 제 4 항에 있어서, 상기 결함방지용 박막은 200 ∼ 500 mTorr의 압력으로 NH3와 DCS가스의 혼합가스를 사용하여 증착하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  6. 제 1 항에 있어서, 상기 결함방지용 박막의 열산화공정은 H2O와 O2의 혼합가스를 사용하는 습식분위기에서 900 ∼ 1200℃의 온도범위에서 진행하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  7. 제 1 항에 있어서, 상기 후속 열산화공정을 형성되는 열산화막은 50 ∼ 200Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  8. 제 2 항에 있어서, 상기 결함방지용 박막으로 폴리실리콘막 또는 비정질 폴리실리콘막을 사용할 때, 480 ∼ 650℃의 온도범위에서, SiH4, Si2H6또는 SiH2Cl2중에 적어도 어느 하나의 가스를 선택하여 적층하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
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* Cited by examiner, † Cited by third party
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US7060588B2 (en) * 2001-10-09 2006-06-13 Elpida Memory, Inc. Semiconductor device using shallow trench isolation and method of fabricating the same
KR100701477B1 (ko) * 2005-03-31 2007-03-29 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법
KR100791769B1 (ko) * 2002-12-05 2008-01-03 동부일렉트로닉스 주식회사 반도체 소자의 트렌치 형성 방법
KR100800104B1 (ko) * 2001-07-12 2008-02-01 매그나칩 반도체 유한회사 반도체장치의 소자격리영역 및 그의 형성방법

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