KR100506051B1 - 반도체 소자의 소자분리 방법 - Google Patents

반도체 소자의 소자분리 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자분리 방법에 관한 것으로, STI 의 트랜치를 CVD 산화막으로 증착하고, CMP 공정을 이용하여 연마한 후, 산소 분위기에서 산화하므로써, 트랜치의 상부 에지부를 라운딩시키고, 질화막 제거후 RF 플라즈마를 이용하여 식각하므로써 케미컬에 취약한 부분을 제거할 수 있어 모-트의 형성을 억제할 수 있다. 따라서 모-트 형성영역에서의 전계 집중으로 인한 트랜지스터의 특성 저하를 방지할 수 있고, 트랜지스터 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체 소자의 소자분리 방법
본 발명은 반도체 소자의 소자분리 방법에 관한 것으로, 특히 얕은 깊이의 트랜치를 이용한 소자분리 공정(Shallow Trench Isolation) 진행 시 야기되는 형태(morphology)상의 취약 부분을 제거하여 모-트(moat)의 형성을 억제하므로써 반도체 트랜지스터 제조공정의 안정화 및 이로 인한 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 소자분리 방법에 관한 것이다.
일반적으로 반도체 소자의 집적도가 높아짐에 따라 기존의 소자분리(isolation) 공정이 한계에 부딪쳐 최근에는 트랜치를 소자분리 공정을 이용하여 트랜지스터를 형성하는 기술이 주목받고 있다.
종래의 트랜치 소자분리 공정에 대해 설명하면 다음과 같다.
먼저, 반도체 기판상에 패드 산화막, 패드 질화막을 차례로 형성하고, 소자분리 마스크를 이용하여 소자분리 영역의 질화막과 산화막 및 반도체 기판을 트랜치 형태로 식각한다.
그 후 HDP(High Density Plasma) 화학 기상 증착(Chemical Vapor Deposition ; 이하 CVD 라 함) 산화막을 증착하고 덴시피케이션(Densification)한 후 화학적 기계적 연마(Chemical Mechanical Polishing ; 이하 CMP 라 함) 공정을 이용하여 버퍼(Buffer)막인 질화막까지 상기 HDP CVD 산화막을 연마한다.
이어서 질화막을 제거한 후, 습식 크리닝(Wet cleaning) 공정시 필드 영역(도 1e 의 원부분, 이 부분은 고 에너지 사이트로 케미컬에 의하여 다른 곳보다 쉽게 데미지를 받는다.)에 모-트라는 웅덩이 모양의 결함이 형성되고, 이 후 웰 형성 전까지의 연속적인 습식 크리닝 공정을 거치는 동안 모-트의 크기는 성장된다.
상기한 부분은 기계적 특성에서 취약할 뿐만 아니라 전계(Electric Field)가 크게 걸리어 트랜지스터 특성에 저하를 가져오고, 후속 공정에서 폴리-2 콘택이나 폴리-3 콘택 형성시 반도체 기판에 어택(Attack)을 주게 되므로 트랜지스터의 신뢰성에 나쁜 영향을 줄 수 있다. 또한 액티브 영역과 필드 영역의 과도한 단차는 후속 공정에 어려움을 가져다 주는 문제점이 있다.
따라서 본 발명은 상기의 종래의 문제점을 해결하기 위한 것으로, 본 발명은 케미컬에 의한 습식 크리닝이 적층 박막의 형태상 가장 취약한 부분을 집중적으로 어택하게 되므로, 상기한 부분을 미리 제거하여 모-트의 형성을 억제하므로써 공정상의 안정성을 확보할 수 있고, 또한 형태상의 단차를 제거하여 평탄화하므로써 후속공정을 용이하게 하여 반도체 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 소자분리 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자분리 방법은,
반도체 기판상에 패드 산화막, 패드 질화막를 차례로 증착하는 단계와,
소자분리 마스크를 이용하여 상기 질화막 및 반도체 기판을 트랜치 식각하는 단계와,
소자분리 마스크 제거후 식각 데미지를 보상해 주기 위한 트랜치 측벽 SAC 산화를 실시하는 단계와,
측벽 산화공정을 실시하는 단계와,
전체구조 상부에 산화막을 증착하여 상기 트랜치를 메우는 단계와,
CMP 공정을 이용하여 버퍼막인 상기 질화막이 있는 위치의 아래영역 까지 상기 산화막을 연마하는 단계와,
트랜치의 상부 코너부를 둥글게 해주기 위하여 높은 온도, 산소 분위기에서 상기 산화막을 고밀도화 하는 단계와,
상부의 패드 질화막을 제거하는 단계와,
RF 플라즈마를 이용하여 상기 산화막을 에치백 하는 단계를 포함하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명에 대해 보다 상세한 설명을 하기로 한다.
도 1a 내지 도 1f 는 본 발명의 제 1 실시예에 따른 반도체 소자의 소자분리 공정단계를 도시한 단면도이다.
먼저, 도 1a를 참조하면 반도체 기판(1) 상부로 패드 산화막(2), 패드 질화막(3)를 차례로 증착한 후, 소자분리 마스크(미도시)를 이용항여 질화막(3)과 반도체 기판(1)을 트랜치 형태로 식각한다.
도 1b를 참조하면, 소자분리 마스크(미도시) 제거후 식각 데미지를 보상해 주기 위한 트랜치 측벽 산화를 실시하고, 이를 희생막으로 삼아 크리닝 공정으로 제거한 후, 다시 측벽을 산화시킨다. 이때 앞의 희생막 산화를 'SAC(Sacrificial Oxidation)'이라 한다.
도 1c를 참조하면, 전체구조 상부에 HDP CVD 산화막(5)을 증착한 다음, CMP 공정을 이용하여 버퍼막인 상기 질화막(3)이 있는 위치 까지 상기 HDP CVD 산화막(5)을 연마한다.
이때 식각 선택비에 의하여 산화막(5)이 질화막(3)에 비해 더 많이 제거된다.
도 1d를 참조하면, HDP CVD 산화막(5)의 막질을 향상시키고 STI(Shallow Trench Isolation)의 상부 코너를 둥글게 해주기 위하여 높은 온도, 산소 분위기에서 고밀도화(densification) 해준다.
도면의 사각형 부분은 트랜치의 다른 부분에 비하여 산소의 확산 경로가 짧으므로 다른 곳보다 쉽게 산화되어 코너가 라운딩된다. 이때 상기 질화막(3)은 액티브 영역의 확산 방지막으로 작용한다.
도 1e를 참조하면, 상부의 질화막(3)을 제거한다.
도 1f를 참조하면, RF(Radio Frenquency) 플라즈마를 이용하여 상기 HDP CVD 산화막(5)을 에치백(Etch-back)한다. 이때 사용가스(working gas)의 압력을 높여 평균 자유 경로(Mean Free Path)를 짧게 만들어 사용가스 이온의 분산(Scattering)에 의한 그림자 효과(Shadow Effect)를 극대화하여 산봉우리처럼 솟은 부분을 낮은 부분보다 빨리 식각함에 의해 단차를 줄인다.
따라서 형태상 취약한 부분, 즉 상기 도 1e 에 도시된 원부분을 제거할 수 있으므로 연속되는 습식 크리닝 공정을 거쳐도 모-트의 형성이 어려워지게 된다.
한편, 도 2a 내지 도 2d 는 본 발명의 제 2 실시예에 따른 반도체 소자의 소자분리 공정단계를 도시한 단면도이다.
도 2a를 참조하면, 상기 도 1a 에서의 공정과 비교하여 패드 질화막(3)보다 패드 산화막(2)의 두께를 더 두껍게 증착한다. STI 에선 버즈빅의 염려가 없으므로 패드 질화막(3)은 CMP 공정 진행시 연마 정지층으로서의 역할을 할 수 있을 정도로 얇게 증착한다. 이 경우 질화막에 의한 실리콘 웨이퍼의 스트레스도 줄일 수 있는 잇점이 있다.
도 2b를 참조하면, 노출된 트랜치상에 측벽 SAC 산화 및 측벽 산화를 한 뒤, HDP 산화막(5)을 증착하고 CMP 공정을 이용하여 연마한다.
이때 상기 질화막(3)과 산화막(2)간의 식각 선택비에 의하여 산화막(2)이 더 잘 연마되어 질화막에 비하여 아래로 내려가게 된다. 그 후 산화를 실시한다.
도 2c를 참조하면, 상기 상부의 질화막(3)을 제거한다. 이때 상기 질화막(3)의 최초 두께가 얇으므로 단차는 적게 발생한다. 그리고 액티브 영역위의 산화물의 두께도 충분하여 후속 습식 크리닝 후에도 모-트가 발생하지 않는다.
도 2d를 참조하면, RF 플라즈마로 상기 산화막(5)을 식각한 뒤, 연속되는 크리닝 단계를 거쳐도 산화막에 단차가 거의 없으므로 모-트가 형성되는 것을 억제할 수 있다.
이상 상술한 바와 같이, 본 발명에 따른 반도체 소자의 소자분리 방법에 의하면, STI 의 트랜치를 CVD 산화막으로 증착하고, CMP 공정을 이용하여 연마한 후, 산소 분위기에서 산화하므로써, 트랜치의 상부 에지부를 라운딩시키고, 질화막 제거후 RF 플라즈마를 이용하여 식각하므로써 케미컬에 취약한 부분을 제거할 수 있어 모-트의 형성을 억제할 수 있다. 따라서 모-트 형성영역에서의 전계 집중으로 인한 트랜지스터의 특성 저하를 방지할 수 있고, 트랜지스터 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1f 는 본 발명의 제 1 실시예에 따른 반도체 소자의 소자분리 공정단계를 도시한 단면도
도 2a 내지 도 2d 는 본 발명의 제 2 실시예에 따른 반도체 소자의 소자분리 공정단계를 도시한 단면도
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판 2 : 패드 산화막
3 : 패드 질화막 4 : 측벽 산화막
5 : HDP CVD 산화막

Claims (3)

  1. 반도체 기판상에 패드 산화막, 패드 질화막를 차례로 증착하는 단계와,
    소자분리 마스크를 이용하여 상기 질화막 및 반도체 기판을 트랜치 식각하는 단계와,
    소자분리 마스크 제거후 식각 데미지를 보상해 주기 위한 트랜치 측벽 SAC 산화를 실시하는 단계와,
    측벽 산화공정을 실시하는 단계와,
    전체구조 상부에 산화막을 증착하여 상기 트랜치를 메우는 단계와,
    CMP 공정을 이용하여 버퍼막인 상기 질화막이 있는 위치의 아래영역 까지 상기 산화막을 연마하는 단계와,
    트랜치의 상부 코너부를 둥글게 해주기 위하여 높은 온도, 산소 분위기에서 상기 산화막을 고밀도화 하는 단계와,
    상부의 패드 질화막을 제거하는 단계와,
    RF 플라즈마를 이용하여 상기 산화막을 에치백 하는 단계를 포함하는 반도체 소자의 소자분리 방법.
  2. 제 1 항에 있어서,
    상기 산화막으로 HDP CVD 산화막을 사용하는 것을 특징으로 하는 반도체 소자의 소자분리 방법.
  3. 제 1 항에 있어서,
    상기 패드 질화막은 CMP 의 연마 정지층으로 역할을 할 수 있을 정도의 얇은 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리 방법.
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