KR19990006000A - 반도체 소자의 소자분리막 제조방법 - Google Patents
반도체 소자의 소자분리막 제조방법 Download PDFInfo
- Publication number
- KR19990006000A KR19990006000A KR1019970030222A KR19970030222A KR19990006000A KR 19990006000 A KR19990006000 A KR 19990006000A KR 1019970030222 A KR1019970030222 A KR 1019970030222A KR 19970030222 A KR19970030222 A KR 19970030222A KR 19990006000 A KR19990006000 A KR 19990006000A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- film
- oxide film
- trench
- semiconductor substrate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000000926 separation method Methods 0.000 title 1
- 238000000034 method Methods 0.000 claims abstract description 32
- 238000002955 isolation Methods 0.000 claims abstract description 30
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 150000004767 nitrides Chemical class 0.000 claims abstract description 12
- 230000003647 oxidation Effects 0.000 claims abstract description 10
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 10
- 125000006850 spacer group Chemical group 0.000 claims abstract description 10
- 230000004888 barrier function Effects 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims abstract description 4
- 238000000227 grinding Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 12
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 241000293849 Cordylanthus Species 0.000 abstract description 3
- 238000005498 polishing Methods 0.000 abstract 1
- 230000001590 oxidative effect Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체 소자의 소자분리막 제조방법에 관한 것으로, 버즈빅(bird's beak)으로 인한 액티브영역의 손실을 보상할 수 있는 SIT(shallow trench isolation)에 의한 소자분리막을 형성함으로써 샤프코너 효과(sharp corner effect) 또는 샤프에지 효과(sharp edge effect)를 최소화 하여 소자의 전기적 특성을 향상시키는 기술에 관한 것이다.
이를 위한 본 발명은 반도체 기판 상부에 제 1 TEOS막패턴과, 질화막패턴, 패드산화막패턴을 형성하고 상기 패턴들을 식각장벽으로 반도체 기판의 하부가 노출되는 홈을 형성한 다음, 로코스 산화공정을 실시하여 소자분리 산화막을 형성하고 상기 제 1 TEOS막 측벽에 제 2 TEOS막을 형성하여 스페이서를 형성한 후, 상기 스페이서를 식각장벽으로 반도체 기판이 노출되는 트랜치를 형성하고 열산화공정을 실시하여 상기 노출된 트랜치에 열산화막을 형성한 다음, 상기 트랜치를 매립하는 HDP산화막을 형성하고 전표면을 CMP공정으로 연마하는 반도체 소자의 소자분리막 제조방법을 제공한다.
Description
본 발명은 반도체 소자의 소자분리막 제조방법에 관한 것으로, 특히 버즈빅(bird's beak)으로 인한 액티브영역의 손실을 보상할 수 있는 SIT(shallow trench isolation)에 의한 소자분리막을 형성함으로써 샤프코너 효과(sharp corner effect) 또는 샤프에지 효과(sharp edge effect)를 최소화하여 소자의 전기적 특성을 향상시키는 기술에 관한 것이다.
일반적으로, 반도체소자는 트랜지스터나 캐피시터 등과 같은 소자들이 형성되는 활성 영역과, 상기 소자들의 동작이 서로 방해되지 않도록 활성 영역들을 분리하는 소자분리 영역으로 구성되어 있다.
최근 반도체소자의 고집적화 추세에 따라 반도체소자에 많은 면적을 차지하는 소자분리 영역의 면적을 감소시키려는 노력이 꾸준히 진행되고 있다.
이러한 소자분리 영역의 제조방법으로는 질화막 패턴을 마스크로 하여 실리콘반도체 기판을 열산화시키는 통상의 LOCOS 방법이나, 반도체기판상에 적층된 별도의 폴리실리콘층을 열산화시키는 세폭스(SEFOX)방법 그리고 반도체기판에 트랜치를 형성하고 이를 절연 물질로 메우는 트랜치(trench) 분리 등의 방법이 사용되고 있다.
그 중 LOCOS 방법은 비교적 공정이 간단하여 널리 사용되지만 소자분리 면적이 크고, 경계면에 버즈빅이 생성되어 기판 스트레스에 의한 격자 결함이 발생되는 단점이 있다. 또한 로코스 방법으로는 디바이스 밀도(density)가 높아짐에 따라 집적도를 향상시키는데 한계가 있다.
즉, 버즈빅(bird's beak)에 의한 샤프코너 효과 또는 샤프에지 효과를 발생하여 액티브영역 손실 등을 유발함으로 소자의 전기적 특성이 저하되는 문제점이 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 소자분리막으로 예정된 부위에 제 1 TEOS막패턴과, 질화막패턴, 패드산화막패턴을 구비하는 액티브영역을 형성한 다음, 로코스 산화공정을 실시하여 소자분리 산화막을 형성하고 제 2 TEOS막을 형성하여 스페이서를 형성한 후, 트랜치 식각하고 코너 라운딩 산화공정을 실시하여 손상된 부위를 보상시키고 HDP산화막을 형성하여 트랜치를 매립한 다음, CMP 공정을 실시하여 평탄화된 소자분리막을 형성함으로써 샤프코너 효과 또는 샤프에지 효과를 최소화하여 소자의 전기적 특성을 향상시키는 반도체 소자의 소자분리막 제조방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1f 는 본 발명에 따른 반도체 소자의 소자분리막 제조공정도
* 도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판, 22 : 패드산화막, 24 : 질화막, 26 : 제 1TEOS산화막, 28 : 소자분리산화막, 30 : 스페이서, 32 : 트랜치, 34 : 열산화막, 36 : HDP산화막
상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 소자분리막 제조방법은
반도체 기판 상부에 패드산화막과, 질화막, 제 1 TEOS막을 형성하는 공정과,
소자분리용 마스크를 이용하여 반도체 기판이 노출될 때까지 식각하여 제 1TEOS막패턴과, 질화막패턴,패드산화막패턴을 형성하는 공정과,
상기 패턴들을 식각장벽으로 이용하여 반도체 기판의 하부가 노출되는 홈을 형성하는 공정과,
로코스 산화공정을 실시하여 상기 노출된 홈에 소자분리 산화막을 형성하는 공정과,
상기 제 1 TEOS막 측벽에 제 2 TEOS막을 형성하여 스페이서를 형성하는 공정과,
상기 스페이서를 식각장벽으로 이용하여 반도체 기판이 노출되는 트랜치를 형성하는 공정과,
산화공정을 실시하여 상기 노출된 트랜치에 열산화막을 형성하는 공정과,
상기 트랜치를 매립하는 HDP산화막을 형성하는 공정과,
상기 구조의 전표면을 CMP공정으로 연마하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 소자분리막 제조방법에 대하여 상세히 설명을 하기로 한다.
도 1a 내지 도 1f 는 본 발명에 따른 반도체 소자의 소자분리막 제조공정도이다.
먼저, 반도체 기판(20) 상부에 패드산화막(22)과, 질화막(24), 제 1 TEOS막(26)을 순차적으로 형성한다.
이 때, 상기 패드산화막(22)은 500 ~ 600Å 두께로 형성되고, 상기 질화막(24)은 1300 ~ 2000Å 두께로 형성되며, 상기 제 1 TEOS막(26)은 2500 ~ 3500Å 두께로 형성한다.
다음, 소자분리막용 마스크를 이용하여 상기 반도체 기판(20)이 노출될 때까지 식각하여 제 1 TEOS막(26)패턴과, 질화막(24)패턴, 패드산화막(22)패턴을 형성한다.(도 1a참조)
그 다음, 상기 패턴(26, 24, 22)들을 식각장벽으로 이용하여 반도체 기판(20)의 하부가 노출되는 홈을 형성한다.
다음, 로코스(LOCOS) 산화공정을 실시하여 상기 노출된 홈에 소자분리 산화막(28)을 형성한다.
이 때, 상기 소자분리 산화막(28)은 500 ~ 1000Å두께로 형성한다.(도 1b 참조)
그 다음, 상기 제 1 TEOS막(26) 측벽에 제 2 TEOS막을 형성하여 스페이서(30)를 형성한다.
이 때, 상기 제 2 TEOS막은 300 ~ 500Å 두께로 형성한다.(도 1c 참조)
다음, 상기 스페이서(30)를 식각장벽으로 이용하여 상기 반도체 기판(20)이 노출되는 트랜치(32)을 형성한다.
이 때, 상기 트랜치(32)는 3000 ~ 7000Å 깊이로 형성한다.(도 1d 참조)
그 다음, 열산화공정을 실시하여 상기 노출된 트랜치(32)에 열산화막(34)을 형성한다.
여기서, 상기 트랜치(32)의 표면에 상기 열산화막(34)을 형성함으로써 상기 트랜치(32) 식각시 손상받은 부위를 보상하게 된다.(도 1e 참조)
다음, 상기 트랜치(32)를 매립하는 HDP(high density plasma)산화막(36)을 형성한 다음, 전표면을 CMP공정으로 연마한다.(도 1f 참조)
상기한 바와 같이 본 발명에 따르면, 버즈빅으로 인한 액티브영역의 손실을 보상할 수 있는 SIT에 의한 소자분리막을 형성함으로써 샤프코너 효과 또는 샤프에지 효과를 최소화하여 소자의 전기적 특성을 향상시켜 반도체 소자의 신뢰성을 향상시키는 이점이 있다.
Claims (7)
- 반도체 기판 상부에 패드산화막과, 질화막, 제 1 TEOS막을 형성하는 공정과,소자분리용 마스크를 이용하여 반도체 기판이 노출될 때까지 식각하여 제 1 TEOS막 패턴과, 질화막패턴, 패드 산화막패턴을 형성하는 공정과,상기 패턴들을 식각장벽으로 이용하여 반도체 기판의 하부가 노출되는 홈을 형성하는 공정과,로코스 산화공정을 실시하여 상기 노출된 홈에 소자분리 산화막을 형성하는 공정과,상기 제 1 TEOS막 측벽에 제 2 TEOS막을 형성하여 스페이서를 형성하는 공정과,상기 스페이서를 식각장벽으로 이용하여 반도체 기판이 노출되는 트랜치를 형성하는 공정과,열산화공정을 실시하여 상기 노출된 트랜치에 열산화막을 형성하는 공정과,상기 트랜치를 매립하는 HDP산화막을 형성하는 공정과,상기 구조의 전표면을 CMP공정으로 연마하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
- 제 1 항에 있어서, 상기 페드산화막은 500 ∼ 600Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
- 제 1 항에 있어서, 상기 질화막은 1300 ∼ 2000Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
- 제 1 항에 있어서, 상기 제 1 TEOS막은 2500 ∼ 3000Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
- 제 1 항에 있어서, 상기 소자분리 산화막은 500 ∼ 1000Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
- 제 1 항에 있어서, 제 2 TEOS막은 300 ∼ 500Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
- 제 1 항에 있어서, 상기 트랜치는 3000 ∼ 7000Å 깊이로 형성된 것을 특징으로 하는 반도체 소자의 소자분리막 제조방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970030222A KR100235972B1 (ko) | 1997-06-30 | 1997-06-30 | 반도체 소자의 소자분리막 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970030222A KR100235972B1 (ko) | 1997-06-30 | 1997-06-30 | 반도체 소자의 소자분리막 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19990006000A true KR19990006000A (ko) | 1999-01-25 |
KR100235972B1 KR100235972B1 (ko) | 1999-12-15 |
Family
ID=19512981
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970030222A KR100235972B1 (ko) | 1997-06-30 | 1997-06-30 | 반도체 소자의 소자분리막 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100235972B1 (ko) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100439933B1 (ko) * | 2001-12-28 | 2004-07-12 | 동부전자 주식회사 | 산화막의 선택적 식각을 이용한 반도체 소자의 분리영역제조방법 |
KR100439108B1 (ko) * | 1997-12-31 | 2004-07-16 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
KR100750047B1 (ko) * | 2001-06-25 | 2007-08-16 | 매그나칩 반도체 유한회사 | 반도체 장치의 소자분리막의 형성 방법 |
KR100967666B1 (ko) * | 2002-12-03 | 2010-07-07 | 매그나칩 반도체 유한회사 | 반도체소자의 소자분리막 형성방법 |
-
1997
- 1997-06-30 KR KR1019970030222A patent/KR100235972B1/ko not_active IP Right Cessation
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100439108B1 (ko) * | 1997-12-31 | 2004-07-16 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
KR100750047B1 (ko) * | 2001-06-25 | 2007-08-16 | 매그나칩 반도체 유한회사 | 반도체 장치의 소자분리막의 형성 방법 |
KR100439933B1 (ko) * | 2001-12-28 | 2004-07-12 | 동부전자 주식회사 | 산화막의 선택적 식각을 이용한 반도체 소자의 분리영역제조방법 |
KR100967666B1 (ko) * | 2002-12-03 | 2010-07-07 | 매그나칩 반도체 유한회사 | 반도체소자의 소자분리막 형성방법 |
Also Published As
Publication number | Publication date |
---|---|
KR100235972B1 (ko) | 1999-12-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6797579B2 (en) | Semiconductor device having trench isolation structure and method of fabricating the same | |
KR100224700B1 (ko) | 반도체장치의 소자분리방법 | |
KR100389031B1 (ko) | 트렌치 소자분리 구조를 가지는 반도체 소자의 제조방법 | |
KR20020071063A (ko) | 덴트 없는 트렌치 격리 구조 및 그 형성 방법 | |
KR100235972B1 (ko) | 반도체 소자의 소자분리막 제조방법 | |
US5952707A (en) | Shallow trench isolation with thin nitride as gate dielectric | |
KR20010001735A (ko) | 트랜치형 소자분리막을 구비하는 반도체 장치 및 그 제조방법 | |
KR100245307B1 (ko) | 반도체 장치의 소자 분리방법 | |
KR100596876B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
KR100420701B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
KR0161722B1 (ko) | 반도체소자의 소자분리 방법 | |
KR100344765B1 (ko) | 반도체장치의 소자격리방법 | |
KR100541801B1 (ko) | 반도체소자 및 그 제조방법 | |
KR100519511B1 (ko) | 반도체장치의 소자분리막 형성방법 | |
KR20050012584A (ko) | 반도체 소자의 소자분리막 형성방법 | |
KR100900244B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
KR100511896B1 (ko) | 에스오아이 기판의 제조방법 | |
KR100265606B1 (ko) | 반도체소자의 소자분리막 제조방법 | |
KR100561974B1 (ko) | 반도체 소자의 제조방법 | |
KR100430582B1 (ko) | 반도체 소자의 제조 방법 | |
KR20040041861A (ko) | 반도체 소자의 격리구조 및 그 형성방법 | |
KR20060066390A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
KR19990004549A (ko) | 반도체 소자의 소자분리막 제조방법 | |
KR20010019280A (ko) | 얕은 트렌치 소자분리 방법 | |
KR19980056126A (ko) | 반도체 장치의 트랜치 소자분리 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20070827 Year of fee payment: 9 |
|
LAPS | Lapse due to unpaid annual fee |