KR19980056126A - 반도체 장치의 트랜치 소자분리 방법 - Google Patents

Abstract

소자분리 영역에서 발생하는 누설 전류를 줄이고 메모리 소자에 있어 리프레시(refresh) 특성을 향상시킬 수 있는 반도체 장치의 트랜치 소자분리 방법에 관하여 개시하고 있다. 이를 위하여 본 발명은, 반도체 기판에 제1, 2, 3절연막을 순차적으로 적층하는 단계와, 상기 제3 절연막의 상부에 포토레지스트를 도포하고 사진 및 식각공정을 진행하여 제1, 2, 3절연막의 소정영역을 식각하는 단계와, 상기 포토레지스트와 제3 절연막을 제거하는 단계와, 상기 제2 절연막을 식각마스크로 반도체 기판을 식각하여 트랜치를 형성하는 단계와, 상기 트랜치가 형성된 결과물의 상부에 제4 절연막을 형성하는 단계와, 상기 제4 절연막이 형성된 반도체 기판에 제2 절연막을 연마저지층으로 하여 평탄화 공정을 진행하는 단계와, 상기 연마저지층인 제2 절연막을 제거하고 제5 절연막을 형성하는 단계와, 상기 제5 절연막에 외향 확산(out-diffusion)공정을 진행하고 문턱전압 형성을 위한 이온주입을 실시하는 단계와, 상기 제5 절연막을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 트랜치 소자분리 방법을 제공한다.

Description

반도체 장치의 트랜치 소자분리 방법

본 발명은 반도체 장치의 트랜치 소자분리 방법에 관한 것으로, 특히 소자분리 영역에서 발생하는 누설 전류를 줄이고 메모리 소자에 있어 리프레시(refresh) 특성을 향상시킬 수 있는 반도체 장치의 트랜치 소자분리 방법에 관한 것이다.

최근, 반도체 소자가 고기능화 및 고집적화 됨에 따라 공정의 초기 단계에서 실시하는 소자분리 기술의 중요성이 더욱 부각되고 있다. 이러한 소자분리 기술은 다른 공정에 비교하여 고난도의 기술을 필요로 하는 어려운 기술 분야 중에 하나이다. 그 동안 일반적인 소자분리 기술로써, 국부적 산화를 통한 소자분리 방법(LOCOS), 선택적 폴리실리콘에 의한 소자분리 방법(Selective Polysilicon Oxidation)등과 같이 반도체 소자의 고집적화 시대의 설계 요구(Design Rule)에 부응하기 위한 다양한 종류의 소자분리 방법이 소개되었지만, 그 한계점을 보이고 있는 실정이다. 이러한 한계점을 극복하기 위하여 소개된 트랜치를 이용한 소자분리 방법은, 반도체 기판 상에 트랜치를 형성하고 트랜치의 내부를 절연막으로 채움으로써 소자분리를 완성하는 방법으로, 소자분리 영역의 면적을 좀더 축소할 수 있기 때문에 반도체 소자의 고집적화가 진행됨에 따라 더욱 일반화되고 있다.

도 1 내지 도 4는 종래기술에 의한 반도체 장치의 트랜치 소자분리 방법을 설명하기 위하여 도시한 단면도들이다.

도 1을 참조하면, 반도체 기판(1)에 패드산화막(3)과, 제1 절연막(5)인 질화막과, 제2 절연막(7)인 고온 생성 산화막(HTO)을 순차적으로 적층한다.

도 2를 참조하면, 상기 제2 절연막(7)의 상부에 포토레지스트를 도포하고 사진 및 식각공정을 진행하여 하부의 제2 절연막(7)과, 제1 절연막(5), 패드산화막(3)의 소정영역을 식각하여 비활성영역이 형성될 부분을 정의한다. 연속해서, 상기 제2 절연막(7)을 습식식각을 통하여 제거하고 기판의 표면에 제1 절연막(5)인 질화막만 남아 있도록 공정을 진행한다. 이어서, 상기 패터닝된 제1 절연막(5)인 질화막을 식각마스크로 상기 비활성영역이 형성될 부분을 반도체 기판(1)으로부터 1000∼3000Å의 깊이로 식각하여 트랜치(9)를 형성한다.

도 3을 참조하면, 상기 트랜치(9)가 형성된 반도체 기판의 전면에 USG(Undoped silica glass)로 구성된 제3 절연막(11)을 2차에 걸쳐 증착하고 900℃이상에서의 열처리를 통하여 제3 절연막의 막질을 좀더 치밀하게 만든다. 연속해서, 열처리가 완료된 결과물인 제3 절연막(11)의 표면에 화학 기계적 연마(CMP: Chemical Mechanical Polishing) 공정을 진행하여 제2 절연막(7)의 표면이 드러날 때까지 연마공정을 진행한다.

도 4는 상기 CMP 공정에서 연마저지층으로 사용되었던 제2 절연막(7)을 제거하고 산화막으로 구성된 제4 절연막(도면에 도시되지 않음)을 형성한다. 연속해서 제4 절연막의 상부에 문턱전압 형성을 위한 불순물 이온주입 공정을 진행하여 활성영역(13)을 정의하고, 제4 절연막을 제거함으로써 반도체 장치의 트랜치 소자분리 공정을 완료한다.

상술한 종래기술에 있어서의 문제점은, ①상기 제3 절연막(11)인 USG의 막질을 좀더 치밀하게 하기 위하여 900℃ 이상의 고온에서 열처리를 하는 과정에서 질화막과 반도체 기판의 열팽창 계수의 차이로 인한 웨이퍼의 뒤틀림(warpage) 문제가 발생하고, ②활성영역과 트랜치의 경계면에서 접합 누설 전류가 발생하여 메모리 소자에 있어서는 리프레시(refresh) 특성이 저하되는 문제점이 발생한다.

본 발명이 이루고자 하는 기술적 과제는 공정을 좀더 단순화시키고, 접합 누설 전류로 인한 리프레시(refresh) 특성이 저하되는 문제점을 해결할 수 있는 반도체 장치의 트랜치 소자분리 방법을 제공하는데 있다.

도 1 내지 도 4는 종래기술에 의한 반도체 장치의 트랜치 소자분리 방법을 설명하기 위하여 도시한 단면도들이다.

도 5 내지 도 9는 본 발명에 의한 반도체 장치의 트랜치 소자분리 방법을 설명하기 위하여 도시한 단면도들이다.

*도면의 주요 부분에 대한 부호 설명*

100: 반도체 기판, 102: 제1 절연막,

104: 제2 절연막,106: 제2 절연막,

108: 제4 절연막,110: 제5 절연막,

107: 트랜치,112: 활성영역

상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판에 제1, 2, 3절연막을 순차적으로 적층하는 단계와, 상기 제3 절연막의 상부에 포토레지스트를 도포하고 사진 및 식각공정을 진행하여 제1, 2, 3절연막의 소정영역을 식각하는 단계와, 상기 포토레지스트와 제3 절연막을 제거하는 단계와, 상기 제2 절연막을 식각마스크로 반도체 기판을 식각하여 트랜치를 형성하는 단계와, 상기 트랜치가 형성된 결과물의 상부에 제4 절연막을 형성하는 단계와, 상기 제4 절연막이 형성된 반도체 기판에 제2 절연막을 연마저지층으로 하여 평탄화 공정을 진행하는 단계와, 상기 연마저지층인 제2 절연막을 제거하고 제5 절연막을 형성하는 단계와, 상기 제5 절연막에 외향 확산(out-diffusion)공정을 진행하고 문턱전압 형성을 위한 이온주입을 실시하는 단계와, 상기 제5 절연막을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 트랜치 소자분리 방법을 제공한다.

본 발명에 따르면, 트랜치를 매립하는 물질을 USG 대신에 BSG(Boron Doped Silica Glass)로 사용하여 전체적인 공정을 단순화시키고, 이온주입 공정의 횟수를 줄이고, 접합 누설 전류의 발생을 억제할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.

도 5 내지 도 9는 본 발명의 바람직한 실시예에 의한 반도체 장치의 트랜치 소자분리 방법을 설명하기 위하여 도시한 단면도들이다.

도 5를 참조하면, 반도체 기판(100)에 제1 절연막(102)인 패드산화막을 100Å 이하의 두께로 형성하고, 연속해서 제2, 3 절연막(104, 106)인 질화막(SiN) 및 고온에서 생성한 산화막(HTO: High Temperature Oxide, 이하 'HTO'라 칭함)을 1000∼2000Å의 두께 범위로 각각 적층한다.

도 6을 참조하면, 상기 제3 절연막(106)의 상부에 포토레지스트를 도포하고 사진 및 식각공정을 진행하여 하부층인 제1, 2, 3절연막(102, 104, 106)을 패터닝한다. 연속해서, 상기 제3 절연막(106)을 습식식각을 통하여 제거하여 트랜치(107)를 형성하기 위한 제2 절연막(104) 패턴, 예컨대 질화막 패턴을 형성한다. 이어서, 상기 제2 절연막(104) 패턴을 식각마스크로 하부에 있는 반도체 기판(100)에 이방성 식각을 1500∼3000Å의 깊이로 진행하여 비활성영역이 위치하는 트랜치(107)를 형성한다.

도 7을 참조하면, 상기 트랜치(107)가 형성된 반도체 기판에 제4 절연막(108), 예컨대 BSG를 7000∼8000Å의 두께로 트랜치(107)가 매립될 수 있도록 충분한 두께로 형성한다. 이어서, 제4 절연막(108)을 형성하는 과정에서 발생한 단차를 평탄화 하기 위하여 제2 절연막(104)인 질화막을 연마저지층으로 이용하여 CMP 공정을 진행한다. 이때, 연마저지층으로 사용되었던 제2 절연막(104)의 상부가 500∼700Å의 두께로 연마되게 된다.

여기서, 상기 제4 절연막(108)인 BSG의 붕소 이온이 후속되는 열처리 공정에서 외향 확산(out-diffusion)됨으로 인하여, P-웰(well)의 농도를 증가시켜 소자분리 효과를 높이고, 활성영역과 비활성 영역의 경계면에서 발생하는 접합 누설 전류(junction leakage current)를 억제하여 메모리 소자의 리프레시(refresh) 특성을 향상시키는 중요한 역할을 한다.

도 8을 참조하면, 상기 CMP가 진행된 결과물의 전면에 습식식각을 실시하여 트랜치의 매립하는 BSG의 표면을 200∼300Å정도 식각한다. 이어서, 상기 제2 절연막(104)과 제1 절연막(102)인 질화막과 패드산화막을 인산과 BOE(Buffered Oxide Etch) 용액을 사용하여 제거한다. 연속해서, 상기 결과물의 전면에 제5 절연막(110)인 산화막을 100∼160Å의 두께로 형성한다. 이때, 상기 제4 절연막(108)인 BSG로부터 붕소 이온의 외향 확산(out-diffusion)이 발생하여 트랜치 주변에 P-웰을 형성함으로써 활성영역과 순차적으로 변하도록 구성된 불순물영역을 형성하여 접합 누설 전류를 억제할 수 있다.

도 9를 참조하면, 상기 결과물에 문턱전압(threshold voltage) 형성을 위한 불순물 이온 주입 공정을 실시하고, 연속하여 제5 절연막(110)을 제거함으로써 활성영역(112)이 형성된 트랜치 소자분리 공정을 완료한다.

본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.

따라서, 상술한 본 발명에 따르면, ①트랜치를 매립하는 물질을 USG 대신에 BSG(Boron Doped Silica Glass)를 사용하여 전체적인 공정을 단순화시키고, ②BSG로부터 외향 확산(out diffusion)된 붕소이온이 접합 누설 전류의 발생을 억제함으로써 메모리 소자에 있어서의 리프레시(refresh) 특성을 향상시킬 수 있다.

Claims (1)

1. 반도체 기판에 제1, 2, 3절연막을 순차적으로 적층하는 단계;

   상기 제3 절연막의 상부에 포토레지스트를 도포하고 사진 및 식각공정을 진행하여 제1, 2, 3절연막의 소정영역을 식각하는 단계;

   상기 포토레지스트와 제3 절연막을 제거하는 단계;

   상기 제2 절연막을 식각마스크로 상기 소정영역을 식각하여 트랜치를 형성하는 단계;

   상기 트랜치가 형성된 결과물의 상부에 제4 절연막을 형성하는 단계;

   상기 제4 절연막이 형성된 반도체 기판에 제2 절연막을 연마저지층으로 하여 평탄화 공정을 진행하는 단계;

   상기 연마저지층인 제2 절연막을 식각하여 제거하고 제5 절연막을 형성하는 단계;

   상기 제5 절연막에 외향 확산(out-diffusion)공정을 진행하고 문턱전압 형성을 위한 이온주입을 실시하는 단계; 및

   상기 제5 절연막을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 트랜치 소자분리 방법.