KR20010036818A - 티형 트렌치 소자분리막 형성방법 - Google Patents
티형 트렌치 소자분리막 형성방법 Download PDFInfo
- Publication number
- KR20010036818A KR20010036818A KR1019990043991A KR19990043991A KR20010036818A KR 20010036818 A KR20010036818 A KR 20010036818A KR 1019990043991 A KR1019990043991 A KR 1019990043991A KR 19990043991 A KR19990043991 A KR 19990043991A KR 20010036818 A KR20010036818 A KR 20010036818A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- forming
- film
- mask pattern
- insulating
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 73
- 238000002955 isolation Methods 0.000 title claims abstract description 69
- 125000006850 spacer group Chemical group 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 52
- 238000005530 etching Methods 0.000 claims abstract description 22
- 239000011810 insulating material Substances 0.000 claims abstract description 22
- 239000010408 film Substances 0.000 claims description 124
- 239000004065 semiconductor Substances 0.000 claims description 41
- 150000004767 nitrides Chemical class 0.000 claims description 21
- 239000010409 thin film Substances 0.000 claims description 19
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 3
- 239000000356 contaminant Substances 0.000 claims description 2
- 230000035515 penetration Effects 0.000 claims description 2
- 230000000087 stabilizing effect Effects 0.000 claims description 2
- 239000011800 void material Substances 0.000 abstract description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 8
- 229920005591 polysilicon Polymers 0.000 abstract description 8
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 230000008569 process Effects 0.000 description 33
- 238000010438 heat treatment Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Element Separation (AREA)
Abstract
티(T)형 트렌치 소자분리막 형성방법을 제공한다. 이 방법은, 먼저 (a) 반도체 기판의 상부표면에 마스크 패턴을 이용하여 식각함으로써 제 1 폭 및 제 1 깊이의 제 1 트렌치를 형성한다. (b) 상기 제 1 트렌치의 측벽 및 상기 마스크 패턴의 측벽에 절연막 스페이서를 형성한다. (c) 상기 절연막 스페이서 및 상기 마스크 패턴을 식각마스크로 사용하여 상기 반도체 기판을 식각함으로써, 상기 제 1 폭 보다 좁은 제 2 폭 및 상기 제 1 깊이보다는 깊은 제 2 깊이를 가지는 제 2 트렌치 영역을 형성한다. 그 후, (d) 상기 제 2 트렌치 영역 및 상기 제 1 트렌치 영역에 절연물질을 매립하여 티(T)형 소자분리막을 형성한다. 이 방법에 의하면, 제 1 트렌치의 측벽 및 상기 마스크 패턴의 측벽에 형성된 절연막 스페이서를 마스크로 하여 제 2 트렌치를 식각한 후 이를 절연물질로 매립하여 소자분리막을 형성하게 되므로, 보이드는 하부의 제 2 트렌치에서만 발생하게 되어 후속하는 평탄화 공정시 개방되지 않게 된다. 따라서 소자분리막의 상면의 막특성이 매우 우수하여 소자의 신뢰도를 향상시킨다.
Description
본 발명은 반도체 소자의 제조를 위한 소자분리막 형성방법에 관한 것으로서, 특히 티형 트렌치 구조의 소자분리막 형성방법에 관한 것이다.
반도체장치의 집적도가 증가함에 따라 소자분리영역도 또한 축소되어 64M DRAM(64Mega Dynamic Random Access Memory)급에서는 0.45미크론(Micron) 기술이, 256M DRAM급에서는 0.25미크론 기술이 요구되고 있다.
또한, 소자분리영역의 형성은 모든 제조공정 단계에 있어서 초기단계의 공정으로서 활성 영역의 크기 및 후공정 단계의 마진을 좌우하게 되므로 칩 패턴 전체를 비례축소해 가는데 있어서 소자분리 영역의 비례축소가 불가피하다.
일반적으로, 반도체장치의 제조시 널리 이용되는 선택적 산화에 의한 소자분리막 형성방법으로서 반도체 기판 표면을 선택적으로 산화시켜 이 산화막을 절연층으로 사용하는 로코스 (LOCOS; LOCal Oxidation of Silicon) 분리 방법을 사용하였다. 이 로코스 소자분리 방법은 공정이 간단하다는 장점이 있으나, 256M DRAM급 이상의 고집적화되는 반도체소자에 있어서는 소자분리의 폭(width)이 감소함에 따라 소자 간의 전기적인 격리에 한계가 발생한다.
0.25미크론 이하의 공정부터는 트렌치형 소자분리막 형성방법이 사용된다. 이 트렌치형 소자분리막 형성방법은, 반도체 기판의 소정영역을 식각하여 트렌치영역을 형성하고 상기 트렌치 영역을 절연막으로 매립한 후 평탄화하여 소자분리막을 형성하는 방법으로서, 트렌치 영역을 좁고 깊게 형성함으로써, 소자분리 영역이 차지하는 면적을 보다 감소시킬 수 있음은 물론 후속공정시 패턴형성을 용이하게 해주는 평탄화 특성이 양호한 장점이 있다.
그러나 이러한 트렌치 소자분리 기술도 반도체 소자의 집적도가 더욱 증가하게 되면 소자분리시 트렌치의 종횡비가 점점 커질 필요가 있게 된다. 그런데, 현재의 트렌치 매립 기술로서는 종횡비가 약 3 이하인 경우에는 매립절연막 내 보이드의 발생없이 완전 매립시키는 것이 가능하나, 약 3 이상으로 증가하게 되면 절연물질에 의한 매립시 트렌치의 입구에서 오버행(Overhang)이 발생하여 트렌치 내에 보이드(Void)가 형성된다. 그 결과, 후속단계에서 평탄화공정(예컨대, 화학기계적 연마공정)을 수행하여 트렌치 소자분리막을 형성하면, 보이드가 개방된다. 상기와 같은 보이드의 개방은 반도체 소자의 신뢰성에 악영향을 끼칠 수 있다. 즉, 트렌치 소자분리막을 형성한 이후에는 게이트 전극을 형성하기 위한 공정이 수행되게 되는데, 이 때 개방된 보이드에 도전물질(예컨대, 게이트 전극용 도전성 폴리실리콘)이 채워짐으로써 인접하는 게이트 전극간에 브릿지가 일어나게 된다.
따라서, 최근에는 소자분리막 내에 보이드가 형성되는 것을 방지하기 위하여 갭필링(Gap Filling) 특성이 양호한 물질, 예컨대 USG(Undopped Silicate Glass)를 사용하여 트렌치를 매립하는 방법이 이용되고 있다. 하지만, 트렌치의 종횡비가 한계치를 넘어서게 되면, 갭필링 특성이 양호한 물질을 사용하여 트렌치를 매립한다고 하더라도, 소자분리막내에 보이드가 발생되는 문제를 해결하지 못하게 된다.
먼저, 도 1 내지 도 3, 및 도 3a 및 도 3b를 참조하여 종래의 트렌치 소자분리막 형성방법 대한 문제점을 설명한다.
도 1 및 도 2는 종래의 트렌치 소자분리막 형성방법을 순차적으로 도시한 단면도들이다. 도 3a 내지 도 3c는 도 2의 종래의 트렌치 소자분리막이 형성된 반도체 기판 상에 게이트전극을 형성하는 경우의 반도체기판을 도시한 단면도들로서, 도 3a는 평면도이고, 도 3b는 도 3a의 B-B'선을 절단한 단면도이고, 도 3c는 도 3a의 C-C'선을 절단한 단면도이다.
도 1을 참조하면, 반도체기판(10) 상에 활성영역(active region) 및 비활성영역(field region)을 정의하기 위한 사진공정을 진행한다.
즉, 반도체기판(10) 상에 100~300Å 두께의 패드산화막(13) 및 질화막(15)을 형성한다. 상기 패드산화막(13) 및 질화막(15)이 형성된 상기 기판(10)의 전면을 반도체 개별소자들이 형성되는 활성영역(A)과 상기 반도체 개별소자들을 서로 전기적으로 분리시키기 위한 비활성영역(C)들로 구분한다.
반도체 기판(10)의 활성영역 및 비활성영역을 정의한 후 소자분리막이 형성되어야 할 위치에 트렌치(12)를 형성한다. 절연물질로 트렌치(12)를 매립함으로써 갭필절연층(gap filling dielectric later, 14)을 형성한다. 예를 들면, 화학기상증착 방법을 사용하여 반도체 기판(10)의 전면에 실리콘 산화막을 형성하여 트렌치(12)를 매립할 수 있다.
이 때, 트렌치(12)의 종횡비가 3 이상인 경우, 증착공정이 진행됨에 따라 트렌치(12)의 입구에서 오버행(overhang)이 발생하여 트렌치(12)내에 보이드(16)가 형성된다.
도 2를 참조하면, 상기 갭필절연층(14)이 형성된 반도체 기판(10)을 평탄화하여 소자분리막(14')를 형성한다. 예를 들면, 상기 갭필절연층(14)을 화학기계적 연마(CMP: Chemical Mechinical Polishing)하여 상기 트렌치(12) 내에 매립된 절연막 만을 남김으로써 소자분리막(14')을 형성한다. 그런데, 트렌치 소자분리막(14') 내에 형성된 보이드(V)가 상기 평탄화 공정이 수행되는 동안 개방되게 된다.
그 결과, 후속단계에서 인접하는 게이트 전극 사이에 브릿지가 유발되는 문제가 발생하게 된다. 즉, 도 3a 내지 도 3c를 참조하면, 상기 보이드(18)가 개방된 소자분리막(14')이 형성된 반도체 기판(10) 전면에 폴리실리콘층을 증착하여 게이트 전극(G)을 패터닝한다. 여기서, 상기 폴리실리콘층 증착시에 보이드(18) 내에도 폴리실리콘층이 침투하여 증착되게 되고 게이트 전극(G) 패터닝시 보이드(18) 내부에 침투된 폴리실리콘은 제거되지 않고 남아 있게 된다.
상기와 같은 보이드의 개방으로 인한 보이드 내의 이물질 증착은 반도체 소자의 신뢰성에 악영향을 끼칠 수 있다. 즉, 트렌치 소자분리막을 형성한 이후에는 게이트 전극을 형성하기 위한 공정이 수행된다. 이 때 개방된 보이드에 도전물질 (예컨대, 게이트 전극용 도전성 폴리실리콘)이 채워짐으로써 인접하는 게이트 전극간에 브릿지가 일어나게 되어 반도체 소자의 신뢰성을 크게 저하시키는 문제점이 발생하게 된다.
본 발명이 이루고자 하는 기술적 과제는 소자분리막 표면에서 보이드가 개방됨으로 이한 소자의 신뢰도 저하 현상을 방지할 수 있는 티형 소자분리막 형성방법을 제공하는 것이다.
도 1 및 도 2는 종래의 트렌치 소자분리막 형성방법을 순차적으로 도시한 단면도들이다.
도 3a 내지 도 3c는 도 2의 종래의 트렌치 소자분리막이 형성된 반도체 기판 상에 게이트전극을 형성하는 경우의 반도체기판을 도시한 단면도들로서, 도 3a는 평면도이고, 도 3b는 도 3a의 B-B'선을 절단한 단면도이고, 도 3c는 도 3a의 C-C'선을 절단한 단면도이다.
도 4 내지 도 7은 본 발명의 실시예 1에 따른 티형 트렌치 소자분리막 형성방법을 순차적으로 도시한 단면도들이다.
도 8은 본 발명의 실시예 2에 따른 티형 트렌치 소자분리막 형성방법에서 열처리공정을 거치는 단계를 도시한 단면도이다.
도 9는 본 발명의 실시예 3에 따른 티형 트렌치 소자분리막 형성방법에서 열처리공정 및 박막의 질화막 형성공정을 거치는 단계를 도시한 단면도이다.
도 10 내지 도 12는 본 발명의 실시예 4에 따른 티형 트렌치 소자분리막 형성방법을 순차적으로 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 티(T)형 트렌치 소자분리막 형성방법은, 먼저 (a) 반도체 기판의 상부표면에 마스크 패턴을 이용하여 식각함으로써 제 1 폭 및 제 1 깊이의 제 1 트렌치를 형성한다. (b) 상기 제 1 트렌치의 측벽 및 상기 마스크 패턴의 측벽에 절연막 스페이서를 형성한다. (c) 상기 절연막 스페이서 및 상기 마스크 패턴을 식각마스크로 사용하여 상기 반도체 기판을 식각함으로써, 상기 제 1 폭 보다 좁은 제 2 폭 및 상기 제 1 깊이보다는 깊은 제 2 깊이를 가지는 제 2 트렌치 영역을 형성한다. 그 후, (d) 상기 제 2 트렌치 영역 및 상기 제 1 트렌치 영역에 절연물질을 매립하여 티(T)형 소자분리막을 형성한다.
이 방법에 의하면, 제 1 트렌치의 측벽 및 상기 마스크 패턴의 측벽에 형성된 절연막 스페이서를 마스크로 하여 제 2 트렌치를 식각한 후 이를 절연물질로 매립하여 소자분리막을 형성하게 된다. 상기 절연막 스페이서를 제거하지 않은 상태로 절연물질을 매립하므로 절연막 스페이서의 제거시 반도체 기판과 마스크 패턴 사이의 계면 산화막이 식각될 염려가 없다. 또한, 이 절연막 스페이서는 상부 입구가 넓고 하부가 좁아지는 형상을 하고 있으므로 절연막 스페이서에 대한 절연물질 매립시 오버행 현상이 발생하지 않는다. 보이드는 하부의 제 2 트렌치에서만 발생하게 되어 후속하는 평탄화 공정시 개방되지 않게 된다. 따라서 소자분리막의 상면의 막특성이 매우 우수하여 소자의 신뢰도를 향상시킨다.
상기 (c) 단계 후에, (l) 상기 절연막 스페이서를 마스크로 식각하여 형성한 제 2 트렌치를 가지는 기판 및 상기 마스크로 사용된 절연막 스페이서를 열처리하여 트렌치 계면을 안정화시키는 단계를 추가로 포함한다.
상기 (c) 단계 후에, (m) 제 1 트렌치에 열산화막을 성장시킨 후 박막의 질화막을 형성함으로써 트렌치 측벽의 산화 또는 오염원의 침투를 방지하는 단계를 추가로 포함한다.
변형된 방법으로서, 상기 (a) 단계 후에, (n) 제 1 트렌치를 포함한 기판 전면에 열산화막을 성장시킨 후 박막의 질화막을 형성하는 단계를 추가로 포함한다. 그 후, 상기 (c) 단계 후에, (o) 절연막 스페이서를 습식식각하여 제거하는 단계를 추가로 포함한다. 여기서 상기 박막의 질화막은 절연막 스페이서의 식각시 식각정지층으로서 작용한다.
이 방법에 의하면, 제 1 트렌치를 포함한 기판 전면에 열산화막 및 박막의 질화막을 형성한 후, 제 1 트렌치의 측벽 및 상기 마스크 패턴의 측벽에 절연막 스페이서를 형성하고, 이 절연막 스페이서를 마스크로 하여 제 2 트렌치를 식각하고, 이 절연막 스페이서를 제거한 후 상기 제 1 및 제 2 트렌치를 절연물질로 매립하여 소자분리막을 형성하게 된다. 상기 절연막 스페이서의 제거시 상기 박막의 질화막이 정지층으로 작용하므로 반도체 기판과 마스크 패턴 사이의 계면 산화막이 식각될 염려가 없다. 또한, 마찬가지로 보이드는 하부의 제 2 트렌치에서만 발생하게 되어 후속하는 평탄화 공정시 개방되지 않게 된다. 따라서 소자분리막의 상면의 막특성이 매우 우수하여 소자의 신뢰도를 향상시킨다.
이하, 첨부한 도면을 참조하여, 티형 트렌치 소자분리막 형성방법에 대하여 실시예1내지 4를 예로 들어 상세하게 설명하겠다.
그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예에 한정되는 것으로 해석되어져서는 아니된다. 이하의 도면을 참조한 설명은 본 발명과 관련한 산업 기술 분야에서 평균적 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면상에서 층이나 영역들의 두께는 설명의 명확성을 위하여 제공된 것으로 이로 한정되어서는 안된다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한 어떤 층이 다른 층 또는 기판의 상부에 있다라고 기재한 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제 3의 층이 개재되어질 수 있다.
실시예 1
도 4 내지 도 7은 본 발명의 실시예 1에 따른 티형 트렌치 소자분리막 형성방법을 순차적으로 도시한 단면도들이다.
도 4를 참조하면, 먼저, 반도체 기판(100)의 상부표면에 마스크 패턴(120)을 이용하여 식각함으로써 제 1 폭(w1) 및 제 1 깊이(h1)의 제 1 트렌치(T1)를 형성한다.
예를 들면, 실리콘으로 형성된 반도체 기판(100) 상부에 게이트 산화막(122)을 110Å 정도의 두께로 형성하고, 상기 게이트 산화막(122) 상부에 폴리실리콘층(124)을 500Å 정도의 두께로 LPCVD(Low Pressure Chemical Vapor Deposition : 저압화학기상증착방법)에 의하여 형성한다. 그 상부에 2000Å 정도 두께의 실리콘 질화막(126) 및 1000Å 정도 두께의 실리콘 산화막(128)을 LPCVD에 의하여 차례로 적층하여 형성한 후 패터닝하여 마스크 패턴(120)을 형성한다. 그 다음, 상기 마스크 패턴(120)을 이용하여 0.25㎛ 정도의 폭(w1) 및 0.5㎛ 정도의 깊이(h1)의 제 1 트렌치(T1)를 식각한다.
도 5를 참조하면, 상기 제 1 트렌치(T1)의 측벽 및 상기 마스크 패턴(120)의 측벽에 절연막 스페이서(130)를 형성한다.
예를 들면, 상기 마스크 패턴(120) 및 제 1 트렌치(T1)가 형성된 기판 전면에 LPCVD에 의하여 실리콘 산화막을 1500Å 정도의 두께로 형성한다. 이 실리콘 산화막을 식각하여 상기 제 1 트렌치(T1)의 측벽 및 상기 마스크 패턴의 측벽에 절연막 스페이서(130)를 형성한다.
도 6을 참조하면, 상기 절연막 스페이서(130) 및 상기 마스크 패턴(120)을 식각마스크로 사용하여 상기 반도체 기판(100)을 식각함으로써, 제 1 트렌치(T1)보다 더욱 깊은 제 2 깊이(h2) 그리고 더욱 좁은 제 2 폭(w2)으로 형성된 제 2 트렌치(T2)를 형성한다.
그 후, 도 7을 참조하면, 상기 제 2 트렌치(T2) 및 상기 제 1 트렌치(T1)에 절연물질을 매립한 후, CMP 등에 의하여 평탄화함으로써 상기 트렌치(T1, T2) 내에 매립된 절연막 만을 남김으로써, 소자분리막(I)을 완성한다.
이 실시예에 의하면, 제 1 트렌치(T1)의 측벽 및 상기 마스크 패턴(120)의 측벽에 형성된 절연막 스페이서(130)를 마스크로 하여 제 2 트렌치(T2)를 식각한 후 이를 절연물질로 매립하여 소자분리막(I)을 형성하게 된다. 상기 절연막 스페이서(130)를 제거하지 않은 상태로 절연물질을 매립하므로 절연막 스페이서(130)의 제거시 반도체 기판(110)과 마스크 패턴(120) 사이의 계면에 형성된 산화막(122)이 식각될 염려가 없다. 또한, 이 절연막 스페이서(130)는 상부 입구가 넓고 하부가 좁아지는 형상을 하고 있으므로 절연막 스페이서(130)에 대한 절연물질 매립시 오버행 현상이 발생하지 않는다. 보이드는 하부의 제 2 트렌치(T2)에서만 발생하게 되어 후속하는 평탄화 공정시 개방되지 않게 된다. 따라서 소자분리막의 상면의 막특성이 매우 우수하여 소자의 신뢰도를 향상시킨다.
실시예 2
본 실시예는 실시예 1의 변형예로서, 소자분리막 형성방법에 열처리공정을 추가한다. 도 8에서 본 실시예에 따른 티형 트렌치 소자분리막 형성방법에서 열처리공정을 거치는 단계를 도시한다.
본 실시예에서 실시예 1과 동일한 공정에 대한 설명은 이하에 매우 간략히 설명하며 실시예 1에서 참조한 도면을 그대로 참조한다.
즉, 도 4 내지 도 6에 도시된 바와 같이, 반도체 기판의 상부표면에 마스크 패턴을 이용하여 식각함으로써 제 1 폭 및 제 1 깊이의 제 1 트렌치를 형성하는 단계; 상기 제 1 트렌치의 측벽 및 상기 마스크 패턴의 측벽에 실리콘산화막으로 절연막 스페이서를 형성하는 단계; 상기 절연막 스페이서 및 상기 마스크 패턴을 식각마스크로 사용하여 상기 반도체 기판을 식각함으로써, 상기 제 1 폭 보다 좁은 제 2 폭 및 상기 제 1 깊이보다는 깊은 제 2 깊이를 가지는 제 2 트렌치를 형성하는 단계까지는 실시예 1에서와 동일하게 진행한다.
그 후, 본 실시예에서는, 도 8을 참조하면, 상기 마스크 패턴(130) 및 제 2 트렌치(T2)가 형성된 기판에 대하여 O2분위기에서 900℃로 30분간 열처리공정을 거쳐 상기 절연막 스페이서(130)와 접하는 실리콘 기판 표면 및 제 2 트렌치(T2)에 의하여 노출된 실리콘 기판 표면에 열산화막(240)을 형성시킨다. 이러한 열산화공정은 후속하는 식각공정 또는 산화공정 등에 대하여 계면을 안정화시키는 역할을 한다.
그 후, 실시예 1에서와 같이, 도 7을 참조하면 상기 제 2 트렌치 영역 및 상기 제 1 트렌치 영역에 절연물질을 매립한 후 CMP 등에 의한 평탄화공정을 거침으로써 티형 소자분리막을 형성한다.
실시예 3
본 실시예도 또한 실시예 1의 변형예로서, 소자분리막 형성방법에 열처리공정 및 박막의 질화막 형성공정을 추가한다. 도 9에서 본 실시예에 따른 티형 트렌치 소자분리막 형성방법에서 열처리공정 및 박막의 질화막 형성공정을 거치는 단계를 도시한다.
본 실시예에서 실시예 1과 동일한 공정에 대한 설명은 이하에 매우 간략히 설명하며 실시예 1에서 참조한 도면을 그대로 참조한다.
즉, 도 4 내지 도 6에 도시된 바와 같이, 반도체 기판의 상부표면에 마스크 패턴을 이용하여 식각함으로써 제 1 폭 및 제 1 깊이의 제 1 트렌치를 형성하는 단계; 상기 제 1 트렌치의 측벽 및 상기 마스크 패턴의 측벽에 실리콘산화막으로 절연막 스페이서를 형성하는 단계; 상기 절연막 스페이서 및 상기 마스크 패턴을 식각마스크로 사용하여 상기 반도체 기판을 식각함으로써, 상기 제 1 폭 보다 좁은 제 2 폭 및 상기 제 1 깊이보다는 깊은 제 2 깊이를 가지는 제 2 트렌치를 형성하는 단계까지는 실시예 1에서와 동일하게 진행한다.
그 후, 본 실시예에서는, 도 9를 참조하면, 상기 절연막 스페이서(130) 및 제 2 트렌치(T2)가 형성된 기판에 대하여 O2분위기에서 900℃로 30분간(????) 열처리공정을 거쳐 열산화막(340)을 형성한 후, 기판 전면에 대하여 LPCVD에 의하여 약 50~60Å 정도의 박막의 질화막(SiN)(350)을 형성한다.
상기 박막의 질화막(350)은 트렌치 측벽산화 및 오염원의 침투를 막는 역할을 한다.
그 후, 실시예 1에서와 같이, 도 7을 참조하면 상기 제 2 트렌치 영역 및 상기 제 1 트렌치 영역에 절연물질을 매립한 후 CMP 등에 의한 평탄화공정을 거침으로써 티형 소자분리막을 형성한다.
실시예 4
본 실시예도 또한 실시예 1의 변형예이다. 소자분리막 형성방법에서 절연막 스페이서의 형성 전에 박막의 질화막을 형성하는 공정과 절연물질을 매립 전에 절연막 스페이서를 제거하는 공정을 추가한다. 도 10 내지 도 12는 본 발명의 실시예 4에 따른 티형 트렌치 소자분리막 형성방법을 도시한 단면도들이다.
본 실시예에서 실시예 1과 동일한 공정에 대한 설명은 이하에 매우 간략히 설명하며 실시예 1에서 참조한 도면은 그대로 참조한다.
즉, 도 4에 도시된 바와 같이, 반도체 기판의 상부표면에 마스크 패턴을 이용하여 식각함으로써 제 1 폭 및 제 1 깊이의 제 1 트렌치를 형성하는 단계는 실시예 1과 동일하게 진행한다.
그 후, 본 실시예에서는, 도 10을 참조하면, 상기 마스크 패턴(130) 및 제 1 트렌치(T1)가 형성된 기판에 대하여 O2분위기에서 900℃로 ( 시 간 ?? )동안 열처리공정을 거쳐 열산화막(440)을 형성한 후, 기판 전면에 대하여 LPCVD에 의하여 약 50~60Å 정도의 박막의 질화막(SiN)(450)을 형성한다.
다음, 도 11을 참조하면, 상기 제 1 트렌치(T1)의 측벽 및 상기 마스크 패턴(120)의 측벽에 실리콘산화막(SiO2)으로 절연막 스페이서(130)를 형성하고, 상기 절연막 스페이서(130) 및 상기 마스크 패턴(120)을 식각마스크로 사용하여 상기 반도체 기판(110)을 식각함으로써, 상기 제 1 폭 보다 좁은 제 2 폭 및 상기 제 1 깊이보다는 깊은 제 2 깊이를 가지는 제 2 트렌치(T2)를 형성한다. 이 단계는 실시예 1에서 도 5 및 도 6을 참조로 한 절연막 스페이서의 형성 및 제 2 트렌치의 형성 단계와 동일하므로 상세한 설명은 생략한다.
도 12를 참조하면, 실리콘산화막(SiO2)로 형성된 절연막 스페이서(130)을 습식식각방법으로 제거한다. 이 때, 박막의 질화막(450)은 식각정지층으로서 작용하여, 절연막 스페이서(130)의 식각에 의한 제거시 실리콘 기판 표면과 접하는 마스크 패턴 하부의 게이트 산화막(122)이 노출되지 않으므로 식각으로부터 보호되고, 따라서 언더컷 현상이 발생하지 않게 된다.
그 후, 도 12를 참조하면 상기 제 2 트렌치(T2) 및 상기 제 1 트렌치(T1)에 절연물질을 매립한다. 예를 들면 절연층의 증착 및 식각을 반복하여 HDP를형성한다. 그 후 CMP 등에 의한 평탄화공정을 거침으로써 티형 소자분리막(I)을 형성한다.
이 방법에 의하면, 제 1 트렌치를 포함한 기판 전면에 열산화막 및 박막의 질화막을 형성한 후, 제 1 트렌치의 측벽 및 상기 마스크 패턴의 측벽에 절연막 스페이서를 형성하고, 이 절연막 스페이서를 마스크로 하여 제 2 트렌치를 식각하고, 이 절연막 스페이서를 제거한 후 상기 제 1 및 제 2 트렌치를 절연물질로 매립하여 소자분리막을 형성하게 된다. 상기 절연막 스페이서의 제거시 상기 박막의 질화막이 정지층으로 작용하므로 반도체 기판과 마스크 패턴 사이의 계면 산화막이 식각될 염려가 없다. 또한, 마찬가지로 보이드는 하부의 제 2 트렌치에서만 발생하게 되어 후속하는 평탄화 공정시 개방되지 않게 된다. 따라서 소자분리막의 상면의 막특성이 매우 우수하여 소자의 신뢰도를 향상시킨다.
이상 본 발명의 바람직한 실시예에 의하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상의 범위 안에서 당 분야에서 통상의 지식으로 그 변형이나 그 개량이 가능하다.
본 발명에 따른 티형 트렌치 소자분리막 형성방법에 의하면, 제 1 트렌치의 측벽 및 상기 마스크 패턴의 측벽에 형성된 절연막 스페이서를 마스크로 하여 제 2 트렌치를 식각한 후 이를 절연물질로 매립하여 소자분리막을 형성하게 된다. 상기 절연막 스페이서를 제거하지 않은 상태로 절연물질을 매립하므로 절연막 스페이서의 제거시 반도체 기판과 마스크 패턴 사이의 계면 산화막이 식각될 염려가 없다. 또한, 이 절연막 스페이서는 상부 입구가 넓고 하부가 좁아지는 형상을 하고 있으므로 절연막 스페이서에 대한 절연물질 매립시 오버행 현상이 발생하지 않는다. 보이드는 하부의 제 2 트렌치에서만 발생하게 되어 후속하는 평탄화 공정시 개방되지 않게 된다. 따라서 소자분리막의 상면의 막특성이 매우 우수하여 소자의 신뢰도를 향상시킨다.
본 발명에 따른 또 다른 티형 트렌치 소자분리막 형성방법에 의하면, 제 1 트렌치를 포함한 기판 전면에 열산화막 및 박막의 질화막을 형성한 후, 제 1 트렌치의 측벽 및 상기 마스크 패턴의 측벽에 절연막 스페이서를 형성하고, 이 절연막 스페이서를 마스크로 하여 제 2 트렌치를 식각하고, 이 절연막 스페이서를 제거한 후 상기 제 1 및 제 2 트렌치를 절연물질로 매립하여 소자분리막을 형성하게 된다. 상기 절연막 스페이서의 제거시 상기 박막의 질화막이 정지층으로 작용하므로 반도체 기판과 마스크 패턴 사이의 계면 산화막이 식각될 염려가 없다. 또한, 마찬가지로 보이드는 하부의 제 2 트렌치에서만 발생하게 되어 후속하는 평탄화 공정시 개방되지 않게 된다. 따라서 소자분리막의 상면의 막특성이 매우 우수하여 소자의 신뢰도를 향상시킨다.
Claims (5)
- (a) 반도체 기판의 상부표면에 마스크 패턴을 이용하여 식각함으로써 제 1 폭 및 제 1 깊이의 제 1 트렌치를 형성하는 단계;(b) 상기 제 1 트렌치의 측벽 및 상기 마스크 패턴의 측벽에 절연막 스페이서를 형성하는 단계;(c) 상기 절연막 스페이서 및 상기 마스크 패턴을 식각마스크로 사용하여 상기 반도체 기판을 식각함으로써, 상기 제 1 폭 보다 좁은 제 2 폭 및 상기 제 1 깊이보다는 깊은 제 2 깊이를 가지는 제 2 트렌치 영역을 형성하는 단계; 및(d) 상기 제 2 트렌치 영역 및 상기 제 1 트렌치 영역에 절연물질을 매립하여 티(T)형 소자분리막을 형성하는 단계;를 포함함을 특징으로 하는 티형 트렌치 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 (c) 단계 후에,(l) 상기 절연막 스페이서를 마스크로 식각하여 형성한 제 2 트렌치를 가지는 기판 및 상기 마스크로 사용된 절연막 스페이서를 열처리하여 트렌치 계면을 안정화시키는 단계를 추가로 포함함을 특징으로 하는 티형 트렌치 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 (c) 단계 후에,(m) 제 1 트렌치에 열산화막을 성장시킨 후 박막의 질화막을 형성함으로써 트렌치 측벽의 산화 또는 오염원의 침투를 방지하는 단계를 추가로 포함함을 특징으로 하는 티형 트렌치 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 (a) 단계 후에,(n) 제 1 트렌치를 포함한 기판 전면에 열산화막을 성장시킨 후 박막의 질화막을 형성하는 단계를 추가로 포함함을 특징으로 하는 티형 트렌치 소자분리막 형성방법.
- 제 4 항에 있어서, 상기 (c) 단계 후에,(o) 절연막 스페이서를 습식식각하여 제거하는 단계를 추가로 포함함을 특징하는 티(T)형 소자분리막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0043991A KR100366614B1 (ko) | 1999-10-12 | 1999-10-12 | 티형 트렌치 소자분리막 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0043991A KR100366614B1 (ko) | 1999-10-12 | 1999-10-12 | 티형 트렌치 소자분리막 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010036818A true KR20010036818A (ko) | 2001-05-07 |
| KR100366614B1 KR100366614B1 (ko) | 2003-01-06 |
Family
ID=19614930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-0043991A KR100366614B1 (ko) | 1999-10-12 | 1999-10-12 | 티형 트렌치 소자분리막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100366614B1 (ko) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6849919B2 (en) | 2001-08-13 | 2005-02-01 | Renesas Technology Corp. | Method of fabricating a semiconductor device with a trench isolation structure and resulting semiconductor device |
| KR100811248B1 (ko) * | 2001-06-29 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100894792B1 (ko) * | 2007-11-02 | 2009-04-24 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 소자 분리막 형성 방법 |
| US7736991B2 (en) | 2006-10-31 | 2010-06-15 | Hynix Semiconductor Inc. | Method of forming isolation layer of semiconductor device |
| KR100972899B1 (ko) * | 2008-07-25 | 2010-07-28 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US8598043B2 (en) | 2006-04-11 | 2013-12-03 | Micron Technology Inc. | Methods of forming semiconductor constructions |
| US8829643B2 (en) | 2005-09-01 | 2014-09-09 | Micron Technology, Inc. | Memory arrays |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451512B1 (ko) * | 2002-03-26 | 2004-10-06 | 주식회사 하이닉스반도체 | 소자분리막 형성 방법 |
-
1999
- 1999-10-12 KR KR10-1999-0043991A patent/KR100366614B1/ko not_active IP Right Cessation
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100811248B1 (ko) * | 2001-06-29 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US7808031B2 (en) | 2001-08-13 | 2010-10-05 | Renesas Technology Corp. | Method of fabricating a semiconductor device with a trench isolation structure and resulting semiconductor device |
| KR100491550B1 (ko) * | 2001-08-13 | 2005-05-27 | 미쓰비시덴키 가부시키가이샤 | 트렌치 분리 구조를 갖는 반도체 장치의 제조 방법 및반도체 장치 |
| US7268056B2 (en) | 2001-08-13 | 2007-09-11 | Renesas Technology Corp. | Method of fabricating a semiconductor device with a trench isolation structure and resulting semiconductor device |
| US7326627B2 (en) | 2001-08-13 | 2008-02-05 | Renesas Technology Corp. | Method of fabricating a semiconductor device with a trench isolation structure and resulting semiconductor device |
| US6849919B2 (en) | 2001-08-13 | 2005-02-01 | Renesas Technology Corp. | Method of fabricating a semiconductor device with a trench isolation structure and resulting semiconductor device |
| US10170545B2 (en) | 2005-09-01 | 2019-01-01 | Micron Technology, Inc. | Memory arrays |
| US11626481B2 (en) | 2005-09-01 | 2023-04-11 | Micron Technology, Inc. | Semiconductor constructions, memory arrays, electronic systems, and methods of forming semiconductor constructions |
| US11171205B2 (en) | 2005-09-01 | 2021-11-09 | Micron Technology, Inc. | Semiconductor constructions, memory arrays, electronic systems, and methods of forming semiconductor constructions |
| US8829643B2 (en) | 2005-09-01 | 2014-09-09 | Micron Technology, Inc. | Memory arrays |
| US10622442B2 (en) | 2005-09-01 | 2020-04-14 | Micron Technology, Inc. | Electronic systems and methods of forming semiconductor constructions |
| US9559163B2 (en) | 2005-09-01 | 2017-01-31 | Micron Technology, Inc. | Memory arrays |
| US9929233B2 (en) | 2005-09-01 | 2018-03-27 | Micron Technology, Inc. | Memory arrays |
| US8598043B2 (en) | 2006-04-11 | 2013-12-03 | Micron Technology Inc. | Methods of forming semiconductor constructions |
| US7736991B2 (en) | 2006-10-31 | 2010-06-15 | Hynix Semiconductor Inc. | Method of forming isolation layer of semiconductor device |
| US7977205B2 (en) | 2006-10-31 | 2011-07-12 | Hynix Semiconductor Inc. | Method of forming isolation layer of semiconductor device |
| KR100894792B1 (ko) * | 2007-11-02 | 2009-04-24 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 소자 분리막 형성 방법 |
| KR100972899B1 (ko) * | 2008-07-25 | 2010-07-28 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100366614B1 (ko) | 2003-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100459724B1 (ko) | 저온 원자층증착에 의한 질화막을 식각저지층으로이용하는 반도체 소자 및 그 제조방법 | |
| TWI249774B (en) | Forming method of self-aligned contact for semiconductor device | |
| KR19990084517A (ko) | 트렌치 격리 형성 방법 | |
| US20020048897A1 (en) | Method of forming a self-aligned shallow trench isolation | |
| US6649503B2 (en) | Methods of fabricating integrated circuit devices having spin on glass (SOG) insulating layers and integrated circuit devices fabricated thereby | |
| US6551901B1 (en) | Method for preventing borderless contact to well leakage | |
| KR19990075821A (ko) | 샐로우트랜치아이솔레이션 방법 | |
| KR100366614B1 (ko) | 티형 트렌치 소자분리막 형성방법 | |
| KR20000013397A (ko) | 트렌치 격리 형성 방법 | |
| KR100264773B1 (ko) | 자기 정렬된 콘택홀을 갖는 반도체 장치의제조 방법 | |
| KR20020045028A (ko) | 셀프 얼라인 콘택 식각 공정을 채용할 경우 보이드 없이패드를 형성할 수 있는 반도체 소자의 제조방법 | |
| KR0172792B1 (ko) | 반도체소자의 소자분리 영역의 제조방법 | |
| KR100275732B1 (ko) | 어닐링을 이용한 트랜치형 소자분리막 형성방법 | |
| KR100390838B1 (ko) | 반도체 소자의 랜딩 플러그 콘택 형성방법 | |
| KR100200747B1 (ko) | 반도체장치의 소자분리방법 | |
| KR100734082B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100289340B1 (ko) | 트렌치격리제조방법 | |
| KR20040013776A (ko) | 반도체 장치의 제조에서 층간 절연막 형성 방법 | |
| KR0176201B1 (ko) | 반도체 장치의 소자 분리 방법 및 이를 이용한 평탄화 방법 | |
| KR20030000129A (ko) | 반도체소자의 소자분리절연막 형성방법 | |
| KR19990006000A (ko) | 반도체 소자의 소자분리막 제조방법 | |
| KR0170728B1 (ko) | 반도체장치의 소자분리구조 및 그 형성방법, 매몰 비트라인을 구비하는 디램 셀 및 그 제조방법 | |
| KR100546145B1 (ko) | 반도체 소자의 콘택 플러그 형성방법 | |
| KR100327663B1 (ko) | 반도체소자의 층간절연막 형성방법 | |
| KR100245084B1 (ko) | 반도체 소자의 소자분리막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20061128 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |