KR100491550B1 - 트렌치 분리 구조를 갖는 반도체 장치의 제조 방법 및반도체 장치 - Google Patents

트렌치 분리 구조를 갖는 반도체 장치의 제조 방법 및반도체 장치 Download PDF

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Abstract

본 제조 방법은 반도체 기판(10)의 주표면에 질화막(30)을 형성하는 공정과, 질화막(30)을 마스크로 하여 상부 트렌치(40a)를 형성하는 공정과, 상부 트렌치(40a) 내에 매립 산화막(50a)을 매설하는 공정과, 이 매립 산화막(50a)을 적어도 상부 트렌치(40a)의 저면 일부가 노출되도록 제거하고, 잔존한 매립 산화막(50a)에 의해 사이드월(50b)을 형성하는 공정과, 사이드월(50b)을 마스크로 하여 상부 트렌치(40a)의 저면에 하부 트렌치(40b)를 형성하는 공정과, 상부 트렌치(40a) 내에 사이드월(50b)을 잔존시킨 채로, 상부 트렌치(40a) 및 하부 트렌치(40b) 내에 산화막(50c, 50d)을 형성하는 공정을 구비함으로써, 배선 공정에서의 콘택트 돌출이 방지되는 반도체 장치의 제조 방법 및 반도체 장치가 얻어진다.

Description

트렌치 분리 구조를 갖는 반도체 장치의 제조 방법 및 반도체 장치{METHOD OF FABRICATING A SEMICONDUCTOR DEVICE WITH A TRENCH ISOLATION STRUCTURE AND SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법 및 반도체 장치에 관한 것으로, 보다 구체적으로는, 반도체 장치의 소자 사이를 분리하는 트렌치 분리 구조를 갖는 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이다.
반도체 장치의 소자 분리 구조로서, STI(Shallow Trench Isolation) 분리 구조가 일반적으로 널리 이용되고 있다. 이 STI 분리 구조에서는, 반도체 기판 주표면에 트렌치를 형성하고, 이 트렌치 내부를 매립 산화막에 의해 매설함으로써 인접하는 소자 간의 전기적 절연을 실행하는 것이다.
이 STI 구조를 갖는 종래의 반도체 장치에서는, 트렌치의 형상이 보다 직사각형에 가까운 형상으로 되어 있고, 그 트렌치의 측벽과 저면이 이루는 각은 대략 직각으로 되어 있다. 이것은 최근의 반도체 장치에 요구되는 미세화의 실현을 위해 소자 분리 구조를 보다 미세화해야 하기 때문이다. 이 때문에 트렌치의 측벽이 가파르게 되어, 배선 공정에서 트렌치에 인접하는 활성 영역으로의 콘택트를 실행할 때에, 마스크 중첩의 불일치나 콘택트 직경의 편차에 의해, 트렌치 분리막이 제거되는 경우가 있다. 또한, 이 제거량이 큰 경우에는, 콘택트가 분리막 하부의 반도체 기판 영역에까지 도달하여, 전기 특성에 큰 영향을 부여하는 경우도 있다.
또한, STI 분리 구조에서는, 접합 리크 불량의 발생을 억제하기 위해서 트렌치 내벽을 질화하거나, 또는 질화막을 형성하는 방법이 취해지는 경우가 많다. 이 접합 리크 불량은 반도체 장치의 제조 프로세스에 있어서 실행되는 열이력에 의해, 트렌치의 측벽과 저면이 이루는 각의 부분에 응력 집중이 일어나기 때문에 발생하는 것이며, 이것을 방지하기 위해서 트렌치 내벽을 질화하거나, 또는 질화막을 형성함으로써 응력의 완화가 도모된다.
그러나, 이 트렌치 내벽을 질화하는 방법 또는 질화막을 형성하는 방법에 의해 접합 리크 불량의 발생을 억제한 경우에는, 게이트 산화막으로 되는 부분의 바로 가까이의 산화막까지 질화되거나 게이트 산화막 형성 후에 바로 가까이에 질화막이 위치해 버리기 때문에, 전자의 트랩에 의한 전기 특성의 악화가 발생하고 있었다. 이것은 특히 비휘발성 반도체 장치에 적용한 경우에 현저해져, 수율(yield)의 악화를 초래하고 제품의 신뢰성에 크게 영향을 미치는 것이 걱정된다. 따라서, 접합 리크 불량 발생의 억제와 게이트 산화막의 신뢰성 확보의 양립이 가능한 트렌치 분리 구조의 제공이 과제로 되고 있었다.
본 발명은 상기의 문제점을 해결하기 위해서 이루어진 것이며, 배선 공정에서의 콘택트 관통이 방지되어 접합 리크 불량의 발생이 억제되고, 또한 게이트 산화막의 신뢰성이 확보되는 반도체 장치의 제조 방법 및 반도체 장치를 제공하는 것이다.
본 발명의 반도체 장치의 제조 방법은 반도체 기판의 주표면에 제 1 스토퍼막을 형성하는 제 1 공정과, 제 1 스토퍼막을 마스크로 하여 반도체 기판의 주표면에 제 1 오목부를 형성하는 제 2 공정과, 제 1 오목부 내에 제 1 절연막을 매설하는 제 3 공정과, 제 1 오목부 내에 매설한 제 1 절연막을, 적어도 제 1 오목부의 저면을 형성하는 반도체 기판의 표면 일부가 노출되도록 제거하고, 잔존한 제 1 절연막에 의해 제 2 스토퍼막을 형성하는 제 4 공정과, 제 2 스토퍼막을 마스크로 하여 제 1 오목부의 저면을 형성하는 반도체 기판의 표면에 제 2 오목부를 형성하는 제 5 공정과, 제 1 오목부 내에 제 2 스토퍼막을 잔존시킨 채로, 제 1 오목부 내 및 제 2 오목부 내에 제 2 절연막을 형성하는 제 6 공정을 구비하고 있다.
상기 제조 방법을 이용하여 반도체 장치를 제조함으로써, 종래 분리막의 균질화를 위해 실행되고 있었던 제 2 스토퍼막을 제거하지 않는 것에 의해 제조 공정의 간략화가 도모된다. 또한, 스토퍼막을 제거하지 않는 것에 의해 오목부 측벽이 완만한 형상으로 되기 때문에, 열 처리 시 등의 응력 집중이 회피되어 접합 리크 특성이 향상한다. 또한, 오목부 측벽이 완만하게 됨으로써 배선 공정 시에서의 콘택트의 정합 불량이 일어나도, 콘택트와 기판이 단락되는 일이 없고, 수율 향상이 도모된다. 또, 본 제조 방법에서는 제 2 절연막에 의해 제 1 및 제 2 오목부가 매설되어 있는 것이 바람직하다.
상기 본 발명의 반도체 장치의 제조 방법은, 예컨대, 또한, 제 1 오목부 내 및 제 2 오목부 내에 형성된 제 2 절연막의 표면을 덮도록 질화막의 층을 형성하는 공정과, 질화막 상에 제 1 오목부 및 제 2 오목부가 매설되도록 제 3 절연막을 형성하는 공정을 구비하고 있는 것이 바람직하다.
상기 제조 방법을 이용하여 반도체 장치를 제조함으로써, 질화막에 의해 접합 리크 특성의 개선이 행해지고, 또한, 이 질화막과 인접하는 소자 영역 및 소자 영역 상에 형성되는 게이트 산화막 사이에 두꺼운 제 1 절연막이 존재함으로써 질화막과 게이트 산화막의 거리가 유지되고, 전자의 트랩이 방지되어 게이트 산화막의 신뢰성을 향상시킬 수 있게 된다. 또, 본 제조 방법에서는, 제 3 절연막에 의해 제 1 및 제 2 오목부가 매설되어 있는 것이 바람직하다.
예컨대, 상기 반도체 장치가 비휘발성 반도체 기억 장치인 경우에는, 상기 본 발명의 반도체 장치의 제조 방법은 반도체 기판의 주표면에 산화막을 퇴적하는 것에 의해 터널 산화막을 형성하는 공정과, 제 6 공정 후에 터널 산화막 상에 폴리실리콘층을 형성함으로써 플로팅 게이트를 형성하는 공정을 더 구비하고 있어도 무방하다.
상기 제조 방법을 이용하여 비휘발성 반도체 기억 장치를 제조함으로써, 콘택트의 정합 불량 시의 단락 방지 효과를 유지한 채로, 터널 산화막의 미세화가 도모된다. 이 터널 산화막의 미세화에 의해, 커플링비를 향상시킬 수 있기 때문에, 비휘발성 반도체 장치의 성능 향상이 실현된다.
본 발명의 반도체 장치는 반도체 기판의 주표면에 위치하도록 형성된 제 1 오목부와, 제 1 오목부의 저면을 형성하는 반도체 기판의 표면에 형성된 제 2 오목부와, 제 1 오목부를 형성하는 반도체 기판의 표면을 덮도록 형성된 제 1 절연막과, 제 1 절연막과는 다른 공정으로, 제 1 절연막의 표면과 제 2 오목부를 형성하는 반도체 기판의 표면을 연속적으로 덮도록 형성된 제 2 절연막을 구비하고 있다.
본 구성에 의해, 상술한 배선 공정에서의 정합 불량이 발생한 경우에, 콘택트의 반도체 기판으로의 관통이 방지된다.
상기 본 발명의 반도체 장치는, 예컨대, 제 2 절연막의 표면에 형성되고, 제 1 오목부 내 및 제 2 오목부 내에 위치하도록 형성된 질화막과, 질화막의 표면을 덮도록 형성된 제 3 절연막을 구비하고 있는 것이 바람직하다.
본 구성에 의해, 상술한 콘택트의 관통 방지 효과와, 비휘발성 반도체 장치에 응용한 경우의 게이트 산화막의 신뢰성 향상이 도모된다.
예컨대, 반도체 장치가 비휘발성 반도체 기억 장치인 경우에는, 상기 본 발명의 반도체 장치는 제 1 오목부에 인접하는 반도체 기판의 활성 영역 상에 위치하는 터널 산화막과, 터널 산화막 상에 위치하는 플로팅 게이트를 더 구비하고 있다.
본 구성으로 하는 것에 의해, 콘택트의 관통 방지 효과를 구비하고, 또한, 종래에 비해 커플링비가 향상된 비휘발성 반도체 기억 장치를 제공할 수 있게 된다.
(실시예 1)
이하, 본 발명의 실시예 1에 대하여, 도면을 참조하여 설명한다
(반도체 장치의 제조 방법)
우선, 도 1을 참조하여, 본 발명의 실시예 1에서의 반도체 장치의 제조 방법에 대하여 설명한다. 우선, 반도체 기판(10)의 주표면 상에, 제 1 스토퍼막인 질화막(30)을 퇴적하기 위해서, 반도체 기판(10) 주표면 상에 패드 산화막(20)을 형성한다. 그 후, 이 패드 산화막(20) 상에 질화막(30)을 퇴적하고, 포토리소그래피 기술을 이용하여 소자 분리 구조를 형성하는 영역의 반도체 기판(10) 주표면이 노출될 때까지 질화막(30) 및 패드 산화막(20)을 제거한다. 그 후, 반도체 기판(10)의 주표면에 잔존하고 있는 질화막(30)을 마스크로 하여, 반도체 기판(10)을 건식 에칭함으로써 제 1 오목부인 상부 트렌치(40a)를 형성한다(도 1(a)).
다음으로, 이 상부 트렌치(40a)가 매설되도록 매립 절연막(50a)을 퇴적한다(도 1(b)). 이 매립 절연막(50a)은, 예컨대, TEOS(tetraethoxysilane)를 이용하여 형성한 막이나 NSG막(Non-Doped-Silicate Glass) 등 절연막이면 어떠한 막이어도 무방하다. 이 매립 절연막(50a)의 일부가 잔존하도록 에칭함으로써 제 2 스토퍼막인 사이드월(50b)을 형성한다(도 1(c)). 이 사이드월(50b)은 상부 트렌치(40a)의 저면에 또한 트렌치를 형성하기 위한 마스크로 되는 것이기 때문에, 상부 트렌치(40a)의 저면의 소정 부분이 노출하도록 조건을 설정해야 한다. 다음으로, 사이드월(50b)을 마스크로 하여, 상부 트렌치(40a)의 저면을 형성하는 반도체 기판(10) 표면을 에칭하는 것에 의해, 제 2 오목부인 하부 트렌치(40b)가 형성된다(도 1(d)).
그 후, 종래에는 절연막의 균일화를 위해 제거되어 있던 사이드월(50b)을 제거하지 않고, 하부 트렌치(40b)의 내벽 산화를 실행한다. 이 내벽 산화는 하부 트렌치(40b) 표면이 덮일만큼의 두께가 있으면 충분하고, 접합 리크 특성의 향상을 위해 일반적으로 실행되는 것이다. 이 내벽 산화에 의해, 하부 트렌치(40b) 측벽 및 저면에는 제 2 절연막인 내벽 산화막(50c)이 형성된다(도 1(e)).
또한 그 후, 사이드월(50b) 및 내벽 산화막(50c)이 형성하는 홈의 내부가 매립되도록, 다시 TEOS를 이용하여 매립 산화막(50d)이 형성된다(도 1(f)). 이 때, 상부 트렌치(40a) 및 하부 트렌치(40b)가 완전히 매설된 상태로 한다. 그 후, CMP (Chemical Mechanical Polishing) 처리를 실행함으로써 질화막(30)이 노출될 때까지 평탄화 처리가 행해지고, 질화막(30)과 산화막(20)이 에칭에 의해 제거된다(도 1(g)).
이상의 공정을 거치는 것에 의해, 반도체 기판(10)의 주표면에 인접하는 소자 간의 분리를 실행하는 2단 트렌치 분리막(50)이 형성된다. 또한, 그 후, 소자의 형성 공정 및 배선 공정을 거쳐, 도 2에 나타내는 반도체 장치가 완성된다. 도면에서는 생략하고 있지만, 트렌치 분리막 형성 후에 순차적으로 게이트 산화막(도시하지 않음)의 형성이나 소자 형성 등이 행해진 후에, 배선 공정이 실행된다. 이 배선 공정에서는, 반도체 소자 표면에 층간 절연막(70)이 퇴적되고, 이 층간 절연막(70)의 소정 위치를 제거하여 도전체를 충전함으로써 소자의 전기적 취출을 행하는 콘택트(80)가 형성되는 것이 일반적이다.
(반도체 장치의 구조)
도 2를 참조하여 상기 제조 방법으로 제조된 반도체 장치의 구조에 대하여 설명한다. 반도체 기판(10)의 주표면에는 소자 영역과 소자 분리 영역이 교대로 배치되어 있다. 이 소자 분리 영역은 상술한 공정을 거쳐 형성된 2단 트렌치 분리막(50)이며, 그 상단의 상부 트렌치의 양단은 사이드월 구조에 의한 절연막(50b)에서 형성되어 있고, 이 부분 이외의 트렌치 내부는 내벽 산화막(50c)(도시 생략) 및 매립 산화막(50d)에서 충전되어 있다. 이 절연막(50) 내의 각 산화막의 구조는 HF(불화수소) 등을 이용한 약액 처리를 실행함으로써 그 구조의 차이를 명확화할 수 있다. 또한, 트렌치 분리막(50) 상에는, 상술한 층간 절연막(70)이 덮도록 형성되어 있고, 소자 영역 상에는 소자의 전기적 취출이 되지 않도록 콘택트(80)가 형성되어 있다.
(작용·효과)
상기 구조의 트렌치 분리막을 구비한 반도체 장치로 함으로써 이하의 효과가 얻어진다. 우선, 종래 분리막의 균질화를 위해 실행되고 있었던 사이드월을 제거하지 않는 것에 의해 제조 공정의 간략화가 도모된다. 또한, 트렌치 절연막의 측벽 부분이 완만한 형상으로 되기 때문에, 열 처리 시 등의 응력 집중이 회피되어 접합 리크 특성이 향상한다. 이것에 의해, 양호한 내압 및 리크 전류 특성을 구비한 반도체 장치를 제공할 수 있게 된다.
또한, 도 3(a)에 도시하는 바와 같이, 배선 공정에서의 콘택트(80) 형성용 마스크의 정합 불량이 발생한 경우에도, 트렌치 분리막(50)의 측벽 부분이 완만한 형상이기 때문에, 콘택트(80)가 트렌치 분리막(50) 하부의 반도체 기판(10)에까지 관통하는 것이 방지된다. 이것에 의해, 콘택트(80)와 반도체 기판(10)의 단락이 회피되기 때문에 수율이 향상된다. 또, 도 3(b)는 종래의 트렌치 분리막(150)을 갖는 반도체 장치에서, 콘택트(80)의 정합 불량이 발생한 경우를 나타내고 있고, 이 경우는 트렌치 분리막(150)의 측벽이 가파르기 때문에, 약간의 정합 불량이 발생한 경우에도 즉시 단락 불량이 발생하고 있었다.
또, 반도체 기판 주표면에서의 분리막의 단부인 버즈 비크(bird's beak)가 도 4(a)에 나타낸 바와 같은 형상 이상을 일으킨 경우에, 이 형상 이상이 게이트 산화막 두께를 얇게 하여, 게이트 산화막의 형상 이상을 야기하는 경우가 있었다. 이 형상 이상이 일어난 경우에는, 종래에는 내벽 산화 공정에서 이 부분의 반도체 기판 표면을 산화시키는 것으로 버즈 비크를 성장시켜, 형상의 수복이 행해지고 있었다. 본 발명에서는 사이드월(50b)을 잔존시킨 채로 내벽 산화를 하기 때문에, 이 형상의 수복이 행해지지 않아 수율의 악화를 초래하는 것이 걱정되지만, 잔존시키는 사이드월(50b)의 두께를 수십∼수백Å 정도로 얇게 제어함으로써, 이 사이드월(50b) 너머로 형상 이상 발생부(57)의 반도체 기판 표면을 산화함으로써 버즈 비크 부분(58)을 성장시킬 수 있기 때문에(도 4(b)) 수율의 악화가 방지된다.
또한, 도 5(a)에 도시하는 바와 같이, 본 발명을 비휘발성 반도체 기억 장치에 응용한 경우에는, 상기 콘택트(80)의 정합 불량 시에서의 단락 회로 방지 효과를 유지한 채로 소자 구조의 미세화가 가능해진다. 이 미세화에 의해 커플링비의 향상을 도모하여, 양호한 전기 특성의 비휘발성 반도체 기억 장치를 제공할 수 있게 된다. 커플링비란 플로팅 게이트(90) 상부의 ONO(Oxide Nitride Oxide)막(92)의 용량과, 하부의 터널 산화막(91)의 용량 비율인 것으로, 이 비율이 커질수록 비휘발성 반도체 기억 장치의 성능은 향상되는 것이 알려져 있다. 또, 도 5(b)는 참고를 위한 종래의 트렌치 분리막을 이용한 경우의 비휘발성 반도체 기억 장치의 단면도이다.
(실시예 2)
이하, 본 발명의 실시예 2에 대하여, 도 6(a) 내지 도 6(e)를 참조하여 설명한다. 또, 본 실시예에서는, 본 발명을 비휘발성 반도체 기억 장치에 적용한 경우를 나타내고 있다.
(비휘발성 반도체 장치의 제조 방법)
우선, 반도체 기판(10)의 주표면 상에 터널 산화막(91)을 퇴적한다. 이 터널 산화막(91)은 제 1 스토퍼막인 질화막(30)을 퇴적하기 위한 패드 산화막도 겸하고 있다. 다음으로, 터널 산화막(91) 상에 폴리실리콘층(96a)을 형성하고, 또한 그 위에 질화막(30)을 퇴적한다. 그 후, 포토리소그래피 기술을 이용하여 소자 분리 구조를 형성하는 영역의 반도체 기판(10) 주표면이 노출될 때까지, 질화막(30), 폴리실리콘층(96a), 터널 산화막(91)을 제거한다. 계속해서, 반도체 기판(10)의 주표면에 잔존하는 질화막(30)을 마스크로 하여, 반도체 기판(10)을 에칭함으로써 제 1 오목부인 상부 트렌치(40a)를 형성한다(도 6(a)).
그 후, 상술한 실시예 1과 마찬가지로 매립 절연막(50a)을 형성하고, 상부 트렌치(40a) 내의 일부에 제 2 스토퍼막인 사이드월(50b)이 남도록 매립 절연막(50a)을 에칭한다. 또한, 이 사이드월(50b)을 마스크로 하여 하부 트렌치(40b)를 형성하고, 트렌치(40)의 내벽 산화를 행한 뒤에 트렌치(40) 내를 매립 산화막(50d)에 의해 매립한다(도 6(b)). 계속해서, CMP 처리를 행하여 질화막(30)을 제거함으로써, 도 6(c)에 나타내는 구조가 얻어진다.
본 실시예에서는, 여기서 노출된 분리막(50) 및 폴리실리콘층(96a) 상에, 폴리실리콘층(96b)을 더 형성한다(도 6(d)). 그 후, 폴리실리콘층(96a, 96b)의 패터닝이나 ONO막(92)의 형성 공정, 제어 게이트의 형성 공정을 거쳐 도 6(e)에 나타낸 구조의 비휘발성 반도체 기억 장치가 얻어진다.
(작용·효과)
상술한 제조 방법을 이용하여 비휘발성 반도체 기억 장치를 제조함으로써 이하의 효과가 얻어진다. 우선, 상술한 실시예 1과 마찬가지로 사이드월의 제거 공정을 생략함으로써 공정수의 삭감이 도모된다. 다음으로, 배선 공정에서의 콘택트의 정합 불량이 발생한 경우의 콘택트와 반도체 기판의 단락을 방지하여, 수율의 향상이 도모된다. 또한, 커플링비의 향상이 도모되어, 양호한 전기 특성의 비휘발성 반도체 기억 장치로 된다. 부가하여, 플로팅 게이트의 농도 분포의 자유도를 증가시킬 수 있게 된다. 이것은 플로팅 게이트로 이루어지는 2층의 폴리실리콘층을 다른 도핑량으로 설정할 수 있어, 각 폴리실리콘층의 조합 순서로 네 가지의 조합이 실현될 수 있다. 이것에 의해 플로팅 게이트의 농도 분포의 설계 자유도를 증가시킴으로써 소자의 전기 특성 개선으로 이어진다.
(실시예 3)
다음으로, 도 7(a), 7(b)를 참조하여, 본 발명의 실시예 3에서의 반도체 장치의 제조 방법 및 구조를 설명한다. 본 실시예에서는, 상술한 실시예 1의 제조 방법과 도 1(e)까지의 공정은 동일하다. 그 후, 사이드월(50b) 및 내벽 산화막(50c) 노출 표면에 질화물 이온을 주입함으로써, 질화부(60a)를 형성한다(도 7(a)). 이 때의 질화부(60a)의 두께는, 1∼40Å 정도로 하는 것이 바람직하다. 그 후 매립 산화막(50e)을 매설하여 표면을 평탄화함으로써, 도 7(b)의 구조의 트렌치 분리막(55)을 갖는 반도체 장치가 형성된다.
본 구조로 함으로써 상술한 실시예 1의 효과에 부가하여, 종래의 제조 방법에 비해 질화부(60a) 형성 시에 이 트렌치 분리막(55)과, 이 트렌치 분리막(55)에 인접하는 게이트 산화막이 형성되는 영역 및 활성 영역이 사이드월(50b)에 의해 덮여 있기 때문에, 게이트 산화막의 신뢰성을 유지하면서 접합 리크 특성의 향상이 도모된다.
(실시예 4)
다음으로, 도 8(a), 8(b)를 참조하여 본 발명의 실시예 4에서의 반도체 장치의 제조 방법 및 구조를 설명한다. 본 실시예에서는, 상술한 실시예 1의 제조 방법과 도 1(e)까지의 공정은 동일하다. 그 후, 사이드월(50b) 및 내벽 산화막(50c)의 노출 표면에 질화막(60b)을 CVD(Chemical Vapor Deposition)에 의해 퇴적한다(도 8(a)). 이 때의 두께는 수십∼수백Å 정도가 바람직하다. 그 후 매립 산화막(50e)을 매설하여 표면을 평탄화함으로써, 도 8(b)의 구조의 트렌치 분리막(56)을 갖는 반도체 장치가 형성된다.
본 구조로 함으로써 상술한 실시예 3과 마찬가지로, 실시예 1의 효과에 부가하여, 게이트 산화막의 신뢰성을 유지하면서 접합 리크 특성의 향상이 도모된다.
(실시예 5)
다음으로, 도 9(a), 9(b)를 참조하여 본 발명의 실시예 5에서의 반도체 장치의 제조 방법 및 구조를 설명한다. 본 실시예에서는, 상술한 실시예 1의 제조 방법에 있어서, 도 9(a)에 나타낸 하부 트렌치의 형성 공정 후에 실행해야 하는 내벽 산화의 공정을 생략하고 있고, 직사각형에 가까운 형상의 트렌치(41)를 매립 산화막에 의해 매립함으로써 도 9(b)에 나타내는 직사각형에 가까운 형상의 상부 트렌치 분리막 및 하부 트렌치 분리막을 갖는 트렌치 분리막(51)이 형성된다.
본 구조로 함으로써 열 처리 시에서의 응력 집중은 일어나기 쉽게 되지만, 사이드월 제거 공정의 생략 및 내벽 산화막의 제거 공정의 생략이 가능해지기 때문에, 제조 공정을 대폭 간략화할 수 있다. 또한, 실시예 1과 마찬가지로 콘택트의 관통 방지 효과나 비휘발성 반도체 장치에 응용한 경우의 커플링비의 향상 효과도 얻어진다.
(실시예 6)
도 10(a), 도 10(b)를 참조하여 본 발명의 실시예 6에서의 반도체 장치의 제조 방법 및 구조를 설명한다. 본 실시예에서는, 상술한 실시예 1에서의 상부 트렌치의 형성 공정에서, 반도체 기판의 면방위가 나타내는 에칭 조건, 또는 트렌치 벽면이 기울어지는 에칭 조건으로 상부 트렌치(42)를 형성한다(도 10(a)). 그 후의 공정은 실시예 1과 마찬가지이고, 이 결과도 10(b)에 나타내는 형상의 트렌치 분리막(52)이 얻어진다.
본 구조로 함으로써 실시예 1과 마찬가지의 효과가 얻어진다. 또한, 트렌치 측벽이 더 완만하게 되기 때문에, 응력 집중에 의한 접합 리크 불량의 발생이 방지된다.
(실시예 7)
도 11(a), 도 11(b)를 참조하여 본 발명의 실시예 7에서의 반도체 장치의 제조 방법 및 구조를 설명한다. 본 실시예에서는, 상술한 실시예 1에서의 상부 트렌치의 형성 공정에서, 등방성의 에칭 조건을 이용하여 상부 트렌치(43)를 형성한다(도 11(a)). 그 후의 공정은 실시예 1과 마찬가지이고, 이 결과도 도 11(b)에 나타내는 형상의 트렌치 분리막(53)이 얻어진다.
본 구조로 함으로써 실시예 1과 마찬가지의 효과가 얻어지고, 또한, 트렌치 측벽이 보다 완만하게 되기 때문에, 응력 집중에 의한 접합 리크 불량의 발생이 방지된다.
(실시예 8)
도 12(a), 12(b)를 참조하여 본 발명의 실시예 8에서의 반도체 장치의 제조 방법 및 구조를 설명한다. 본 실시예에서는, 상술한 실시예 1에서의 제조 공정의 도 1(b) 내지 도 1(d)를 반복하여 실행하는 것에 의해, 3단 트렌치(44)를 형성하고(도 12(a)), 또한 이 트렌치를 매립함으로써 도 12(b)에 나타낸 3단 분리막(54)을 형성하고 있다.
본 구조로 함으로써 실시예 1과 마찬가지의 효과가 얻어지고, 또한, 트렌치 측벽이 보다 완만하게 되기 때문에, 응력 집중에 의한 접합 리크 불량의 발생이 방지된다.
(다른 응용 실시예)
다른 응용 실시예에서, 상기 각 실시예에 나타낸 트렌치 분리막(50∼54)을 인접하는 각 소자의 요구에 따라 만들어 제공한 경우에 대하여 설명한다. 상기 각 실시예에 나타낸 트렌치 분리막(50∼54)은 각각 내압이나 미세화의 정도, 제조 공정의 간략함 등으로부터 고려되는 구조이며, 인접하는 소자의 요구에 맞는 구조를 선택할 수 있다. 또한, 분리 영역을 형성하는 각 공정에서는, 에칭 조건의 변경이나 내벽 산화 공정의 유무, 질화막의 형성 유무 등에 의해, 동일 반도체 장치 내에 다른 구조의 트렌치 분리막을 동시에 만들어 제공할 수 있다. 이와 같이, 인접하는 소자의 요구에 맞는 형상의 트렌치 분리막을 공정을 통일시켜 제조함으로써, 보다 저렴하고 또한 성능 좋은 반도체 장치를 제공할 수 있다.
도 14 내지 도 16에 이 경우의 구체적인 예를 나타낸다. 여기서는, 비휘발성 반도체 기억 장치에서 메모리 셀부의 분리 영역에는 본 발명의 트렌치 분리막을 형성하고, 주변 회로부에는 종래의 트렌치 분리막을 형성하는 경우의 제조 방법에 대하여 설명한다.
(응용 실시예 1)
제 1 응용 실시예에서, 도 14(a) 내지 도 14(e)에 나타낸 제조 방법이 고려된다. 우선, 실시예 1에 나타낸 제조 방법을 이용하여 메모리 셀부에 트렌치를 형성한다(도 14(a)). 이 때, 메모리 셀부에만 패터닝을 행하고, 주변 회로부에는 패터닝을 실행하지 않는다. 그 후, 매립 산화막(50e)을 퇴적시키고(도 14(b)), CMP 처리에 의해 질화막(30)의 표면까지 평탄화한다(도 14(c)). 여기서 주변 회로를 패터닝하여, 에칭에 의해 주변 회로부의 트렌치(93)를 형성하고(도 14(d)), 또한 매립 산화막으로 매립하여 표면을 평탄화함으로써 종래의 트렌치 분리막(94)을 얻는다(도 14(e)).
본 제조 방법에 의해, 미세화가 요구되는 메모리 셀부의 분리막과, 특히 내압이나 리크 특성이 요구되는 주변 회로부의 분리막을 동시에 만들어 제공할 수 있게 된다. 특히 본 제조 방법에서는, 메모리 셀부의 트렌치와 주변 회로부의 트렌치를 따로따로 형성하기 때문에, 깊이 등의 구조 설계의 자유도가 증가하는 이점이 있다.
(응용 실시예 2)
또한, 제 2 응용 실시예에서, 도 15(a) 내지 도 15(f)에 나타낸 제조 방법이 고려된다. 본 제조 방법에서는, 상기 응용 실시예 1과 마찬가지로 메모리 셀부에만 패터닝을 실시하여 상부 트렌치를 형성한다. 다음으로, 형성된 상부 트렌치를 매설하도록 매립 절연막(50a)을 퇴적한다(도 15(a)). 계속해서, 주변 회로부의 매립 절연막(50a) 상에 포토레지스트(95)를 형성하고(도 15(b)), 이 포토레지스트(95)를 마스크로 하여 매립 절연막(50a)을 에칭하고, 메모리 셀부에는 사이드월(50b)을 형성하며, 주변 회로부는 질화막(30)을 노출시킨다(도 15(c)).
또한, 건식 에칭함으로써 메모리 셀부에서는 하부 트렌치(40b)를 형성하고, 주변 회로부에는 통상의 트렌치(93)를 형성한다(도 15(d)). 이하, 매립 산화막(50e)을 형성하고(도 15(e)), 표면을 평탄화함으로써 메모리 셀부에는 본 발명의 트렌치 분리막(50)을, 주변 회로부에는 종래의 트렌치 분리막(94)이 형성된다(도 15(f)).
본 제조 방법에 의해, 상술한 분리막을 만들어 제공할 수 있다. 특히 본 제조 방법에서는, 메모리 셀부의 트렌치와 주변 회로부의 트렌치를 동시에 형성하기 때문에 공정수를 삭감할 수 있다. 또한, 본 제조 방법에서는 매립 절연막 상에 주변 회로부의 포토레지스트를 퇴적하기 때문에, 포토레지스트만으로는 견딜 수 없는 엄격한 에칭 조건을 필요로 하는 경우에 특히 유효하다.
(응용 실시예 3)
또한, 제 3 응용 실시예에서, 도 16(a) 내지 도 16(f)에 나타낸 제조 방법이 고려된다. 본 제조 방법에서는, 상기 응용 실시예 2와 마찬가지로 메모리 셀부에만 패터닝을 실시하여 상부 트렌치를 형성한다. 다음으로, 형성된 상부 트렌치를 매설하도록 매립 절연막(50a)을 퇴적하고(도 16(a)), 상부 트렌치 내의 매립 산화막의 일부가 잔존하도록 에칭함으로써 사이드월(50b)을 형성한다(도 16(b)). 계속해서, 주변 회로부의 질화막(30) 상에 포토레지스트(95)를 형성하고(도 16(c)), 이 포토레지스트(95) 및 사이드월(50b)을 마스크로 하여, 건식 에칭에 의해 주변 회로부에는 통상의 트렌치(93)를, 메모리 셀부에는 하부 트렌치(40b)를 형성한다(도 16(d)).
이하, 상기 응용 실시예 2와 마찬가지로, 매립 산화막(50e)을 형성하고(도 16(e)), 표면을 평탄화함으로써 메모리 셀부에는 본 발명의 트렌치 분리막(50)을, 주변 회로부에는 종래의 트렌치 분리막(94)이 형성된다(도 16(f)).
본 제조 방법에 의해, 상술한 분리막의 제작 및 공정수의 삭감이 가능하다. 또한, 본 제조 방법에서는 상기 응용 실시예 2에 비해, 레지스트 패턴에 대한 형상적인 제어성이 좋은 이점이 있다.
상기 각 실시예에서는, 각 공정에서 최적이라고 생각되는 방법을 예시하여 막 형성이나 에칭 등을 실행하고 있지만, 이 방법에 의한 것에 한정되는 것이 아니라, 결과적으로 동일한 구성으로 되는 방법이면 어떠한 방법을 이용하여 반도체 장치를 형성해도 무방하다.
또한, 상기 실시예에서는, 트렌치 분리막을 2단 및 3단으로 형성하는 경우를 나타내고 있지만, 특별히 단수를 한정하는 것이 아니라, 다단이면 어떠한 경우에도 본 발명을 적용할 수 있다. 또한, 상기 실시예에서는 상부 트렌치만 에칭 조건을 변경하여, 트렌치 측벽이 기울어진 것이나 곡면인 것을 예시하고 있지만, 당연히 하부 트렌치에 적용할 수도 있다.
본 발명의 반도체 장치에 의하면, 종래 분리막의 균질화를 위해 실행되고 있었던 제 2 스토퍼막을 제거하지 않는 것에 의해 제조 공정의 간략화가 도모된다. 또한, 스토퍼막을 제거하지 않는 것에 의해 오목부 측벽이 완만한 형상으로 되기 때문에, 열 처리 시 등의 응력 집중이 회피되어 접합 리크 특성이 향상한다. 또한, 오목부 측벽이 완만하게 됨으로써 배선 공정 시에 콘택트의 정합 불량이 일어나도, 콘택트와 기판이 단락되는 경우가 없고, 수율의 향상이 도모된다.
본 발명의 제조 방법을 이용하여 반도체 장치를 제조함으로써, 질화막에 의해 접합 리크 특성의 개선이 행해지고, 또한, 이 질화막과 인접하는 소자 영역 및 소자 영역 상에 형성되는 게이트 산화막 사이에 두꺼운 제 1 절연막이 존재함으로써 질화막과 게이트 산화막의 거리가 유지되고, 전자의 트랩이 방지되어 게이트 산화막의 신뢰성을 향상시킬 수 있게 된다.
상기 제조 방법을 이용하여 비휘발성 반도체 기억 장치를 제조함으로써, 콘택트의 정합 불량 시의 단락 방지 효과를 유지한 채로, 터널 산화막의 미세화가 도모된다. 이 터널 산화막의 미세화에 의해 커플링비를 향상시킬 수 있기 때문에, 비휘발성 반도체 장치의 성능 향상이 실현된다.
도 1(a) 내지 도 1(g)는 본 발명의 실시예 1에서의 반도체 장치의 제조 방법을 설명하기 위한 단면도,
도 2는 본 발명의 실시예 1에서의 반도체 장치의 구조를 설명하기 위한 단면도,
도 3(a)는 본 발명의 실시예 1에서의 반도체 장치에 정합 불량(misalignment)이 발생한 경우의 효과를 설명하기 위한 단면도이며, 도 3(b)는 종래의 반도체 장치에 정합 불량이 발생한 경우의 단면도,
도 4(a)는 본 발명의 실시예 1에서의 반도체 장치의 분리막 단부에 형상 이상이 발생한 경우의 단면도이며, 도 4(b)는 이 형상 이상이 수복된 후의 반도체 장치의 단면도,
도 5(a)는 본 발명의 실시예 1의 제조 방법을 비휘발성 반도체 기억 장치에 적용한 경우의 효과를 설명하기 위한 단면도이며, 도 5(b)는 종래의 비휘발성 반도체 기억 장치의 구조를 설명하기 위한 단면도,
도 6(a) 내지 도 6(e)는 본 발명의 실시예 2에서의 비휘발성 반도체 기억 장치의 제조 방법을 설명하기 위한 단면도,
도 7(a)는 본 발명의 실시예 3에서의 반도체 장치의 질화 후의 구조를 설명하기 위한 단면도이며, 도 7(b)는 배선 공정 후의 구조를 설명하기 위한 단면도,
도 8(a)는 본 발명의 실시예 4에서의 반도체 장치의 질화막 형성 후의 구조를 설명하기 위한 단면도이며, 도 8(b)는 배선 공정 후의 구조를 설명하기 위한 단면도,
도 9(a)는 본 발명의 실시예 5에서의 반도체 장치의 트렌치 형성 후의 구조를 설명하기 위한 단면도이며, 도 9(b)는 배선 공정 후의 구조를 설명하기 위한 단면도,
도 10(a)는 본 발명의 실시예 6에서의 반도체 장치의 상부 트렌치 형성 후의 구조를 설명하기 위한 단면도이며, 도 10(b)는 배선 공정 후의 구조를 설명하기 위한 단면도,
도 11(a)는 본 발명의 실시예 7에서의 반도체 장치의 상부 트렌치 형성 후의 구조를 설명하기 위한 단면도이며, 도 11(b)는 배선 공정 후의 구조를 설명하기 위한 단면도,
도 12(a)는 본 발명의 실시예 8에서의 반도체 장치의 내벽 산화 후의 구조를 설명하기 위한 단면도이며, 도 12(b)는 배선 공정 후의 구조를 설명하기 위한 단면도,
도 13은 본 발명의 다른 응용 실시예를 이용한 반도체 장치의 구조를 설명하기 위한 개략 단면도,
도 14(a) 내지 도 14(e)는 본 발명의 다른 응용 실시예 1에서의 반도체 장치의 제조 방법 및 구조를 설명하기 위한 단면도,
도 15(a) 내지 도 15(f)는 본 발명의 다른 응용 실시예 2에서의 반도체 장치의 제조 방법 및 구조를 설명하기 위한 단면도,
도 16(a) 내지 도 16(f)는 본 발명의 다른 응용 실시예 3에서의 반도체 장치의 제조 방법 및 구조를 설명하기 위한 단면도.
도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판 20 : 패드 산화막
30 : 질화막 40a : 상부 트렌치
40b : 하부 트렌치 41∼44 : 트렌치
50∼56 : 트렌치 분리막 50a : 매립 절연막
50b: 사이드월 50c : 내벽 산화막
50d : 매립 산화막 58 : 버즈 비크 부분
60a : 질화부 60b : 질화막
70 : 층간 절연막 80 : 콘택트
90 : 플로팅 게이트 91 : 터널 산화막
92 : ONO막 93 : 주변 회로부의 트렌치
94 : 주변 회로부의 트렌치 분리막 95 : 포토레지스트
96a, 96b : 폴리실리콘층

Claims (3)

  1. 반도체 기판의 주표면에 제 1 오목부를 형성하는 공정과,
    상기 제 1 오목부의 저면을 형성하는 상기 반도체 기판의 표면의 일부에 제 2 오목부를 형성하는 공정과,
    상기 제 1 및 제 2 오목부를 절연막으로 매설함으로써 트렌치 분리막을 형성하는 공정과,
    상기 반도체 기판의 상기 트렌치 분리막에 인접하는 영역에, 상기 제 1 오목부보다도 깊은 위치까지 도달하도록 상기 반도체 기판의 주표면으로부터 깊이 방향을 향해 확산층을 형성하는 공정
    을 구비한 반도체 장치의 제조 방법.
  2. 반도체 기판의 주표면에 위치하도록 형성된 제 1 오목부와, 상기 제 1 오목부의 저면을 형성하는 상기 반도체 기판의 표면의 일부에 형성된 제 2 오목부와, 상기 제 1 및 제 2 오목부를 매설하도록 형성된 절연막을 포함하는 트렌치 분리막과,
    상기 반도체 기판의 상기 트렌치 분리막에 인접하는 영역에, 상기 반도체 기판의 주표면으로부터 깊이 방향으로 연장되도록 형성된 확산층을 구비하되,
    상기 확산층은, 상기 트렌치 분리막에 인접하는 부분에서, 상기 제 1 오목부보다도 깊은 위치까지 도달하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 확산층은, 상기 반도체 기판의 주표면상에 형성된 게이트 전극을 사이에 두도록 마련되는 소스/드레인 영역인 반도체 장치.
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