KR100469763B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
반도체 소자의 소자 분리막 형성 방법 Download PDFInfo
- Publication number
- KR100469763B1 KR100469763B1 KR10-2003-0006574A KR20030006574A KR100469763B1 KR 100469763 B1 KR100469763 B1 KR 100469763B1 KR 20030006574 A KR20030006574 A KR 20030006574A KR 100469763 B1 KR100469763 B1 KR 100469763B1
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- forming
- sidewall spacer
- hard mask
- silicon substrate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 58
- 238000002955 isolation Methods 0.000 title claims abstract description 29
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 125000006850 spacer group Chemical group 0.000 claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 24
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 24
- 239000010703 silicon Substances 0.000 claims abstract description 24
- 239000000463 material Substances 0.000 claims abstract description 6
- 150000004767 nitrides Chemical class 0.000 claims description 22
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 238000000206 photolithography Methods 0.000 claims 1
- 230000002159 abnormal effect Effects 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 238000004140 cleaning Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 239000004570 mortar (masonry) Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체 소자의 제조 공정 중 소자 분리막 형성 방법에 관한 것으로, 소자 분리막을 형성하기 위한 트렌치 형성시 탑 코너의 라운딩 프로파일을 구현하여 탑 코너부의 전계 집중 효과를 방지하여 소자의 비정상적인 동작을 방지함으로써, 소자의 동작의 안정성을 확보할 수 있는 반도체 소자의 소자 분리막에 관한 것으로, 하드 마스크의 측벽에 라운딩 형상의 제 1 사이드월 스페이서를 형성하고 실리콘 기판에 제 1 사이드월 스페이서의 라운딩이 반영되도록 제 1 트렌치를 형성한 후 상기 하드 마스크와 동일 물질로 제 2 사이드월 스페이서를 형성한 다음, 하드 마스크와 제 2 사이드월 스페이서를 마스크로 이용한 식각 공정을 실시하여 실리콘 기판에 제 2 깊이를 갖는 제 2 트렌치를 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 보다 상세하게는 STI 공정시 트렌치 탑코너의 라운딩 프로파일을 구현함으로써 전계 집중 현상에 의한 소자의 비정상적인 동작을 방지하여 소자 동작의 안정화를 꾀할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
일반적으로, 실리콘기판 상에 트렌지스터와 커패시터등을 형성하기 위하여 실리콘기판에는 전기적으로 통전이 가능한 활성영역과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역을 형성하게 된다.
종래의 소자 분리 영역을 형성하는 방법중 하나인 STI 공정은 실리콘기판에 일정한 깊이를 갖는 트렌치를 형성하고서 이 트렌치에 갭필 산화막을 증착시킨 후 화학 기계적 연마 공정(CMP)으로 갭필 산화막의 불필요한 부분을 식각하여 소자분리영역을 실리콘 기판에 형성시키는 것이다.
이러한 트렌치를 통한 소자분리막을 형성하는 상태를 개략적으로 설명하면, 실리콘 기판 상에 소정의 두께를 갖고서 절연을 하도록 패드산화막을 적층하고, 그 위에 상,하층간에 보호 역할을 하는 질화막을 적층하고서, 그 위에 감광막을 도포하여서 식각공정을 통하여 트렌치를 형성한다.
그리고, 상기 트렌치 내에 갭필링(Gap Filling)공정으로 갭필 산화막을 증착시킨 후에 식각으로 불필요한 부분을 제거하여 소자분리막을 형성하게 되는 것이다.
그런데, 이러한 종래 기술에 의한 소자 분리막 형성 방법에 의하면, 탑 코너(Top Corner) 및 바텀 코너(Bottom Coener)가 날카롭게 형성되어 스트레스가집중됨으로써 소자 특성이 저하되고, 트렌치의 탑코너 에서의 에지 모트의 발생으로 소자의 비정상적 동작을 유발하는 험프(HUMP), INWE 현상이 발생하는데 험프 현상은 액티브 코너에서 전기장의 집중으로 인해 생기는 현상이고, INWE(Inverse Narrow Width Effect)는 트랜지스터의 폭이 감소함에 따라 문턱 전압이 변화하는 현상이다.
현재 코너 라운딩을 개선하는 방안으로 STI (Shallow Trench Isolation) 식각시 탑 코너 라운딩을 하거나 CMP 후에 HDP 산화막의 밀도를 증가시키기 위한 어닐 공정을 통한 코너 라운딩 방법 등을 이용하지만 STI의 탑코너에서 발생하는 에지 모트(Edge Moat)를 억제할 수 없는 문제점이 있었다.
이와 같은 종래 기술에 의한 소자 분리막 형성 공정시 발생하는 문제점을 아래의 도면을 참고하여 더욱 상세히 설명하면 다음과 같다.
도1a 내지 도1c는 종래 기술에 의한 반도체 소자의 소자 분리막 형성 공정을 나타낸 간략도이다.
상기 종래 기술에 의한 반도체 소자 분리막에 따르면 우선, 도1a에 도시된 바와 같이 상부에 증착되는 막에 대한 반도체 기판(100)의 완충막 역할을 하는 패드 산화막(101)을 형성한 후 패드 질화막(102)을 증착한다. 그리고, 소정의 사진 및 식각 공정을 진행하여 패드 질화막(102) 및 패드 산화막(103)을 패터닝 한다.
그런 다음, 상기의 패터닝된 패드 질화막(102)을 하드 마스크로 이용한 식각 공정을 진행하여 실리콘 기판(100) 내에 소정 깊이로 트렌치(A)를 형성한다.
상기의 트렌치 식각 공정을 진행한 결과물에 대해 도1b에 도시된 바와 같이,갭필 산화막을 증착하여 트렌치 내부가 충분히 매립되도록 한 후 상기 패드 질화막을 연마 정지막으로 이용한 CMP 평탄화를 실시하고 나서, 인산 용액 등의 습식 용액을 이용한 식각 공정을 실시하여 패드 질화막(102)을 제거한다.
그런 다음, 도1c에 도시된 바와 같이 습식 세정을 진행하면 패드산화막(101)이 제거되는데, 습식 세정에 의한 등방성 식각 특성에 의해 후속 게이트 산화막 증착 전에 트랜지스터의 주변에 모트(B)가 발생 및 탑 코너의 프로파일이 샤프하게 나타난다.
즉, 상기 종래 기술에 의한 반도체 소자의 소자 분리막 형성 방법에 따르면, 모트(B)에 의해 게이트 식각시 잔류물을 유발하여 소자의 수율을 저하시키거나 소자의 신뢰성을 저하시킨다.
뿐만 아니라, 액티브와 필드의 경계부인 트렌치 탑 코너 부위의 프로파일이 가파르고 날카롭게 되어 게이트 산화막의 두께가 탑 코너 부위에서 얇아지게 되었으며, 이로 인하여 트랜지스터의 특성 열화를 유발하는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 반도체 소자의 소자 분리막 형성 방법에 있어서, 탑 코너부가 라운딩 형상을 이루는 트렌치를 형성하여 트렌치의 라운딩 프로파일을 구현함으로써 모우트 및 험프 특성에 따른 전계 집중 현상에 의한 소자의 비정상적인 동작을 방지할 수 있으며, 이에 따라 소자 동작을 안정성을 확보할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하기 위한 것이다.
도1a 내지 도1c는 종래 기술에 의한 반도체 소자의 소자 분리막 형성 공정을 나타낸 간략도이다.
도2a 내지 도2f는 본 발명에 의한 반도체 소자의 소자 분리막 형성 공정을 나타낸 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 반도체 기판 201 : 패드 산화막
202 : 패드 질화막 203 : 사이드월 스페이서
204 : 질화막 사이드월 스페이서
상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부 구조가 형성된 반도체 기판에 하드 마스크를 증착한 후 사진 및 식각 공정을 진행하여 패터닝 하는 단계와; 상기 패터닝된 하드 마스크 측벽에 라운딩 형상의 제 1 사이드월 스페이서를 형성하는 단계와; 상기 제 1 사이드월 스페이서의 라운딩이 실리콘 기판에 그대로 반영되도록 제 1 깊이로 제 1 트렌치를 형성하는 단계와; 상기 하드 마스크와 상기 제 1 트렌치의 측벽에 제 2 사이드월 스페이서를 형성하는 단계와; 상기 하드 마스크와 제 2 사이드월 스페이서를 마스크로 이용한 식각 공정을 실시하여 실리콘 기판에 제 2 깊이를 갖는 제 2 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
이와 같은 본 발명에 따르면, 라운딩 형상의 사이드월 스페이서를 이용하여 실리콘 기판에 자연적인 라운딩이 형성되도록 제 1 트렌치를 형성한 후 하드 마스크와 동일 물질을 블로킹 막을 추가로 증착하고, 하드 마스크와 동일 물질을 이용하여 제 2 사이드월 스페이서를 형성한 다음, 블랭킷 건식각 공정을 진행하여 2차 트렌치를 형성함으로써 트렌치 탑코너의 라운딩 프로파일을 구현할 수 있다.
상기의 본 발명에 의한 반도체 소자의 소자 분리막 형성 방법에 있어서, 상기 제 1 트렌치 형성 공정은 실리콘 기판: 제 1 사이드월 스페이서: 하드마스크 = 1: 2: 0의 식각 비율로 식각 되도록 실시하여 제 1 사이드월 스페이서의 자연적인 라운딩이 반영되도록 하는 것이 바람직하다.
상기, 본 발명에 의한 반도체 소자의 소자 분리막 형성 방법에 있어서, 상기제 1 트렌치에 의한 깊이만으로는 부족한 트렌치 깊이를 확보하기 위하여 블랭킷 식각 공정으로 제 2 트렌치를 형성한다.
상기, 본 발명에 의한 반도체 소자의 소자 분리막 형성 방법에 있어서, 제 2 사이드월 스페이서는 제 2 트렌치 형성시 하드 마스크와 함께 트렌치 식각 마스크로 이용하기 위하여 동일 물질로 형성하되, 바람직하게는 질화막으로 형성한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2f는 본 발명에 의한 반도체 소자의 소자 분리막 형성 공정을 나타낸 단면도이다.
우선, 도2a에 도시된 바와 같이 반도체 기판(200) 상에 패드 산화막(201)과 패드 질화막(202)을 일정 두께로 형성한다. 상기 패드 산화막(201)은 패드 질화막(202)에 대한 반도체 기판(200)의 완충막 역할을 하고, 후속 패드 질화막 제거 공정서에 식각 정지막 역할을 하도록 100Å 정도로 성장시키는 것이 바람직하고, 상기 패드 질화막(202)은 후속 트렌치 식각 공정시 하드 마스크의 역할을 충분히 하도록 1000~2000Å의 두께로 증착시키는 것이 바람직하다.
그리고 나서, 도2b에 도시된 바와 같이 소자분리 영역을 확보하기 위하여 소정의 사진 및 식각 공정을 진행하여 패드 질화막(202) 및 패드 산화막(201)을 패터닝하여 액티브 영역과 필드 영역을 구분시킨다.
그런 다음, 도2c에 도시된 바와 같이 상기의 패드 질화막(202)이 패터닝된 결과물 상부에 산화막을 증착한 후 건식 식각 공정을 진행하여 패드 질화막(202) 측벽에 산화막 사이드월 스페이서(203)를 형성하는데, 건식 식각 공정에 의해 상부에 자연적인 라운딩이 발생하게된다.
상기 라운딩 형상의 스페이서(203)를 형성한 후에는 도2d에 도시된 바와 같이 실리콘 기판(200)에 소정 깊이로 1차 트렌치 식각 공정을 진행하여 상부가 라운딩된 제 1 트렌치(C)를 형성한다. 이때, 실리콘 기판(200) : 산화막 사이드월 스페이서(203) : 패드 질화막(202)=1: 2: 0 의 식각 비율로 식각 되도록 트렌치 식각 공정을 진행함으로써, 산화막 사이드월 스페이서(203)가 갖고 있는 탑 코너의 자연적인 라운딩이 실리콘 기판(200)에 그대로 반영된다. 이에 따라, 상기 트렌치(C) 탑 코너가 라운딩지게 형성됨으로써, 트렌치 탑 코너가 날카롭게 되는 것을 방지할 수 있고, 모트 현상을 방지할 수 있다. 상기 트렌치 식각 공정은 Cl2를 주성분으로 하는 플라즈마를 이용하여 실시하는 것이 바람직하다.
그런데, 상기 제 1 트렌치 식각 공정에 의해서는 실리콘 기판(200)의 식각량이 산화막 사이드월 스페이서(203) 보다 작기 때문에 트렌치의 깊이가 부족하므로, 트렌치 깊이를 확보하기 위한 추가의 트렌치 식각 공정을 실시하기 위하여 도2e에 도시된 바와 같이 블로킹막(204)을 증착한다.
그리고 나서, 상기 블로킹막(204)에 대해 건식 식각 공정을 진행하여 하드마스크용 패드 질화막(202)과 상기에서 형성된 제 1 트렌치(C)의 측벽에 사이드월 스페이서(204)를 형성한다. 이때, 상기 사이드월 스페이서는 후속 식각 공정시 패드 질화막과 함께 마스크로 이용하기 위하여 하드 마스크와 동일 물질 다시 말해 질화막으로 형성하는 것이 바람직하다.
이어서, 도2f에 도시된 바와 같이 사이드월 스페이서(204) 및 하드 마스크용 패드 질화막(202)을 마스크로 이용한 블랭킷 건식 식각 공정을 실시하여 실리콘 기판(200)에 제 2 트렌치(D)를 형성한다.
그런 다음 도시되지는 않지만, 통상적인 갭필 산화막 증착 공정과, CMP 평탄화 공정 및 패드 질화막 제거 공정 등을 진행하여 소자 분리막을 완성한다.
이와 같이 본 발명은 하드마스크의 측벽에 라운딩 형상의 사이드월 스페이서를 형성하여, 이를 마스크로 실리콘 기판 내에 라운딩 형상이 반영되도록 1차 트렌치를 형성한 후 그 상부에 블로킹 막을 추가로 증착하고, 블로킹막에 의한 2차 사이드월 스페이서를 형성하여 블랭킷 건식각 공정을 진행하여 2차 트렌치를 형성하여 트렌치 탑코너의 라운딩 프로파일을 구현함으로써, 모트 및 험프 특성에 의한 전계 집중 현상을 방지할 수 있게 된다.
상기한 바와 같이 본 발명은 산화막 사이드월의 자연적인 라운딩이 트렌치 탑코너에 그대로 반영되도록 하여 탑 코너의 라운딩 프로파일을 구현하여 험프 및 모트 특성에 따른 전계 집중 현상을 방지하여 소자의 비정상적인 동작을 방지함으로써 소자 동작의 안정화를 꾀할 수 있는 이점이 있다.
Claims (5)
- 소정의 하부 구조가 형성된 반도체 기판에 하드 마스크를 증착한 후 사진 및 식각 공정으로 하드 마스크를 패터닝하는 단계와;상기 패터닝된 하드 마스크 측벽에 라운딩 형상의 제 1 사이드월 스페이서를 형성하는 단계와;상기 제 1 사이드월 스페이서의 라운딩이 실리콘 기판에 그대로 반영되도록 제 1 깊이로 제 1 트렌치를 형성하는 단계와;상기 하드 마스크와 상기 제 1 트렌치의 측벽에 제 2 사이드월 스페이서를 형성하는 단계와;상기 하드 마스크와 제 2 사이드월 스페이서를 마스크로 이용한 식각 공정을 실시하여 실리콘 기판에 제 2 깊이를 갖는 제 2 트렌치를 형성하는 단계를포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1항에 있어서,상기 제 1 트렌치 형성 공정은 실리콘 기판: 제 1 사이드월 스페이서: 하드마스크 = 1: 2: 0의 식각 비율로 식각 되도록 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1항에 있어서,상기 제 2 트렌치를 형성하기 위한 식각 공정은 블랭킷 식각 공정으로 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1항에 있어서,상기 제 2 사이드월 스페이서는 하드 마스크와 동일 물질로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 4항에 있어서,상기 제 2 사이드월 스페이서와 하드 마스크는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0006574A KR100469763B1 (ko) | 2003-02-03 | 2003-02-03 | 반도체 소자의 소자 분리막 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0006574A KR100469763B1 (ko) | 2003-02-03 | 2003-02-03 | 반도체 소자의 소자 분리막 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040070496A KR20040070496A (ko) | 2004-08-11 |
| KR100469763B1 true KR100469763B1 (ko) | 2005-02-02 |
Family
ID=37358746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0006574A KR100469763B1 (ko) | 2003-02-03 | 2003-02-03 | 반도체 소자의 소자 분리막 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100469763B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100833423B1 (ko) | 2006-04-06 | 2008-05-29 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR20140108026A (ko) | 2013-02-28 | 2014-09-05 | 삼성디스플레이 주식회사 | 박막 반도체 장치, 유기 발광 표시 장치, 및 이의 제조 방법 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0353521A (ja) * | 1989-07-21 | 1991-03-07 | Nec Corp | 半導体装置の製造方法 |
| JPH10214887A (ja) * | 1997-01-28 | 1998-08-11 | Nec Corp | 半導体装置の製造方法 |
| JPH11111837A (ja) * | 1997-10-03 | 1999-04-23 | Toyota Central Res & Dev Lab Inc | 半導体装置の製造方法 |
| KR100198620B1 (ko) * | 1995-12-27 | 1999-06-15 | 구본준 | 트렌치를 이용한 소자 격리막 형성방법 |
| US6207532B1 (en) * | 1999-09-30 | 2001-03-27 | Taiwan Semiconductor Manufacturing Company | STI process for improving isolation for deep sub-micron application |
| KR20010087650A (ko) * | 2000-03-08 | 2001-09-21 | 박종섭 | 미세 트렌치 형성방법 |
| KR20030015121A (ko) * | 2001-08-13 | 2003-02-20 | 미쓰비시덴키 가부시키가이샤 | 트렌치 분리 구조를 갖는 반도체 장치의 제조 방법 및반도체 장치 |
| KR20040056856A (ko) * | 2002-12-24 | 2004-07-01 | 아남반도체 주식회사 | 반도체 소자의 트렌치 형성 방법 |
-
2003
- 2003-02-03 KR KR10-2003-0006574A patent/KR100469763B1/ko active IP Right Grant
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0353521A (ja) * | 1989-07-21 | 1991-03-07 | Nec Corp | 半導体装置の製造方法 |
| KR100198620B1 (ko) * | 1995-12-27 | 1999-06-15 | 구본준 | 트렌치를 이용한 소자 격리막 형성방법 |
| JPH10214887A (ja) * | 1997-01-28 | 1998-08-11 | Nec Corp | 半導体装置の製造方法 |
| JPH11111837A (ja) * | 1997-10-03 | 1999-04-23 | Toyota Central Res & Dev Lab Inc | 半導体装置の製造方法 |
| US6207532B1 (en) * | 1999-09-30 | 2001-03-27 | Taiwan Semiconductor Manufacturing Company | STI process for improving isolation for deep sub-micron application |
| KR20010087650A (ko) * | 2000-03-08 | 2001-09-21 | 박종섭 | 미세 트렌치 형성방법 |
| KR20030015121A (ko) * | 2001-08-13 | 2003-02-20 | 미쓰비시덴키 가부시키가이샤 | 트렌치 분리 구조를 갖는 반도체 장치의 제조 방법 및반도체 장치 |
| KR20040056856A (ko) * | 2002-12-24 | 2004-07-01 | 아남반도체 주식회사 | 반도체 소자의 트렌치 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040070496A (ko) | 2004-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2008227360A (ja) | 半導体装置の製造方法 | |
| KR100307651B1 (ko) | 반도체장치의제조방법 | |
| KR100701998B1 (ko) | 소자분리막 형성방법 및 이를 이용한 반도체장치의 제조방법 | |
| US6191000B1 (en) | Shallow trench isolation method used in a semiconductor wafer | |
| KR100469763B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| US6921705B2 (en) | Method for forming isolation layer of semiconductor device | |
| US8269307B2 (en) | Shallow trench isolation structure and method for forming the same | |
| KR100967201B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100728649B1 (ko) | 반도체소자의 소자분리막 제조방법 | |
| KR100912988B1 (ko) | 반도체 소자의 제조 방법 | |
| KR101004805B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR101006510B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR101004810B1 (ko) | 반도체 소자의 소자분리막 형성 방법 | |
| KR100944667B1 (ko) | Ｓｔｉ 에지 모트 방지 방법 | |
| KR101026374B1 (ko) | 반도체 소자의 소자분리막 및 그 형성 방법 | |
| KR100538073B1 (ko) | 반도체 장치의 소자 분리막 형성방법 | |
| KR100475718B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20040036758A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20040056204A (ko) | 폴리 실리콘 산화막을 이용한 에지 모트 방지방법 | |
| KR20040059392A (ko) | 반도체장치의 소자분리막 형성방법 | |
| KR20060008596A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20040021371A (ko) | 반도체 소자의 셀로우 트렌치 분리막 형성 방법 | |
| KR20040050632A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20030097343A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20020066262A (ko) | 반도체 소자의 평탄화 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121210 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20131217 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20141222 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20151217 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20161220 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20171218 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20181218 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20191217 Year of fee payment: 16 |