KR20040056204A - 폴리 실리콘 산화막을 이용한 에지 모트 방지방법 - Google Patents
폴리 실리콘 산화막을 이용한 에지 모트 방지방법 Download PDFInfo
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 41
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 41
- 238000000034 method Methods 0.000 title claims abstract description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 title description 2
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 62
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 13
- 239000010408 film Substances 0.000 claims description 108
- 239000010409 thin film Substances 0.000 claims description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 16
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 230000001590 oxidative effect Effects 0.000 claims description 6
- 230000002265 prevention Effects 0.000 claims description 6
- 239000000654 additive Substances 0.000 claims description 3
- 230000000996 additive effect Effects 0.000 claims description 3
- 238000001311 chemical methods and process Methods 0.000 abstract description 5
- 239000000126 substance Substances 0.000 description 7
- 238000000151 deposition Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 3
- 230000002542 deteriorative effect Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
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Abstract
본 발명은 STI 형성공정 이후에 화학공정에 의하여 능동 에지 부분이 침식되는 에지모트를 방지하기 위해 패드 산화막을 증착한 후, 실리콘 질화막을 증착하기 전에 박막 실리콘 질화막, 버퍼 산화막, 폴리 실리콘을 증착하고, 포토레지스트를 이용하여 상기 폴리 실리콘까지 식각을 행하고 나서, 산화를 시킬 때 버퍼 산화막의 계면에서 산화되는 양의 차이를 이용하여 상기 식각에 의해 노출된 폴리 실리콘 측면을 산화시켜 능동 에지 부분의 산화막의 두께를 두껍게 함으로써 후속 화학공정에서 능동 에지 부분이 침식되는 것을 방지할 수 있는 폴리 실리콘 산화막을 이용한 에지 모트 방지방법을 제공하는 것이다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, STI(shallow trench isolation) 공정의 에지 모트(edge moat), 즉 능동에지 부분의 산화막이 침식되는 현상의 발생을 방지하기 위해 패드 산화막과 실리콘 질화막 사이에 박막 실리콘 질화막, 버퍼 산화막, 폴리 실리콘을 증착한 후, 폴리 실리콘을 식각하고, 상기 식각 공정에 의해 노출된 폴리 실리콘의 측벽을 산화시켜, 능동 에지 부분에 산화막의 두께를 증가시키고, 박막 실리콘 질화막을 버퍼로 하여 능동 에지가 침식되는 것을 방지할 수 있는 폴리 실리콘 산화막을 이용한 에지 모트 방지방법에 관한 것이다.
현재의 반도체 소자 제조 공정 중에서 아이솔레이션 공정인 얕은 트렌치 아이솔레이션(shallow trench isolation; STI) 공정을 진행하는 전형적인 방법을 도 1a 내지 1e에 도시하였다.
먼저, 도 1a에 도시한 바와 같이, 실리콘 기판(1) 상에 패드 산화막(2), 실리콘 질화막(3)을 연속하여 증착한다.
이어서, 도 1b에 도시한 바와 같이, 실리콘 질화막(3) 상에 포토레지스트(4)를 도포한 후, 패터닝 공정을 수행한다. 그리고 나서, CHF3/CF4/O2/Ar 가스의 조합으로 활성화된 플라즈마로 실리콘 질화막(3)을 건식 식각한다. 그리고 나서, 실리콘 기판(1)을 STI 식각을 진행하여, 실리콘 기판(1) 내의 소정 영역에 STI(6)를 형성한다. 이때, STI 건식 식각은 Cl2/O2/Ar 가스의 조합으로 활성화된 플라즈마로 건식 식각을 진행한다.
이어서, 도 1c에 도시한 바와 같이, 포토레지스트(4)를 제거한 후, 평탄화를 수행하기 위한 필드 산화막(5)을 STI(6)이 형성된 실리콘 기판(1) 상에 STI(6)를 채울수 있도록 충분하게 증착한다. 본 발명의 바람직한 실시예에서는, 고밀도 플라즈마 화학 기상 증착법(high density plasma chemical vapoer deposition; HDP CVD)로 필드 산화막(5)을 증착하였다.
다음 단계로, 도 1d에 도시한 바와 같이, 실리콘 기판(1) 상에 형성된 필드 산화막(5)을 화학적 기계적 연마(chemical mechanical polishing; CMP)를 통하여 STI(6)을 충진한 필드 산화막(5) 만을 남기고 평탄화를 시킨다. 따라서, STI(6) 내에 필드 산화막(5)이 채워진 실리콘 기판(1)을 얻게 된다.
도 1e에 도시한 바와 같이, H3PO4와 같은 식각액을 사용하여 남겨진 실리콘 질화막(3)을 제거한다. 이 경우 H3PO4는 산화막과의 선택비가 우수한 특성을 보이기 때문에 평탄화를 위한 필드 산화막(5)과 패드 산화막(2)는 약간만이 제거되게 된다.
전술한 바와 같이 STI를 형성하기 위한 공정을 수행하고 나면, 도 2a에 도시한 바와 같이, 실리콘 질화막(3)을 제거한 후 폴리 실리콘을 증착하기 전에 여러 가지 화학약품(chemical)을 사용하는 공정, 특히 산화막의 증착 이전에 HF 또는HF/H2O, BOE(buffered oxide etchant)등의 화학약품으로 세정 공정을 진행하는 등에 의하여 능동 에지 부분이 침식되어 에지모트(edge moat)가 발생하게 되는 것을 나타내는 그림이다. 도 2a 및 도 2b에서 (4)로 표시한 영역에서 에지모트가 발생하게 된다.
이러한 에지모트가 발생하게 되면, 소자 특성상 험프(hump) 및 INWE(inverse narrow width effect)가 발생하여 소자의 비정상적인 동작을 유발시키는 소자의 트랜지스터의 전기적 특성을 열화시키는 문제점이 존재하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 STI 형성공정 이후에 화학공정에 의하여 능동 에지 부분이 침식되는 에지모트를 방지하기 위해 패드 산화막을 증착한 후, 실리콘 질화막을 증착하기 전에 박막 실리콘 질화막, 버퍼 산화막, 폴리 실리콘을 증착하고 포토레지스트를 이용하여 폴리 실리콘까지 식각하고 나서, 버퍼 산화막의 계면에서 산화되는 양의 차이를 이용하여 상기 식각에 의해 노출된 폴리 실리콘 측면을 산화시켜 능동 에지 부분의 산화막의 두께를 두껍게 함으로써 후속 화학공정에서 능동 에지 부분이 침식되는 것을 방지할 수 있는 폴리 실리콘 산화막을 이용한 에지 모트 방지방법을 제공하는 것이다.
도 1a 내지 1e는 종래 기술에 의한 에지모트가 형성되는 반도체 제조 공정을 도시한 단면도들이다.
도 2a 및 2b는 종래 기술에 의해 에지모트가 형성된 것을 자세히 도시한 단면도들이다.
도3a 내지 도3h는 본 발명의 바람직한 실시예에 따른 폴리 실리콘 산화막을 이용한 에지 모트를 방지하기 위한 방법을 도시한 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 실리콘 기판 102 : 패드 산화막
103 : 박막 실리콘 질화막 104 : 버퍼 산화막
105 : 폴리 실리콘층 106 : 실리콘 질화막
107 : 포토레지스트 108 : 산화된 폴리 실리콘층
109 : 필드 산화막
상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부구조가 형성된 기판 상에 패드 산화막, 박막 실리콘 질화막, 버퍼 산화막, 폴리 실리콘층 및 실리콘 질화막을 순차적으로 형성하는 단계와, 상기 실리콘 질화막의 상부에 소정 형상의 포토레지스트를 형성하는 단계와, 상기 소정 형상의 포토레지스트를 마스크로 이용하여 상기 실리콘 질화막 및 상기 폴리 실리콘 층을 식각하는 단계와, 상기 식각에 의해 노출된 폴리 실리콘의 측면을 산화시키는 단계와, 상기 식각된 실리콘 질화막을 마스크로 이용하여 상기 버퍼 산화막, 상기 박막 실리콘 질화막 및 상기 패드 산화막을 식각하는 단계와, 상기 실리콘 기판을 소정의 깊이까지 트렌치 식각하는 단계와, 상기 실리콘 기판에 필드 산화막을 형성하여 상기 트렌치를 충진하는 단계와, 상기 필드 산화막을 상기 실리콘 질화막의 상부면이 노출될 때까지 평탄화하는 단계와, 상기 실리콘 질화막과 상기 폴리 실리콘층을 제거하는 단계와, 상기 버퍼 산화막, 상기 박막 실리콘 질화막 및 상기 패드 산화막을 제거함으로써 능동에지에 상기 박막 실리콘 질화막의 일부가 남겨지는 단계를 포함하는 것을 특징으로 하는 폴리 실리콘 산화막을 이용한 에지모트(edge moat) 방지방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도3a 내지 도3h는 본 발명의 바람직한 실시예에 따른 폴리 실리콘을 이용하여 에지모트를 방지하는 방법을 나타낸 단면도들이다.
먼저, 도3a에 도시된 바와 같이, 소정의 하부구조가 형성된 기판(100) 상에 패드 산화막(102), 박막 실리콘 질화막(103), 버퍼 산화막(104), 폴리 실리콘층(105) 및 실리콘 질화막(106)을 순차적으로 형성한다.
그리고 나서, 도 3b에 도시된 바와 같이, 실리콘 질화막(106) 상에 포토레지스트를 도포하고 패터닝을 하여 소정 형상으로 패터닝된 포토레지스트(107)를 얻는다. 패터닝된 포토레지스트(107)를 마스크로 이용하여 실리콘 질화막(106) 및 폴리 실리콘(105)을 식각하여 버퍼 산화막(104)의 소정 영역을 개방시킴으로써, 실리콘 질화막(106)과 폴리 실리콘(105)의 측면도 노출된다. 이때, 실리콘 질화막(106)을 식각할 때, CHF3/CF4/O2/Ar 가스의 조합으로 활성화된 플라즈마를 이용하여 건식 식각을 수행한다.
이어서, 도 3c에 도시된 바와 같이, 실리콘 기판(100)을 산화를 시키면 노출된 폴리 실리콘(105)의 표면에서는 산화가 빠르게 진행되고 실리콘 기판(100)의 표면은 박막 실리콘 질화막(103)이 산화가 진행되는 것을 차단하고 있기 때문에 실리콘 기판(100)은 산화가 진행되지 않는다. 따라서, 노출된 폴리 실리콘(105)의 표면에만 산화막(108)이 형성되게 된다. 또한, 본 발명의 바람직한 실시예에 따르면, 폴리 실리콘(105)을 산화하는 단계에서 산화물의 계면에서의 산화 속도의 차이를 이용하여 아래쪽에서 산화가 많이 일어나게 하는 것을 특징으로 한다.
도 3d에 도시한 바와 같이, 실리콘 질화막(106)을 하드 마스크로 이용하여 C/F를 주성분으로 하는 플라즈마를 이용하여 산화된 산화막(108)과 버퍼산화막(104)를 식각한다. 그리고 나서, CH2F2또는 CHF3를 주성분으로 하는 플라즈마를 이용하여 박막 실리콘 질화막(103)을 식각하고 C/F를 주성분으로 하는 플라즈마를 이용하여 패드 산화막(102)를 진행한다. 이어서, 실리콘 기판(100)을 Cl2를 주성분으로 하는 플라즈마와 HBr/HeO2등을 첨가제로 사용하여 트렌치 식각을 진행한다.
다음 단계로, 도 3e에 도시한 바와 같이, 트렌치 식각된 실리콘 기판(100)의 상부에 트렌치가 충진되도록 필드 산화막(109)을 고밀도 플라즈마 화학기상 증착(high density plasma chemical vapor deposition; HDP CVD)로 형성한다.
이어서, 도 3f에 도시한 바와 같이, 필드 산화막(109)을 화학적 기계적 연마(chemical mechanical polishing; CMP)를 이용하여 실리콘 질화막(106)의 상부면이 나타날 때 까자 평탄화를 진행한다.
그리고 나서, 도 3g에 도시한 바와 같이, 실리콘 질화막(106)과 폴리 실리콘(105)를 제거한다.
마지막으로, 도 3h에 도시한 바와 같이, 화학 공정을 이용하여 버퍼 산화막(104), 박막 실리콘 질화막(103) 및 패드 산화막(102)를 제거한다. 이때, 능동에지 부분에는 박막 실리콘 질화막(103)의 일부분(110)이 여전히 남아있게 되고, 트렌지내에 형성된 증착된 필드 산화막(109)은 실리콘 기판(100)의 상부면 보다 높게 두껍게 형성되어 있어서 화학공정에 의하여 능동 에지 부분이 공격 받는 것을 방지하게 된다. 따라서, 본 발명에 따르면 에지모트 현상을 제거할 수 있게된다.
상기한 바와 같이 본 발명은 STI 능동 에지 부분에 노출된 산화물이 화학 세정 공정을 거치면서 침식되는 현상인 에지모트 현상을 방지하기 위하여 실리콘 질화막을 증착하기 전에 박막 실리콘 질화막, 버퍼 산화막, 폴리 실리콘층을 증착한 후 폴리 실리콘을 산화시킴으로서 최종적으로 형성된 STI 능동 에지 부분에 박막 실리콘 질화막을 남겨두고 필드 산화막을 두껍게 하여 후속 화학 공정에서 능동 에지 부분이 침식되는 현상을 방지할 수 있는 이점이 있다.
또한, 능동 에지에 발생하는 에지모트는 험프(hump), INWE(inverse narrow width effect)와 같은 트랜지스터의 전기적 특성을 열화시키는 현상을 수반하기 때문에 본 발명은 에지모트 현상을 제거함으로써 험프 및 INWE와 같이 트랜지스터의 전기적 특성을 열화시키는 현상을 동시에 제거함으로써 트랜지스터의 전기적 특성을 향상시킬 수 있는 장점을 갖게 된다.
Claims (6)
- 소정의 하부구조가 형성된 기판 상에 패드 산화막, 박막 실리콘 질화막, 버퍼 산화막, 폴리 실리콘층 및 실리콘 질화막을 순차적으로 형성하는 단계와,상기 실리콘 질화막의 상부에 소정 형상의 포토레지스트를 형성하는 단계와,상기 소정 형상의 포토레지스트를 마스크로 이용하여 상기 실리콘 질화막 및 상기 폴리 실리콘층을 식각하는 단계와,상기 식각에 의해 노출된 폴리 실리콘의 측면을 산화시키는 단계와,상기 식각된 실리콘 질화막을 마스크로 이용하여 상기 버퍼 산화막, 상기 박막 실리콘 질화막 및 상기 패드 산화막을 식각하는 단계와,상기 실리콘 기판을 소정의 깊이까지 트렌치 식각하는 단계와,상기 실리콘 기판에 필드 산화막을 형성하여 상기 트렌치를 충진하는 단계와,상기 필드 산화막을 상기 실리콘 질화막의 상부면이 노출될 때까지 평탄화하는 단계와,상기 실리콘 질화막과 상기 폴리 실리콘층을 제거하는 단계와,상기 버퍼 산화막, 상기 박막 실리콘 질화막 및 상기 패드 산화막을 제거함으로써 능동에지에 상기 박막 실리콘 질화막의 일부가 남겨지는 단계를포함하는 것을 특징으로 하는 폴리 실리콘 산화막을 이용한 에지모트(edge moat) 방지방법.
- 제 1항에 있어서, 상기 폴리 실리콘을 산화하는 단계에서 산화물의 계면에서의 산화 속도의 차이를 이용하여 아래쪽에서 산화가 많이 일어나게 하는 것을 특징으로 하는 폴리 실리콘 산화막을 이용한 에지모트 방지방법.
- 제 1항에 있어서, 상기 식각된 실리콘 질화막을 마스크로 이용하여 상기 버퍼 산화막, 박막 실리콘 질화막 및 패드 산화막을 식각하는 단계는 C/F를 주성분으로 하는 플라즈마를 이용하여 식각함을 특징으로 하는 폴리 실리콘 산화막을 이용한 에지모트 방지방법.
- 제 3항에 있어서, 상기 C/F를 주성분으로 하는 플라즈마를 이용하여 식각을 진행함으로써, 상기 폴리 실리콘의 측면에 산화로 형성된 산화막이 동시에 식각되는 것을 특징으로 하는 폴리 실리콘 산화막을 이용한 에지모트 방지방법.
- 제 1항에 있어서, 상기 식각된 실리콘 질화막을 마스크로 이용하여 상기 버퍼 산화막, 박막 실리콘 질화막 및 패드 산화막을 식각하는 단계는 CH2F2또는 CHF3를 주성분으로 하는 플라즈마를 사용하여 식각함을 특징으로 하는 폴리 실리콘 산화막을 이용한 에지모트 방지방법.
- 제 1항에 있어서, 상기 실리콘 기판을 트렌치 식각하는 단계에서, Cl2를 주성분으로 하는 플라즈마와 HBr/HeO2등을 첨가제로 사용하여 식각이 진행되는 것을 특징으로 하는 폴리 실리콘 산화막을 이용한 에지모트 방지방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020082775A KR100923760B1 (ko) | 2002-12-23 | 2002-12-23 | 반도체 소자의 소자분리막 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020082775A KR100923760B1 (ko) | 2002-12-23 | 2002-12-23 | 반도체 소자의 소자분리막 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040056204A true KR20040056204A (ko) | 2004-06-30 |
| KR100923760B1 KR100923760B1 (ko) | 2009-10-27 |
Family
ID=37348606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020082775A KR100923760B1 (ko) | 2002-12-23 | 2002-12-23 | 반도체 소자의 소자분리막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100923760B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100512462B1 (ko) * | 2003-01-30 | 2005-09-07 | 동부아남반도체 주식회사 | 콘택 스파이킹 방지 기술을 통한 반도체 소자 제조 방법 |
| KR101143010B1 (ko) * | 2007-04-09 | 2012-05-08 | 삼성전자주식회사 | 디지털 기기 간의 인터페이스 장치 및 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100646931B1 (ko) * | 2000-06-30 | 2006-11-17 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| KR100672760B1 (ko) * | 2000-08-18 | 2007-01-22 | 주식회사 하이닉스반도체 | 반도체 소자의 트렌치 소자분리막 형성방법 |
| KR100634267B1 (ko) * | 2000-09-20 | 2006-10-16 | 삼성전자주식회사 | 반도체 장치에서 소자 분리 영역의 형성 방법 |
-
2002
- 2002-12-23 KR KR1020020082775A patent/KR100923760B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100512462B1 (ko) * | 2003-01-30 | 2005-09-07 | 동부아남반도체 주식회사 | 콘택 스파이킹 방지 기술을 통한 반도체 소자 제조 방법 |
| KR101143010B1 (ko) * | 2007-04-09 | 2012-05-08 | 삼성전자주식회사 | 디지털 기기 간의 인터페이스 장치 및 방법 |
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| Publication number | Publication date |
|---|---|
| KR100923760B1 (ko) | 2009-10-27 |
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