KR100226728B1 - 격리영역 형성방법 - Google Patents

격리영역 형성방법 Download PDF

Info

Publication number
KR100226728B1
KR100226728B1 KR1019960068658A KR19960068658A KR100226728B1 KR 100226728 B1 KR100226728 B1 KR 100226728B1 KR 1019960068658 A KR1019960068658 A KR 1019960068658A KR 19960068658 A KR19960068658 A KR 19960068658A KR 100226728 B1 KR100226728 B1 KR 100226728B1
Authority
KR
South Korea
Prior art keywords
oxide film
region
forming
cell
isolation region
Prior art date
Application number
KR1019960068658A
Other languages
English (en)
Other versions
KR19980049909A (ko
Inventor
고정덕
Original Assignee
구본준
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지반도체주식회사 filed Critical 구본준
Priority to KR1019960068658A priority Critical patent/KR100226728B1/ko
Publication of KR19980049909A publication Critical patent/KR19980049909A/ko
Application granted granted Critical
Publication of KR100226728B1 publication Critical patent/KR100226728B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

셀과 페리영역의 전체적인 평탄도를 개선할 수 있는 격리영역 형성방법에 대한 것으로써 위와 같은 목적을 달성하기 위한 격리영역 형성방법은 반도체 기판 전면에 질화막을 증착하는 공정과, 반도체 기판의 셀영역과 페리(periphery)영역에 트랜치를 형성하는 공정과, 전면에 산화막을 증착하는 공정과, 산화막을 연마 공정으로 평탄하게 하는 공정과, 평탄화된 산화막을 에치백하여 제거한 후 질화막을 제거함으로써 형성한다.

Description

격리영역 형성방법
본 발명은 격리영역 형성방법에 대한 것으로 특히, 트랜치를 이용하여 셀과 페리 영역에 격리영역을 형성할 때 전체적으로 평탄화하게 형성되도록한 격리영역 형성방법에 대한 것이다.
이하 첨부 도면을 참조하여 종래의 격리영역 형성방법에 대하여 설명하면 다음과 같다.
도1a 내지 1b는 종래 한 방법에 따른 격리영역 형성방법을 나타낸 공정단면도이고, 도2a 내지 2b 종래 다른 방법에 따른 격리영역 형성방법을 나타낸 공정 단면도 이며, 도3a 내지 3c는 종래 또 다른 방법에 따른 격리영역 형성방법을 나타낸 공정단면도이다.
종래 한 방법에 따른 격리영역 형성방법을 설명하면 다음과 같다.
먼저 도1a에 도시한 바와 같이 셀과 페리영역의 반도체 기판(1)에 질화막(2)을 증착한다. 이후에 셀과 페리영역에 셀로우(shallow) 트랜치를 형성하고 전면에 제1산화막(3)을 증착한다. 이때 셀영역은 패턴 밀도가 높고 페리영역은 패턴 밀도가 낮다.
그리고 패턴 밀도가 낮고 넓게 트랜치가 형성된 영역만 노출되는 마스크를 이용하여 열산화 공정을 하므로써 제2산화막(4)을 형성한다.
도1b에 도시한 바와 같이 화학적 기계적 연마법(CMP:Chemical Mechanical Polishing)으로 상기의 제1산화막(3)과 제2산화막(4)을 제거하여 격리영역을 형성한다.
종래 다른 방법에 따른 격리영역 형성방법을 설명하면 다음과 같다.
먼저 도2a에 도시한 바와 같이 셀과 페리영역의 반도체 기판(1)에 질화막(2)을 증착한다. 이후에 셀과 페리영역에 셀로우(shallow) 트랜치를 형성하고 전면에 HDP(High Density Plasma) 산화막(5)을 증착한다. 이때 셀영역은 패턴 밀도가 높고 페리영역은 패턴 밀도가 낮다.
도2b에 도시한 바와 같이 화학적 기계적 연마법(CMP:Chemical Mechanical Polishing)으로 상기 HDP(High Density Plasma)산화막(5)을 제거한 후에 질화막(2)을 제거하여 격리영역을 형성한다.
종래 또 다른 방법에 따른 격리영역 형성방법을 설명하면 다음과 같다.
먼저 도3a에 도시한 바와 같이 셀과 페리영역의 반도체 기판(1)에 질화막(2)을 증착한다.
이후에 셀과 페리영역에 셀로우(shallow) 트랜치를 형성하고 전면에 HDP(High Density Plasma)나 PETEOS나 O3-TEOS 산화막(6)을 증착한다. 이때 셀영역은 패턴 밀도가 높고 페리영역은 패턴 밀도가 낮다.
도3b에 도시한 바와 같이 산화막(6)을 에치백한다. 이때 에치백한 산화막(6)은 셀영역의 트랜치에서는 평탄화되지 않고 페리영역의 트랜치에서는 어느정도 평탄하게 된다.
도3c에 도시한 바와 같이 남아 있는 산화막(6)을 화학적 기계적 연마법(CMP)으로 제거한 후 질화막(2)을 제거하여 격리 영역을 형성한다.
상기와 같은 종래의 격리영역 형성방법은 다음과 같은 문제가 있다.
첫째, 셀영역과 페리영역의 산화막 두께 차이를 줄이기 위해 마스크를 달리하여 어느정도의 마진을 확보할 수는 있지만 공정 스텝이 증가하는 문제가 있다.
둘째, 트랜치를 형성하고 산화막을 형성한 후 화학적 기계적 연마법으로 산화막을 제거하여 격리영역을 형성할 때 패턴 밀도가 낮은 페리영역의 산화막이 더 깍기어 나가거나 격리영역위에 혹과 같은 산화막이 형성되는 등 셀과 페리영역의 평탄화를 이루기가 어려워서 소자가 불안정해질 수 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 셀과 페리영역의 전체적인 평탄도를 개선할 수 있는 격리영역 형성방법을 제공하는데 그 목적이 있다.
제1a, 1b도는 종래 한 방법에 따른 격리영역 형성방법을 나타낸 공정단면도.
제2a, 2b도는 종래 다른 방법에 따른 격리영역 형성방법을 나타낸 공정단면도.
제3a, 3c도는 종래 또 다른 방법에 따른 격리영역 형성방법을 나타낸 공정단면도.
제4a, 4d도는 본 발명에 따른 격리영역 형성방법을 나타낸 공정단면도.
도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 질화막
13 : 산화막 13a : 격리 산화막
상기와 같은 목적을 달성하기 위한 본 발명 격리영역 형성방법은 반도체 기판 전면에 질화막을 증착하는 공정과, 상기 반도체 기판의 셀영역과 페리(periphery)영역에 트랜치를 형성하는 공정과, 상기 전면에 산화막을 증착하는 공정과, 상기 산화막을 연마 공정으로 평탄하게 하는 공정과, 상기 평탄화된 산화막을 에치백하여 제거한 후 질화막을 제거함으로써 격리영역을 형성함을 특징으로 한다.
소자를 격리시키는 격리영역의 형성은 소자의 셀과 페리영역의 두께차이에 따라 평탄화의 문제가 생길수 있으므로 소자 전체의 평탄도를 높일 수 있는 방법이 필요하다.
이하 첨부 도면을 참조하여 본 발명 격리영역 형성방법을 설명하면 다음과 같다.
도4a 내지 4d는 본 발명에 따른 격리영역 형성방법을 나타낸 공정단면도이다.
본 발명에 따른 격리영역 형성방법은 다음과 같다.
먼저 도4a에 도시한 바와 같이 반도체 기판(11)상의 셀과 페리(periphery)영역 전영역에 질화막(12)을 증착한 후 셀로우(shallow)트랜치를 형성한다.
도4b에 도시한 바와 같이 HDP, PETEOS, O3-TEOS와 같은 산화막(13)을 6000~12000Å 정도의 두께를 갖도록 형성한다. 여기에서 상기의 산화막(13)을 HDP와 PETEOS를 이층으로 증착하여 비교적 평탄하게 형성할 수도 있다.
도4c에 도시한 바와 같이 화학적 기계적 연마법(CMP:Chemical Mechanical Polishing)으로 활성영역 위의 산화막의 두께가 0~5000Å정도 남도록 제거하여 초기의 셀과 페리영역의 활성영역 상에 돌출된 산화막(13)과 트랜치 위의 산화막(13)이 전체적으로 같아지도록 하여 셀과 페리영역을 평탄화시킨다.
도4d에 도시한 바와 같이 에치백으로 셀과 페리영역의 산화막(13)과 질화막(12)을 제거하므로써 패턴밀도가 높은 셀과 패턴 밀도가 낮은 페리영역에서 두께 차이가 거의 없이 전체적으로 평탄한 셀로우 트랜치 격리산화막(13a)을 형성할 수 있다. 에치백시 습식각이나 건식각으로 상기 산화막(13)과 질화막(12)을 제거하여 평탄한 트랜치 격리산화막(13a)을 형성할 수도 있다. 이와같이 두단계에 걸친 공정을 통하여 소자의 안정화를 꾀할 수 있다.
상기와 같은 본 발명 격리영역 형성방법은 다음과 같은 효과가 있다.
패턴 밀도가 높은 셀과 패턴 밀도가 낮은 페리영역에서 두께 차이가 거의 없는 전체적으로 평탄한 격리영역을 형성할 수 있으므로 소자의 안정화를 도모할 수 있다.

Claims (5)

  1. 반도체 기판 전면에 질화막을 증착하는 공정과, 상기 반도체 기판의 셀영역과 페리(periphery)영역에 트랜치를 형성하는 공정과, 상기 전면에 산화막을 증착하는 공정과, 상기 산화막을 연마 공정으로 평탄하게 하는 공정과, 상기 평탄화된 산화막을 에치백하여 제거한 후 질화막을 제거함으로써 격리 영역을 형성함을 특징으로 하는 격리영역 형성방법.
  2. 제1항에 있어서, 상기 산화막은 6000~12000Å 정도의 두께를 갖도록 증착하여 형성함을 특징으로 하는 격리영역 형성방법.
  3. 제1항에 있어서, 상기 산화막은 HDP, PETEOS는 O3-TEOS를 증착하거나 HDP와 PETEOS를 이층으로 증착하여 형성함을 특징으로 하는 격리영역 형성방법.
  4. 제1항에 있어서, 상기 연마공정은 화학적 기계적 연마법으로 활성영역 상의 상기 산화막이 0~5000Å 정도 남도록 제거함을 특징으로 하는 격리영역 형성방법.
  5. 제1항에 있어서, 상기 평탄화된 산화막을 습식각이나 건식각으로 제거하여 형성함을 특징으로 하는 격리영역 형성방법.
KR1019960068658A 1996-12-20 1996-12-20 격리영역 형성방법 KR100226728B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960068658A KR100226728B1 (ko) 1996-12-20 1996-12-20 격리영역 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960068658A KR100226728B1 (ko) 1996-12-20 1996-12-20 격리영역 형성방법

Publications (2)

Publication Number Publication Date
KR19980049909A KR19980049909A (ko) 1998-09-15
KR100226728B1 true KR100226728B1 (ko) 1999-10-15

Family

ID=19489561

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960068658A KR100226728B1 (ko) 1996-12-20 1996-12-20 격리영역 형성방법

Country Status (1)

Country Link
KR (1) KR100226728B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100611122B1 (ko) * 2000-01-24 2006-08-09 삼성전자주식회사 스크레치 제거방법 및 이를 이용한 반도체 장치의패턴형성방법
KR20020088718A (ko) * 2001-05-21 2002-11-29 주식회사 하이닉스반도체 트렌치를 이용한 소자 분리 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950030302A (ko) * 1994-04-06 1995-11-24 김주용 반도체 소자의 분리막 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950030302A (ko) * 1994-04-06 1995-11-24 김주용 반도체 소자의 분리막 제조방법

Also Published As

Publication number Publication date
KR19980049909A (ko) 1998-09-15

Similar Documents

Publication Publication Date Title
KR100428805B1 (ko) 트렌치 소자분리 구조체 및 그 형성 방법
KR19980085035A (ko) 라운딩된 프로파일을 갖는 트렌치 형성방법 및 이를 이용한 반도체장치의 소자분리방법
KR100226728B1 (ko) 격리영역 형성방법
US6103581A (en) Method for producing shallow trench isolation structure
US20020030290A1 (en) Semiconductor device and method for manufacturing the same
KR100478496B1 (ko) 반도체 소자의 트렌치 산화막 형성 방법
KR19990004561A (ko) 반도체 소자의 소자분리막 제조방법
KR100545179B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR20030002870A (ko) 반도체소자의 소자분리막 형성 방법
KR100195227B1 (ko) 반도체장치의 소자분리방법
KR100451499B1 (ko) 반도체소자의소자분리막형성방법
KR100954418B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20030000489A (ko) 반도체소자의 제조방법
KR100561974B1 (ko) 반도체 소자의 제조방법
KR100396792B1 (ko) 반도체소자의 격리영역 화학기계적 연마방법
KR20020002164A (ko) 반도체 소자분리막의 형성방법
KR100876874B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100301251B1 (ko) 반도체소자의필드산화막형성방법
KR20040105980A (ko) 반도체 소자의 얕은 트랜치 소자분리막 형성방법
KR20040056204A (ko) 폴리 실리콘 산화막을 이용한 에지 모트 방지방법
KR20000065984A (ko) 반도체 장치의 트렌치 소자분리 방법
KR20030002884A (ko) 반도체소자의 소자분리막 형성 방법
KR20030050683A (ko) 반도체소자의 소자분리막 형성 방법
KR20050012652A (ko) 반도체 소자의 소자분리막 형성방법
KR20040056854A (ko) 반도체 소자의 트렌치 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee