KR20030000489A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 웨이퍼의 중심부와 가장자리에서 식각량 및 연마량 차이가 나기 때문에 트렌치를 이용한 소자분리절연막 형성 공정에서 매립절연막의 증착 조건을 변경시켜 웨이퍼의 중심부에서의 매립절연막 증착 두께를 감소시킴으로써 후속 화학적 기계적 연마(chemical mechanical polishing, CMP)공정 후 연마 균일도를 향상시켜 후속 공정을 용이하게 하는 기술이다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게 트렌치를 이용한 소자분리절연막 형성 공정에서 상기 트렌치를 매립하는 매립절연막의 증착조건을 변경시켜 웨이퍼의 중심부와 가장자리에서의 화학적 기계적 연마공정의 균일도(uniformity)를 향상시키는 반도체소자의 제조방법에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디멘젼(dimension)을 축소하는 것과, 소자간에 존재하는 분리영역의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리 기술이 메모리 셀 사이즈(memory cell size)를 결정하는 기술이라고 할 수 있다.
일반적으로 소자분리 기술에서 디자인 룰이 감소함에 따라 작은 버즈빅 길이와 큰 체적비를 요구하고 있다.
그러나, 종래의 로코스(LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함) 공정방법은 소자분리막이 얇아지는 문제와 버즈빅현상으로 기가(Giga DRAM)급 소자에서는 적용하는데 한계가 있다.
또한, 트렌치 소자분리 공정도 공정의 복잡성뿐만 아니라 디자인 룰이 감소할수록 트렌치 영역을 매립하는 것이 어려워지므로 실제로 디자인 룰이 0.1 ㎛ 에 접근하면 트렌치 소자분리 공정도 적용하기가 어려워 질 것이다.
이하, 첨부된 도면을 참고로 하여 종래기술을 설명한다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 제조방법에 의한 공정 단면도로서, 웨이퍼의 중심부(Ⅰ)와 가장자리(Ⅱ)를 도시한다.
먼저, 반도체기판(11) 상부에 절연막을 형성하고, 절연막 상부에 소자분리 영역으로 예정된 부분을 노출시키는 감광막 패턴을 형성한다. 이때, 상기 절연막은 패드산화막과 질화막의 적층구조로 형성된다.
다음, 상기 감광막 패턴을 식각마스크로 사용하여 상기 절연막 및 소정 두께의 반도체기판(11)을 식각하여 절연막패턴(13) 및 트렌치(15, 17)를 형성한다. 이때, 상기 웨이퍼의 중심부(Ⅰ)에 형성된 트렌치(15)가 웨이퍼의 가장자리(Ⅱ)에 형성된 트렌치(17)보다 얕게 형성된다.
그 다음, 상기 감광막 패턴을 제거한다.
다음, 상기 트렌치(15, 17)의 표면을 열산화시켜 희생산화막을 성장시킨 후 습식식각을 실시하여 제거함으로써 상기 트렌치(15, 17) 형성공정 시 발생된 상기 트렌치(15, 17) 표면의 결함을 제거한다.
그 후, 다시 열산화공정을 실시하여 상기 트렌치(15, 17)의 표면에 열산화막(도시안됨)을 형성한다.
다음, 전체표면 상부에 매립절연막(도시안됨)을 형성한다. 상기 매립절연막으로 상기 HDP 산화막을 사용하는 경우 SiH4가스를 4 ∼ 7sccm 사용한다.
그 다음, 상기 매립절연막을 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 평탄화시켜 상기 트렌치(15, 17)를 매립시키는 소자분리절연막(19)을 형성한다. 이때, 상기 CMP공정 시 상기 웨이퍼의 가장자리(Ⅱ)에서의 연마량이 더 많기 때문에 CMP 공정 후 식각장벽으로 사용된 상기 절연막패턴(13)의 두께가 웨이퍼의 중심부(Ⅰ)와 가장자리(Ⅱ) 간에 ⓧ만큼의 차이를 갖는다. (도 1b 참조)
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 웨이퍼의 중심부와 가장자리에서의 식각량 및 CMP공정의 연마량이 각각 다르기 때문에 CMP공정 후 반도체기판의 활성영역 상에 형성되어 있는 절연막패턴의 두께 차이가 나고, 상기 절연막패턴의 식각공정 시 반도체기판의 활성영역을 손상시키고, 후속공정을 저해하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 트렌치 형성 후 매립절연막의 증착조건을 변경시켜 웨이퍼의 중심부에서 증착 두께를 낮춤으로써 후속 CMP공정의 균일도를 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 제조방법에 의한 공정 단면도.
도 2a 및 도 2b 는 본 발명에 따른 반도체소자의 제조방법에 의한 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 21 : 반도체기판 13, 23 : 질화막패턴
15, 17 : 트렌치 19, 26 : 소자분리절연막
25 : 매립절연막
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,
웨이퍼의 중심부와 가장자리에서의 깊이 차이를 갖는 트렌치를 이용한 소자분리절연막을 형성하는 반도체소자의 제조방법에 있어서,
상기 트렌치를 매립하기 위한 매립절연막 형성공정 시 매립절연막의 증착조건을 변경시켜 웨이퍼의 중심부에서의 매립절연막의 두께가 웨이퍼의 가장자리에서의 매립절연막의 두께보다 얇게 형성시키는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 상세한 설명을 하기로 한다.
도 2a 및 도 2b 는 본 발명에 따른 반도체소자의 제조방법에 의한 공정 단면도로서, 웨이퍼의 중심부(Ⅰ)와 가장자리(Ⅱ)를 도시한다.
먼저, 반도체기판(21) 상부에 절연막을 형성하고, 상기 절연막 상부에 소자분리 영역으로 예정된 부분을 노출시키는 감광막 패턴을 형성한다. 이때, 상기 절연막은 패드산화막과 질화막의 적층구조로 형성된다.
다음, 상기 감광막 패턴을 식각마스크로 사용하여 상기 절연막 및 소정 두께의 반도체기판(21)을 식각하여 절연막 패턴(23) 및 트렌치(도시안됨)를 형성한다. 이때, 웨이퍼의 중심부(Ⅰ)에 형성되어 있는 트렌치의 깊이가 웨이퍼의 가장자리(Ⅱ)에 형성되어 있는 트렌치의 깊이보다 얕게 형성된다.
그 다음, 상기 감광막 패턴을 제거한다.
다음, 전체표면 상부에 매립절연막(25)을 형성한다. 이때, 상기 매립절연막(25)은 HDP(high density plasma) 산화막, PETEOS(plasma enhanced tetra ethyl ortho silicate) 산화막 등의 산화막 계열의 박막이 사용된다. 상기 매립절연막(25)을 HDP 산화막으로 형성하는 경우 SiH4가스의 양을 1 ∼ 3sccm으로 조절하여 웨이퍼의 중심부(Ⅰ)에서의 증착량을 감소시켜 웨이퍼의 중심부(Ⅰ)와 가장자리(Ⅱ) 간에 단차를 형성한다. (도 2a 참조)
그 다음, 상기 매립산화막(25)을 상기 절연막패턴(23)을 식각방지막으로 사용하는 CMP공정으로 평탄화시켜 상기 트렌치를 매립시키는 소자분리절연막(26)을 형성한다. (도 2b 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 방법은, 웨이퍼의 중심부와 가장자리에서 식각량 및 연마량 차이가 나기 때문에 트렌치를 이용한 소자분리절연막 형성 공정에서 매립절연막의 증착 조건을 변경시켜 웨이퍼의 중심부에서의 매립절연막 증착 두께를 감소시킴으로써 후속 화학적 기계적 연마(chemicalmechanical polishing, CMP)공정 후 연마 균일도를 향상시켜 후속 공정을 용이하게 하는 이점이 있다.

Claims (3)

  1. 웨이퍼의 중심부와 가장자리에서의 깊이 차이를 갖는 트렌치를 이용한 소자분리절연막을 형성하는 반도체소자의 제조방법에 있어서,
    상기 트렌치를 매립하기 위한 매립절연막 형성공정 시 매립절연막의 증착조건을 변경시켜 웨이퍼의 중심부에서의 매립절연막의 두께가 웨이퍼의 가장자리에서의 매립절연막의 두께보다 얇게 형성시키는 공정을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 매립절연막은 HDP 산화막, PETEOS 산화막 등의 산화막 계열의 박막인 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 매립절연막으로 상기 HDP 산화막을 사용하는 경우 SiH4가스의 양을 1 ∼ 3sccm으로 하여 웨이퍼의 중심부에서의 증착 두께를 감소시키는 것을 특징으로 하는 반도체소자의 제조방법.
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KR100720999B1 (ko) * 2005-04-12 2007-05-23 조은판넬 주식회사 건축용 조립식 패널
KR100733593B1 (ko) * 2004-09-30 2007-07-03 유성근 강재와 콘크리트간의 반강절 연결재

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