KR100611122B1 - 스크레치 제거방법 및 이를 이용한 반도체 장치의패턴형성방법 - Google Patents

스크레치 제거방법 및 이를 이용한 반도체 장치의패턴형성방법 Download PDF

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Abstract

연마 패드를 사용한 연마로 생성되는 스크레치를 제거하는 방법 및 이를 이용한 반도체 장치의 패턴 형성 방법이 개시되어 있다. 연마 패드를 사용한 연마를 통하여 반도체 기판상에 형성한 피가공막의 표면을 평탄하게 형성한 다음 상기 피가공막 표면을 에치백하여 상기 피가공막을 연마할 때 상기 피가공막 표면에 생성된 스크레치를 제거한다. 패턴을 형성할 때는, 절연막을 하부 구조물이 형성된 반도체 기판상에 형성하고, 상기 절연막을 연마 패드로 연마하여 상기 절연막 표면을 평탄하게 형성한다. 상기 절연막 표면을 에치백하여 상기 절연막을 연마할 때 상기 절연막 표면에 생성된 스크레치를 제거한다. 상기 절연막의 소정 부위를 에칭하여 개구부를 갖는 절연막을 형성한다. 상기 에치백을 통하여 스크레치를 용이하게 제거할 수 있다.

Description

스크레치 제거 방법 및 이를 이용한 반도체 장치의 패턴 형성 방법{METHOD FOR REMOVING SCRATCH AND METHOD FOR FORMING PATTERN IN A SEMICONDUCTOR DEVICE USING THE REMOVING METHOD}
도 1은 반도체 장치의 제조에서 생성되는 스크레치를 설명하기 위한 단면도이다.
도 2a 및 도 2b는 종래의 반도체 장치의 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 스크레치 제거 방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4f는 본 발명의 실시예 1에 따른 반도체 장치의 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5f는 본 발명의 실시예 2에 따른 반도체 장치의 패턴 형성 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
10, 20, 30, 50 : 반도체 기판
12, 32, 52 : 하부 구조물
14, 34, 54, 54a, 57 : 절연막
16, 26, 36, 56 : 스크레치
16a : 불량 부위
18, 40 : 금속막
18a, 40a, 60a : 금속막 패턴
22 : 피가공막
38, 58a : 개구부
58 : 요부
본 발명은 스크레치 제거 방법 및 이를 이용한 반도체 장치의 패턴 형성 방법에 관한 것으로서, 보다 상세하게는 평탄화를 위한 연마로 생성되는 스크레치(scratch)를 제거하는 방법 및 이를 이용한 반도체 장치의 패턴 형성 방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 상기 반도체 장치의 집적도 향상을 위한 주요한 기술로서 미세 가공 기술에 대한 요구도 엄격해지고 있다.
상기 집적도 향상을 위한 미세 가공 기술 중의 하나가 평탄화 기술로서, 미세한 디자인룰(design rule)을 갖는 반도체 장치의 제조에서는 연마 패드를 사용하여 피가공막을 직접 연마하는 화학기계적 연마(chemical mechanical polishing : CMP)를 주로 수행하고 있다.
상기 화학기계적 연마는 Huynh et al.에게 허여된 미합중국 특허 제5,896,870호 및 Shimomura et al.에게 허여된 미합중국 특허 제5,922,620호에 개시되어 있다.
도 1은 반도체 장치의 제조에서 생성되는 스크레치를 설명하기 위한 단면도이다.
도 1을 참조하면, 하부 구조물(12)이 형성된 반도체 기판(10)상에 절연막(14)이 형성되어 있다. 상기 하부 구조물(12)은 폴리실리콘 라인(polysilicon line) 또는 게이트 전극 등을 포함한다. 그리고 상기 절연막(14) 표면에는 스크레치(16)가 생성되어 있다. 상기 스크레치(16)는 상기 반도체 기판(10)상에 절연막(14)을 형성한 다음 상기 절연막(14)을 평탄하게 형성하기 위하여 연마 패드를 사용하여 연마할 때 생성된다. 상기 스크레치(16)는 금속 배선 등으로 형성되는 금속막 패턴(도시되지 않음)의 브리지(bridge) 등을 유발하는 불량의 원인으로 작용한다.
도 2a 및 도 2b는 종래의 반도체 장치의 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 2a는 개구부 내면, 상기 개구부에 의해 노출된 저면 및 절연막(14)상에 연속적으로 금속막(18)을 형성하는 단계를 나타낸다. 구체적으로는, 하부 구조물(12)이 형성된 반도체 기판(10)상에 절연막(14)을 먼저 형성한다. 그리고 상기 절연막(14)을 연마 패드로 연마하여 상기 절연막(14) 표면을 평탄하게 한다. 이어서 상기 절연막(14)의 소정 부위를 에칭하여 개구부를 형성한 다음 개구부 내면, 상기 개구부에 의해 노출된 저면 및 절연막(14)상에 연속적으로 금속막(18)을 형성한다.
도 2b는 상기 개구부에 금속막(18)이 매립된 금속막 패턴(18a)을 형성하는 단계를 나타낸다. 구체적으로는, 상기 연속적으로 금속막(18)을 형성한 다음 상기 절연막(14) 표면이 노출되도록 화학기계적 연마와 같은 평탄화를 통하여 금속막(18)을 제거하여 금속막 패턴(18a)을 형성한다.
그러나 상기 절연막(14) 표면에는 금속막(18)을 구성하는 금속 물질이 잔류하는 불량 부위(16a)가 생성된다. 이는 상기 절연막(14)을 연마할 때 생성되는 스크레치에 기인한다. 즉, 상기 개구부 내면, 상기 개구부에 의해 노출된 저면 및 절연막(14)상에 연속적으로 금속막(18)을 형성할 때 상기 절연막(14) 표면에 생성된 스크레치에도 금속막(18)이 매립되기 때문이다. 상기 불량 부위(16a)는 상기 금속 배선 등으로 형성되는 금속막 패턴(18a)의 브리지 등을 유발한다.
이러한 금속막 패턴의 브리지 등의 유발은 반도체 장치의 신뢰도가 저하되는 문제점이 있다. 따라서, 상기 스크레치를 제거하기 위하여 다양한 방법들이 강구되고 있다. 이와 같은 스크레치의 제거 방법은 예를 들면, Moliner에게 허여된 미합중국 특허 제5,913,712호에 개시되어 있다. 상기 미합중국 특허 제5,913,712호에 의하면, 제1 연마 패드를 사용하는 제1 연마 단계와, 제2 연마 패드를 사용하는 제2 연마 단계를 포함하는데, 상기 제1 연마 패드보다 더 높은 압축율을 갖는 제2 연마 패드를 사용한 제2 연마 단계를 수행하여 상기 스크레치를 제거한다.
그러나 상술한 스크레치 제거 방법은 제1 연마 패드 및 제2 연마 패드가 구비된 장치를 사용하여야 하기 때문에 상기 장치를 별도로 구성해야 하는 단점이 있다.
본 발명의 제1 목적은, 피가공막을 연마할 때 생성되는 스크레치를 보다 용이하게 제거하기 위한 스크레치 제거 방법을 제공하는 데 있다.
본 발명의 제2 목적은, 스크레치로 인한 불량을 최소화하기 위한 반도체 장치의 패턴 형성 방법을 제공하는 데 있다.
상기 제1 목적을 달성하기 위한 본 발명의 스크레치 제거 방법은, 반도체 기판상에 형성한 피가공막을 연마 패드로 연마하여 상기 피가공막 표면을 평탄하게 형성하는 단계 및 상기 피가공막 표면을 에치백하여 상기 피가공막을 연마할 때 상기 피가공막 표면에 생성된 스크레치를 제거하는 단계를 포함한다.
화학기계적 연마의 연마 패드를 사용하여 피가공막을 연마할 때 상기 피가공막 표면에 생성되는 스크레치를 용이하게 제거할 수 있다. 따라서 스크레치가 제거되고, 표면이 평탄한 피가공막을 형성할 수 있다.
상기 제2 목적을 달성하기 위한 본 발명의 반도체 장치의 패턴 형성 방법은, 하부 구조물이 형성된 반도체 기판상에 절연막을 형성하는 단계와, 상기 절연막을 연마 패드로 연마하여 상기 절연막 표면을 평탄하게 형성하는 단계와, 상기 절연막 표면을 에치백하여 상기 절연막을 연마할 때 상기 절연막 표면에 생성된 스크레치를 제거하는 단계 및 상기 절연막의 소정 부위를 에칭하여 개구부를 갖는 절연막을 형성하는 단계를 포함한다.
그리고 상기 개구부를 갖는 절연막을 형성하는 단계 이전에 상기 절연막상에 상기 절연막과 동일한 물질로 구성되는 절연막을 더 형성하여 상기 에치백으로 인하여 감소된 두께를 보상하는 단계와, 상기 개구부를 갖는 절연막을 형성하는 단계 이후에 상기 개구부에 금속막을 매몰하는 단계를 더 포함할 수 있다.
상기 절연막과 같은 피가공막의 표면을 평탄하게 형성하기 위하여 연마 패드로 연마할 때 생성되는 스크레치를 제거함으로써 스크레치로 인한 불량의 발생을 최소화할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 스크레치 제거 방법을 설명하기 위한 단면도들이다.
도 3a는 반도체 기판(20) 상에 피가공막(22)을 형성하는 단계를 나타낸다. 여기서 상기 반도체 기판(20)상에는 반도체 장치를 구성하는 폴리실리콘 라인 또는 게이트 전극 등과 같은 하부 구조물이 형성될 수 있다, 그리고 상기 피가공막(22)은 산화물, 질화물 등으로 구성되는 절연막 또는 텅스텐, 알루미늄 등으로 구성되 는 금속막을 포함한다. 상기 피가공막(22)은 주로 화학기상증착 또는 물리기상증착 등을 수행하여 형성한다.
도 3b는 상기 피가공막(22) 표면에 스크레치(26)가 생성되는 단계를 나타낸다. 구체적으로는, 상기 피가공막(22)을 형성한 다음 상기 피가공막(22) 표면을 평탄하게 형성하기 위하여 화학기계적 연마의 연마 패드로 연마할 때 생성된다.
도 3c는 상기 스크레치(26)가 제거되고, 표면이 평탄한 피가공막(22)을 형성하는 단계를 나타낸다. 구체적으로는, 상기 피가공막(22) 표면을 에치백(etch back)하여 상기 스크레치(26)를 제거한다.
상기 에치백은 피가공막(22)을 구성하는 구성 물질에 따라 공정 조건을 달리하여 수행한다. 상기 피가공막(22)을 구성하는 구성 물질이 산화물인 경우에는 HF 용액 또는 CF4 가스, C2F6 가스 등을 사용하여 에치백하고, 질화막인 경우에는 H2SO4 용액 또는 CF4 가스, SF6 가스 등을 사용하여 에치백한다. 그리고 상기 피가공막을 구성하는 구성 물질이 알루미늄 또는 텅스텐인 경우에는 Cl2 가스 등을 사용하여 에치백한다. 그리고 상기 스크레치(26)의 크기 등에 따라 에칭율을 제어하면서 에치백한다.
즉, 본 실시예는 상기 피가공막(22)의 평탄화를 위한 화학기계적 연마의 수행시 상기 피가공막(22) 표면에 생성되는 스크레치(26)를 에치백을 통하여 제거한다.
따라서, 피가공막 표면에 생성되는 스크레치로 인하여 후속되는 공정의 수행 시 생성되는 불량 부위를 사전에 제거할 수 있다.
실시예 1
도 4a 내지 도 4f는 본 발명의 실시예 1에 따른 반도체 장치의 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 4a는 하부 구조물(32)이 형성된 반도체 기판(30)상에 절연막(34)을 형성하는 단계를 나타낸다. 상기 하부 구조물(32)은 폴리실리콘 라인 또는 게이트 전극 등을 포함한다. 상기 절연막(34)은 산화물로 구성되는 산화막 또는 질화물로 구성되는 질화막 등을 포함한다. 그리고 상기 절연막(34)은 화학기상증착 등을 수행하여 형성한다.
도 4b는 상기 절연막(34) 표면을 평탄하게 형성하는 단계를 나타낸다. 그러나 상기 절연막(34) 표면을 평탄하게 형성할 때 상기 절연막(34) 표면에는 스크레치(36)가 생성된다. 이는 상기 절연막(34) 표면을 평탄하게 형성하기 위하여 상기 절연막(34) 표면에 면접하는 화학기계적 연마의 연마 패드에 기인한다.
도 4c는 상기 스크레치(36)가 제거되고, 표면이 평탄한 절연막(34)을 형성하는 단계를 나타낸다. 구체적으로는, 상기 절연막(34) 표면을 에치백하여 형성한다.
상기 절연막(34)을 구성하는 구성 물질이 산화물인 경우에는 HF 용액 또는 CF4 가스, C2F6 가스 등을 사용하여 에치백하고, 질화막인 경우에는 H2SO4 용액 또는 CF4 가스, SF6 가스 등을 사용하여 에치백한다. 이때 상기 스크레치(36)의 크기 등에 따라 에칭율을 제어하면서 에치백한다. 이에 따라 상기 절연막(34) 표면에 생성 된 스크레치(36)가 제거된다. 상기 스크레치(34)를 제거함으로써 후속되는 공정의 수행시 생성되는 불량 부위를 사전에 제거한다.
도 4d는 개구부(38)를 갖는 절연막(34)을 형성하는 단계를 나타낸다. 구체적으로는, 상기 개구부(38)는 상기 절연막(34)의 소정 부위를 에칭하여 형성하는데, 주로 포토레지스트 패턴(도시되지 않음)을 마스크로 사용하는 사진식각공정을 통하여 형성한다. 여기서 상기 개구부(38)는 주로 반도체 기판(30) 또는 하부 구조물(32) 등과 금속 배선과의 전기적 연결을 위한 통로로 사용된다. 그리고 상기 개구부(38)에 의해 노출되는 저면은 반도체 기판(30) 또는 하부 구조물(32)의 표면이다.
도 4e는 상기 개구부(38) 내면, 상기 개구부(38)에 의해 노출된 저면 및 절연막(34)상에 연속적으로 금속막(40)을 형성하는 단계를 나타낸다. 구체적으로, 상기 금속막(40)은 물리기상증착 또는 화학기상증착 등을 통하여 형성한다. 그리고 상기 금속막(40)은 주로 텅스텐으로 구성되는데, 이는 상기 개구부(38)에 매립되는 매립 특성을 고려하기 때문이다.
도 4f는 상기 개구부(38) 내면에 상기 금속막(40)을 구성하는 금속 물질이 매립된 금속막 패턴(40a)을 형성하는 단계를 나타낸다. 구체적으로, 상기 금속막 패턴(40a)은 상기 연속적으로 형성한 금속막(40)을 연마 패드 등을 사용하여 연마하여 형성한다. 즉, 상기 금속막(40)을 상기 절연막(34) 표면이 노출되는 지점까지로 연마하여 형성한다. 그리고 상기 연마 패드를 사용한 연마외에도 상기 절연막(34)과 금속막(40)의 식각비를 사용한 에치백을 수행하여 형성할 수도 있다.
본 실시예서는 상기 절연막 표면에 연마로 인하여 생성된 스크레치를 에치백을 통하여 제거함으로써 상기 스크레치로 인한 불량 부위의 생성을 사전에 방지한다. 즉, 상기 절연막 표면에 금속막을 구성하는 금속 물질이 잔류할 수 있는 스크레치와 같은 불량 요소를 사전에 제거하기 때문이다. 이에 따라 금속막 패턴의 브리지 등과 같은 불량의 발생을 최소화할 수 있다.
그리고 상기 금속막을 연마할 때 생성될 수 있는 스크레치(도시되지 않음) 또한 본 실시예의 에치백을 적용하여 제거할 수 있다.
실시예 2
도 5a 내지 도 5f는 본 발명의 실시예 2에 따른 반도체 장치의 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 5a는 하부 구조물(52)이 형성된 반도체 기판(50)상에 절연막(54)을 형성하는 단계를 나타낸다. 상기 하부 구조물(52)은 폴리실리콘 라인 또는 게이트 전극 등을 포함한다. 상기 절연막(54)은 산화물로 구성되는 산화막 또는 질화물로 구성되는 질화막 등을 포함한다. 그리고 상기 절연막(54)은 화학기상증착 등을 수행하여 형성한다.
그러나 상기 절연막(54) 표면에는 스크레치(56)가 생성되는데, 이는 상기 반도체 기판(50)상에 절연막(54)을 형성한 다음 상기 절연막(54)을 평탄하게 형성하기 위하여 연마 패드를 사용하여 연마할 때 생성된다.
도 5b는 상기 스크레치(56)가 제거되고, 표면이 평탄한 절연막(54)을 형성하는 단계를 나타낸다. 구체적으로, 상기 스크레치(56)가 생성된 절연막(54) 표면을 에치백하여 형성한다.
상기 절연막(54)을 구성하는 구성 물질이 산화물인 경우에는 HF 용액 또는 CF4 가스, C2F6 가스 등을 사용하여 에치백하고, 질화막인 경우에는 H2SO4 용액 또는 CF4 가스, SF6 가스 등을 사용하여 에치백한다. 이때 상기 스크레치(56)의 크기 등에 따라 에칭율을 제어하면서 에치백한다. 이에 따라 상기 절연막(54) 표면에 생성된 스크레치(56)가 제거된다. 상기 스크레치(56)를 제거함으로써 후속되는 공정의 수행시 생성되는 불량 부위를 사전에 제거한다.
도 5c는 상기 스크레치(56)가 제거된 절연막(54)상에 상기 절연막(54)을 구성하는 구성 물질과 동일한 물질로 구성되는 보상 절연막(54a)을 형성하는 단계를 나타낸다. 여기서 전체적인 절연막(57)의 구성은 스크레치가 제거된 절연막(54) 및 보상 절연막(54a)으로 이루어진다. 이는 상기 에치백으로 인하여 이전에 형성한 절연막(54)이 제거된 부분을 보상하기 위함이다. 즉, 스크레치(56)를 제거하기 이전의 절연막(54) 두께와 동일한 두께로 형성하기 위하여 상기 스크레치(56)가 제거된 절연막(54)상에 상기 보상 절연막(54a)을 형성하는 것이다. 여기서 상기 스크레치(56)가 제거된 절연막(54) 표면이 평탄하게 형성되어 있기 때문에 상기 절연막(54)상에 보상 절연막(54a)을 형성하여도 상기 보상 절연막(54a) 표면은 평탄하게 형성된다.
도면으로는 개시하지 않지만, 상기 절연막 표면에 스크레치가 생성되어 있을 경우에는 상기 스크레치가 형성된 부위에 형성하는 보상 절연막 표면은 평탄하게 형성되지 않을 수도 있다.
도 5d는 상기 절연막(57)의 소정 부위에 요부(58)를 형성하는 단계를 나타낸다. 구체적으로, 상기 요부(58)는 최근의 미세한 디자인룰을 갖는 반도체 장치의 제조에서 주로 사용되는 다마신(damascene) 기술로 형성한다. 즉, 최근의 디자인룰에서는 콘택 입구 등의 크기가 미세하기 때문에 상기 요부(58)의 형성을 통하여 상기 콘택 입구를 확장하기 위해서 개발된 기술이다.
도 5e는 상기 전체적 절연막(57)의 요부(58)가 형성된 부위에 상기 요부(58)와 연결되는 개구부(58a)를 형성하는 단계를 나타낸다. 구체적으로, 상기 개구부(58a)에 의해 노출되는 저면은 반도체 기판(50) 또는 하부 구조물(52a)의 표면이다. 상기 개구부(58a)는 주로 포토레지스트 패턴(도시되지 않음)을 마스크로 사용하는 사진식각공정을 통하여 형성한다. 이와 같이 요부(58)와 연결되는 개구부(58a)는 주로 반도체 기판(50) 또는 하부 구조물(52) 등과 금속 배선과의 전기적 연결을 위한 통로로 사용된다.
상기 요부(58)와 연결되는 개구부(58a)를 갖는 예는 Fournier에게 허여된 미합중국 특허 제6,008,119호에 개시되어 있다.
도 5f는 상기 요부(58) 및 개구부(58a)에 금속 물질이 매립된 금속막 패턴(60a)을 형성하는 단계를 나타낸다. 구체적으로, 상기 금속막 패턴(60a)은 상기 요부(58) 내면, 개구부(58a) 내면, 상기 개구부(58a)에 의해 노출된 저면 및 절연막(57)상에 연속적으로 금속막(도시되지 않음)을 형성한 다음 상기 연속적으로 형성한 금속막을 연마 패드 등을 사용하여 연마하여 형성한다. 즉, 상기 연속적으 로 형성한 금속막을 상기 절연막(54) 표면이 노출되는 지점까지로 연마하여 형성한다. 그리고 상기 연마 패드를 사용한 연마외에도 상기 절연막과 금속막의 식각비를 사용한 에치백을 수행하여 형성할 수도 있다. 상기 금속막 패턴(60a)은 주로 텅스텐으로 구성되는데, 이는 상기 개구부(58a)에 매립되는 매립 특성을 고려하기 때문이다.
본 실시예서는 상기 연마 패드로 연마가 이루어지는 절연막 표면에 생성된 스크레치를 에치백을 통하여 제거함으로써 상기 스크레치로 인한 불량 부위의 생성을 사전에 방지한다. 즉, 상기 절연막 표면에 금속막을 구성하는 금속 물질이 잔류할 수 있는 스크레치와 같은 불량 요소를 사전에 제거하기 때문이다. 이에 따라 금속막 패턴의 브리지 등과 같은 불량의 발생을 최소화할 수 있다.
그리고 상기 금속막을 연마할 때 생성될 수 있는 스크레치 또한 본 실시예의 에치백을 적용하여 제거할 수 있다.
따라서, 본 발명에 의하면 스크레치로 인한 불량 부위를 사전에 제거함으로써 스크레치에 금속 물질이 잔류하여 발생하는 금속막 패턴의 브리지 등과 같은 불량을 최소화시킬 수 있다. 이에 따라 반도체 장치의 신뢰도가 향상되는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있 음을 이해할 수 있을 것이다.

Claims (3)

  1. 삭제
  2. 하부 구조물이 형성된 반도체 기판상에 절연막을 형성하는 단계;
    상기 절연막을 연마 패드로 연마하여 상기 절연막 표면을 평탄하게 형성하는 단계;
    상기 절연막 표면을 에치백하여 상기 절연막을 연마할 때 상기 피가공막 표면에 생성된 스크레치를 제거하는 단계;
    상기 에치백에 의해 감소된 두께를 보상하기 위하여 상기 절연막 상에 상기 절연막과 동일한 물질의 보상 절연막을 형성하는 단계;
    상기 절연막 및 보상 절연막의 소정 부위를 에칭하여 개구부를 갖는 절연막을 형성하는 단계; 및
    상기 개구부에 금속막을 매몰하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법.
  3. 삭제
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