KR100664788B1 - 반도체 소자의 금속막 평탄화 방법 - Google Patents

Abstract

본 발명은 식각 정지막을 식각 종말점으로 이용하는 2단의 절연 산화막 CMP 공정을 통해 콘택 플러그 형성 과정에서의 과도 CMP를 방지할 수 있도록 한다는 것으로, 이를 위하여 본 발명은, 절연 산화막을 선택 제거하여 콘택 플러그 영역을 정의한 후 절연 산화막 CMP를 실시하여 콘택 플러그를 형성하는 종래 방법과는 달리, 반도체 기판 상에 1차 층간 절연막, 식각 정지막 및 2차 층간 절연막을 순차 형성하고, 1차 CMP를 통해 2차 층간 절연막 위에 있는 금속 물질을 제거하고, 다시 식각 정지막을 식각 종말점으로 하는 2차 CMP를 통해 2차 층간 절연막을 제거하는 일련의 공정을 통해, 반도체 기판 상에 금속 물질로 매립된 콘택 플러그를 형성함으로서, 과도 CMP의 방지를 통해 웨이퍼의 손실 및 결함을 줄일 수 있을 뿐만 아니라 반도체 소자의 수율을 향상시킬 수 있는 것이다.

콘택 플러그, 금속막, 평탄화

Description

반도체 소자의 금속막 평탄화 방법{METHOD FOR PLANARIZING METAL LAYER OF SEMICONDUCTOR DEVICE}

도 1a 내지 1c는 종래 방법에 따라 반도체 소자의 금속막을 평탄화하는 주요 공정을 순차 도시한 공정 순서도,

도 2a 내지 2e는 본 발명의 바람직한 실시 예에 따라 반도체 소자의 금속막을 평탄화하는 주요 공정을 순차 도시한 공정 순서도.

＜도면의 주요부분에 대한 부호의 설명＞

202 : 반도체 기판 204 : 게이트 전극 구조

206 : 1차 층간 절연막 208 : 식각 정지막

210 : 2차 층간 절연막 212 : 콘택 플러그 영역

214 : 배리어 메탈 216 : 금속막

218 : 콘택 플러그

본 발명은 반도체 소자를 제조하는 기법에 관한 것으로, 더욱 상세하게는 금속 배선을 위한 콘택 플러그를 형성하는데 적합한 반도체 소자의 금속막 평탄화 방 법에 관한 것이다.

근래 들어, 반도체 소조가 고성능화, 고집적화, 초 LSI의 고밀도화로 진행되면서 디바이스의 구조가 다층화되고, 또한 표면의 요철이 커지는 경향이 있으며, 또한 표면의 단차가 커지면서 노광시에 표면의 초점심도에 제한이 따르게 되어 미세한 선폭의 집적화가 곤란해지고 있다. 따라서, 초 LSI의 제조를 위해서는 평탄화가 필연적으로 대두되고 있는 실정이다.

잘 알려진 바와 같이, 소자를 형성한 반도체 기판 위를 평탄화하는 기법인 도포 글라스법, 즉 SOG(spin on glass), 평탄성이 우수한 절연막을 형성하는 리플로우(reflow)나 레지스트 에치백과 같은 순수한 화학적 방법으로는 칩 크기 정도의 평탄화 효과 외에, 예컨대 0.35㎛ 이하의 배선 폭을 요구하는 디바이스로의 적용시 다층 배선의 층간 절연막을 서브 미크론 이하의 평탄도로 얻는 것이 기술적으로 곤란하다.

따라서, 글로벌한 평탄화가 가능한 기술로서 기계적 연마와 동시에 화학적 연마를 행하는 CMP 기술이 개발되어 사용되고 있다. 이러한 CMP 공정은 슬러리와 패드의 마찰력을 이용하여 웨이퍼의 표면을 물리적으로 가공하기 때문에 슬러리와 패드의 영향이 매우 크다.

일반적으로, 금속 CMP는 텅스텐(W) CMP와 알루미늄(Al) 및 구리(Cu) CMP로 나누어지는데, 여기에서 본 발명에 관련되는 텅스텐 플러그 CMP는 알루미나 슬러리와 산화제로 연마를 수행한다.

도 1a 내지 1c는 종래 방법에 따라 반도체 소자의 금속막(콘택 플러그)을 평 탄화하는 주요 공정을 순차 도시한 공정 순서도이다.

도 1a를 참조하면, 증착 공정을 실시함으로써, 게이트 산화막과 게이트 전극으로 된 게이트 전극 구조(104)가 형성된 반도체 기판(102) 상에 수천 Å의 층간 절연막(106), 즉 절연 산화막을 형성한다. 여기에서, 게이트 전극 구조를 형성하는 일련의 과정들은, 이미 이 기술분야에 널리 알려진 공지이므로, 명세서의 간결화를 위해 여기에서의 상세한 설명은 생략한다.

다음에, 포토레지스트 공정 등을 실시하여 플러그 콘택 마스크, 예컨대 질화막 등의 하드 마스크와 포토레지스트 물질로 된 플러그 콘택 마스크(도시 생략)를 층간 절연막(106) 상에 형성하고, 이 플러그 콘택 마스크를 식각 장벽으로 하는 식각 공정을 실시하여 층간 절연막(106)의 일부를 선택 제거함으로써, 일 예로서 도 1b에 도시된 바와 같이, 반도체 기판(102)의 상부 일부를 선택적으로 노출시키는 콘택 플러그 영역(108)을 형성한다. 이후, 스트리핑 공정을 실시하여 잔류하는 플러그 콘택 마스크를 제거한다.

이어서, 순차적인 증착 공정을 실시하여, 박막의 배리어 메탈 물질을 반도체 기판(102) 전면에 증착하고, 콘택 플러그 영역(108)을 완전히 매립하는 형태로 금속 물질(예컨대, 텅스텐)을 반도체 기판(102)의 전면에 두껍게 증착하며, 이후 전면 평탄화 식각을 위한 CMP 공정을 실시하여 층간 절연막(106) 위에 있는 금속 물질을 제거함으로써, 일 예로서 도 1c에 도시된 바와 같이, 콘택 플러그 영역(108)이 배리어 메탈 물질(110)과 금속 물질로 매립(갭필)되는 콘택 플러그(금속막)(112)를 완성한다. 즉, 층간 절연막(106)의 노출을 식각 종말점으로 하는 CMP 공 정을 실시하여 내부가 베리어 메탈 물질(110)과 금속 물질로 갭필되는 콘택 플러그(112)를 반도체 기판(102) 상에 형성한다. 이때, CMP 공정에서는 알루미나 슬러리와 산화제를 이용한다.

한편, 종래 방법에서는 CMP 공정에서 산화제를 사용하기 때문에 텅스텐 플러그와 절연 산화막의 선택비가 상당히 높다. 따라서, 종래 방법에서는 CMP 공정을 실시하게 되면, 절연 산화막 사이에 있는 텅스텐 플러그가 움푹 들어가는 리세스(recess), 일 예로서 도 1c에서 참조부호 A로서 표시한 바와 같은 리세스가 발생하게 되는 문제가 있으며, 이러한 문제는 결국 반도체 소자의 특성 열화를 야기시키는 문제점을 유발시킨다.

이와 같이 텅스텐 플러그가 움푹 들어가는 리세스 현상을 방지하기 위하여 절연 산화막 CMP를 실시하는 것을 고려해 볼 수도 있겠으나, 절연 산화막 CMP의 경우 연마량이 미세하기 때문에 연마 조건이 확실치 않거나 혹은 연마 시간이 최적화되지 않을 경우 과도한 CMP가 발생하게 되는 문제가 있으며, 이러한 문제는 결국 반도체 소자의 수율 및 결함 발생에 큰 영향을 미치게 되는 문제점을 유발시킨다.

따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 식각 정지막을 식각 종말점으로 이용하는 2단의 절연 산화막 CMP 공정을 통해 콘택 플러그 형성 과정에서의 과도 CMP를 방지할 수 있는 반도체 소자의 금속막 평탄화 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 게이트 전극 구조가 형성된 반도체 기판 상에 콘택 플러그를 형성하는 반도체 소자의 금속막을 평탄화하는 방법으로서, 상기 반도체 기판 상에 후막의 1차 층간 절연막, 식각 정지막 및 2차 층간 절연막을 순차 형성하는 과정과, 선택적인 식각 공정을 실시하여 상기 2차 층간 절연막, 식각 정지막 및 1차 층간 절연막의 일부를 순차 제거함으로써, 상기 반도체 기판의 상부 일부를 노출시키는 콘택 플러그 영역을 형성하는 과정과, 상기 반도체 기판의 전면에 상기 콘택 플러그 영역을 완전히 매립하는 형태로 금속 물질을 형성하는 과정과, 상기 2차 층간 절연막의 상부가 노출될 때까지 1차 CMP 공정을 실시하여 상기 금속 물질을 평탄하게 제거하는 과정과, 상기 식각 정지막의 상부가 노출될 때까지 2차 CMP 공정을 실시하여 상기 2차 층간 절연막을 제거함으로써, 콘택 플러그를 완성하는 과정을 포함하는 반도체 소자의 금속막 평탄화 방법을 제공한다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.

본 발명의 핵심 기술은, 절연 산화막을 선택 제거하여 콘택 플러그 영역을 정의한 후 절연 산화막 CMP를 실시하여 콘택 플러그를 형성하는 전술한 종래 방법과는 달리, 반도체 기판 상에 1차 층간 절연막, 식각 정지막 및 2차 층간 절연막을 순차 형성하고, 1차 CMP를 통해 2차 층간 절연막 위에 있는 금속 물질을 제거하고, 다시 식각 정지막을 식각 종말점으로 하는 2차 CMP를 통해 2차 층간 절연막을 제거함으로써, 반도체 기판 상에 금속 물질로 매립된 콘택 플러그를 형성한다는 것으 로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.

도 2a 내지 2e는 본 발명의 바람직한 실시 예에 따라 반도체 소자의 금속막을 평탄화하는 주요 공정을 순차 도시한 공정 순서도이다.

도 2a를 참조하면, 임의의 공정 조건을 갖는 증착 공정을 순차 실시함으로써, 게이트 산화막과 게이트 전극으로 된 게이트 전극 구조(204)가 형성된 반도체 기판(202) 상에 1차 층간 절연막(206), 식각 정지막(208) 및 2차 층간 절연막(210)을 순차 형성한다.

여기에서, 1차 층간 절연막(206)은 절연 산화막인 것으로, 예를 들면 BPSG, USG, FSG, TEOS 등을 이용할 수 있고, 그 두께 범위는 대략 5000 내지 6000Å 정도로 할 수 있으며, 식각 정지막(208)은, 예컨대 나이트라이드막 등인 것으로, 그 두께 범위는 대략 300 내지 700Å 정도로 할 수 있다.

이때, 비록 도면에서의 도시는 생략하였으나, 본 발명은 1차 층간 절연막(206)을 증착한 후, CMP 등과 같은 전면 평탄화 식각 공정을 실시하여 1차 층간 절연막(206)을 평탄하게 한 후에 후속하는 증착 공정을 통해 식각 정지막(208)과 2차 층간 절연막(210)을 형성하도록 할 수 있음은 물론이다. 이것은 1차 층간 절연막(206)을 증착할 때 게이트 전극 구조(204) 등에 의해 그 상부에서 평탄도가 저하되는 것을 방지하기 위해서이다.

다음에, 포토레지스트 공정 등을 실시하여 플러그 콘택 마스크, 예컨대 질화막 등의 하드 마스크와 포토레지스트 물질로 된 플러그 콘택 마스크(도시 생략)를 2차 층간 절연막(210) 상에 형성하고, 이 플러그 콘택 마스크를 식각 장벽층으로 하는 선택적인 식각 공정을 실시하여 2차 층간 절연막(210), 식각 정지막(208) 및 1차 층간 절연막(206)의 일부를 선택 제거함으로써, 일 예로서 도 2b에 도시된 바와 같이, 반도체 기판(202)의 상부 일부를 선택적으로 노출시키는 콘택 플러그 영역(212)을 형성한다. 이후, 스트리핑 공정을 실시하여 잔류하는 플러그 콘택 마스크를 제거한다.

이어서, 순차적인 증착 공정을 실시함으로써, 일 예로서 도 2c에 도시된 바와 같이, 박막의 배리어 메탈 물질(214a)을 콘택 플러그 영역(212)이 형성된 반도체 기판(202)의 전면에 증착하고, 다시 콘택 플러그 영역(212)을 완전히 매립하는 형태로 금속 물질(예컨대, 텅스텐)(216a)을 반도체 기판(202)의 전면에 두껍게 증착한다.

다시, 1차의 CMP 공정을 실시하여 2차 층간 절연막(210) 상에 있는 금속 물질(216a)과 배리어 메탈 물질(214a)을 평탄하게 제거함으로써, 일 예로서 도 2d에 도시된 바와 같이, 2차 층간 절연막(210)의 상부를 노출시킨다. 이때, 배리어 메탈 물질(214a)과 금속 물질(216a)은 식각 선택비의 차이에 의해 식각 정지막(208)의 상부에 근접하는 정도까지 식각된다.

마지막으로, 2차의 CMP 공정을 통해 2차 층간 절연막(210)을 완전히 제거하여 식각 정지막(208)의 상부를 노출시킴으로서, 일 예로서 도 2e에 도시된 바와 같이, 배리어 메탈(214)과 금속막(216)으로 된 콘택 플러그(218)를 완성한다. 즉, 본 발명에서는 식각 정지막(208)의 상부 노출을 식각 종말점으로 하는 2차 CMP 공정을 통해 배리어 메탈(214)과 금속막(216)으로 된 콘택 플러그(218)를 반도체 기판(202) 상에 형성한다.

이상의 설명에서는 본 발명의 바람직한 실시 예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 것을 쉽게 알 수 있을 것이다.

이상 설명한 바와 같이 본 발명에 따르면, 절연 산화막을 선택 제거하여 콘택 플러그 영역을 정의한 후 절연 산화막 CMP를 실시하여 콘택 플러그를 형성하는 전술한 종래 방법과는 달리, 반도체 기판 상에 1차 층간 절연막, 식각 정지막 및 2차 층간 절연막을 순차 형성하고, 1차 CMP를 통해 2차 층간 절연막 위에 있는 금속 물질을 제거하고, 다시 식각 정지막을 식각 종말점으로 하는 2차 CMP를 통해 2차 층간 절연막을 제거하는 일련의 공정을 통해, 반도체 기판 상에 금속 물질로 매립된 콘택 플러그를 형성함으로서, 과도 CMP의 방지를 통해 웨이퍼의 손실 및 결함을 줄일 수 있을 뿐만 아니라 반도체 소자의 수율을 향상시킬 수 있다.

Claims (7)

1. 게이트 전극 구조가 형성된 반도체 기판 상에 콘택 플러그를 형성하는 반도체 소자의 금속막을 평탄화하는 방법으로서,

   상기 반도체 기판 상에 후막의 1차 층간 절연막, 식각 정지막 및 2차 층간 절연막을 순차 형성하는 과정과,

   선택적인 식각 공정을 실시하여 상기 2차 층간 절연막, 식각 정지막 및 1차 층간 절연막의 일부를 순차 제거함으로써, 상기 반도체 기판의 상부 일부를 노출시키는 콘택 플러그 영역을 형성하는 과정과,

   상기 반도체 기판의 전면에 상기 콘택 플러그 영역을 완전히 매립하는 형태로 금속 물질을 형성하는 과정과,

   상기 2차 층간 절연막의 상부가 노출될 때까지 1차 CMP 공정을 실시하여 상기 금속 물질을 평탄하게 제거하는 과정과,

   상기 식각 정지막의 상부가 노출될 때까지 2차 CMP 공정을 실시하여 상기 2차 층간 절연막을 제거함으로써, 콘택 플러그를 완성하는 과정

   을 포함하는 반도체 소자의 금속막 평탄화 방법.
2. 제 1 항에 있어서,

   상기 방법은, 상기 1차 층간 절연막을 형성한 후 상기 식각 정지막을 형성하기 전에 상기 1차 층간 절연막을 평탄화시키는 과정을 더 포함하는 것을 특징으로 하는 반도체 소자의 금속막 평탄화 방법.
3. 제 2 항에 있어서,

   상기 1차 층간 절연막의 평탄화는, CMP 공정으로 수행되는 것을 특징으로 하는 반도체 소자의 금속막 평탄화 방법.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 1차 층간 절연막은, BPSG, USG, FSG, TEOS 중 어느 하나인 것을 특징으로 하는 반도체 소자의 금속막 평탄화 방법.
5. 제 4 항에 있어서,

   상기 1차 층간 절연막은, 5000 내지 6000Å의 두께 범위인 것을 특징으로 하는 반도체 소자의 금속막 평탄화 방법.
6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   상기 식각 정지막은, 나이트라이드막인 것을 특징으로 하는 반도체 소자의 금속막 평탄화 방법.
7. 제 6 항에 있어서,

   상기 식각 정지막은, 300 내지 700Å의 두께 범위인 것을 특징으로 하는 반 도체 소자의 금속막 평탄화 방법.

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