KR100833424B1 - 반도체 메모리 소자의 금속배선 제조방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자의 금속배선 제조방법에 관한 것으로, 반도체 기판 상부의 제 1 층간 절연막에 다마신 구조의 플러그를 형성하는 단계, 결과물 상부에 베리어 메탈막, 메탈막 및 반사 방지막을 순차적으로 형성하는 단계, 반사 방지막, 메탈막 및 베리어 메탈막을 소정의 패턴을 사용하여 식각하는 단계 및 메탈막의 측벽에 절연막을 형성하는 단계를 포함하고, 메탈막을 보호하는 스페이서층을 형성하여 식각 공정시 알루미늄 손실을 방지함으로써 플러그 프로파일을 개선하고 후속 갭필 공정시 보이드 발생을 방지할 수 있다.
반도체 메모리 소자, 금속배선, 알루미늄, 스페이서

Description

반도체 메모리 소자의 금속배선 제조방법{Method for manufacturing a metal wire in semiconductor memory device}
도 1 내지 도 6은 본 발명의 반도체 메모리 소자의 금속배선 제조방법을 순차적으로 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 하부층
103 : 제 1 층간 절연막 104 : 플러그
105 : 베리어 메탈막 106 : 메탈층
107 : 반사 방지막 108 : 제 1 질화막
109 : 카본막 110 : 제 2 질화막
111 : 포토 레지스트 패턴 112 : 절연막
113 : 제 2 층간 절연막
본 발명은 반도체 메모리 소자에 관한 것으로 특히, 반도체 메모리 소자의 금속배선 제조방법에 관한 것이다.
플래쉬 메모리 소자의 금속배선 형성 방법으로 텅스텐(W)을 플러그로 사용하는 다마신 구조 형성 방법이 사용되어 왔다. 소자의 집적도가 커짐에 따라 디자인 룰(design rule)이 감소되고 이에 따라, 라인을 형성하는 패턴간의 공간이 줄어들어서 캐패시턴스(capacitance) 값 확보에 어려움이 발생한다. 캐패시턴스 문제를 해결하기 위해서는 계면접합 공정에서 메탈(metal)층의 높이를 낮추어 캐패시턴스 값을 줄여주어야 한다. 하지만, 낮아진 메탈층의 높이로 인해 저항값이 증가하게 된다. 따라서, 메탈층의 높이를 줄여 캐패시턴스 값을 확보하면서 저항값의 변화를 주지 않기 위해서는 낮은 비저항 특성을 가진 물질을 계면에 형성하면 된다. 낮은 비저항 특성을 지닌 물질로는 로직(logic)에서 사용중인 구리(Cu) 또는 와이어(wire) 물질로 사용중인 알루미늄(Al) 등이 있다. 하지만, 텅스텐 다마신 공정과 같이 후속 평탄화공정(CMP)의 슬러리(slurry) 문제로 인하여 알루미늄을 사용하기가 어렵다.
이에 대한 방안으로 알루미늄 형성 후 RIE(reactive ion etching) 방식을 사용하여 패턴 형성을 시도하고 있다. 이러한 알루미늄 RIE 방식은 베리어메탈막 형성 후 알루미늄 및 반사방지막이 순차적으로 적층되는 방식으로 형성된다. 그러나, 상기 방식은 후속 식각 공정에서 물질에 따른 식각 비율차이 또는 과도 식각으로 인하여 알루미늄 메탈층의 측벽 손상을 유발한다. 또한, 측벽 손상으로 인해 유전물질 형성시 보이드(void)가 발생하여 신뢰도가 떨어진다.
따라서, 본 발명은 메탈막을 보호하는 스페이서층을 형성함으로써 식각 공정시 메탈막의 손실을 방지할 수 있는 반도체 메모리 소자의 금속배선 제조방법을 제공하는 데 있다.
본 발명은 반도체 메모리 소자의 금속배선 제조방법에 대한 것으로, 반도체 기판 상부의 제 1 층간 절연막에 다마신 구조의 플러그를 형성하는 단계, 결과물 상부에 베리어 메탈막, 메탈막 및 반사 방지막을 순차적으로 형성하는 단계, 반사 방지막, 메탈막 및 베리어 메탈막을 소정의 패턴을 사용하여 식각하는 단계 및 메탈막의 측벽에 절연막을 형성하는 단계를 포함하는 반도체 메모리 소자의 금속배선 제조방법을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 6은 본 발명의 반도체 메모리 소자의 금속배선 제조방법을 순 차적으로 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(101) 상부에 게이트 등을 포함하는 하부층(102)을 형성한다. 하부층(102) 상부에 제 1 층간 절연막(103)을 형성하고, 다마신 구조의 플러그(104)를 형성한다. 전체구조 상부에 베리어 메탈막(105), 메탈층(106) 및 반사 방지막(107)을 순차적으로 형성한다. 베리어 메탈막(105)은 스퍼터(sputtering) 방식으로 형성하고, 형성 물질은 Ti 및 TiN을 사용한다. 금속배선을 위한 메탈층(106) 물질은 알루미늄(Al)을 사용하여 형성한다. 반사 방지막(107) 형성 물질은 Ti 및 TiN을 사용하여 인시추(in-situ)로 형성한다.
도 2를 참조하면, 반사 방지막(107) 상부에 제 1 질화막(108), α-카본막(109), 제 2 질화막(110) 및 포토 레지스트 패턴(111)을 순차적으로 형성한다. 제 1 및 제 2 질화막(108 및 110) 형성 물질은 SiON을 사용하여 형성한다. 포토레지스트 패턴(111)에 따라 식각 공정을 실시한다.
도 3을 참조하면, 소정의 식각 공정을 통해 베리어 메탈 패턴(105a) 까지 형성하고, 제 1 질화막(108), 카본막(109), 제 2 질화막(110) 및 포토 레지스트 패턴(111)을 제거한다.
도 4를 참조하면, 전체구조의 표면을 따라 절연막(112)을 형성한다. 절연막(112) 형성 물질은 질화막 또는 산화막을 사용하여 형성할 수 있다. 두께는 20 내지 200Å으로 형성하는 것이 바람직하다.
도 5를 참조하면, 패턴간 브릿지(bridge) 현상을 방지하기 위해 절연막(112)을 식각 하는데 패턴 측벽에 스페이서용으로 절연막(112a)을 남긴다. 이때, 제1 층간 절연막(103)이 드러나도록 오버식각(over etching) 공정을 실시하는 것이 바람직하며, 식각되는 깊이는 50Å 내지 500Å 가 되도록 하는 것이 바람직하다.
도 6을 참조하면, 전체구조 상부에 제 2 층간 절연막(113)을 형성하는 갭필(gap-fill) 공정을 실시한다. 제 2 층간 절연막(113)은 HDP(high density plasma) 산화막으로 형성할 수 있다. 특히, 제 2 층간 절연막(113)을 형성하는 공정 시, 잔류된 절연막(112a)이 메탈층 패턴(106a)의 측벽을 보호하므로 플라즈마(plasma)로 인한 금속배선의 저항증가를 억제할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 메모리 소자의 금속배선 제조방법은 메탈막을 보호하는 스페이서층을 형성하여 식각 공정시 메탈막의 손실을 방지함으로써 금속배선 프로파일을 개선하고 후속 갭필 공정시 보이드 발생을 방지할 수 있다.

Claims (7)

  1. 하부 구조가 형성된 반도체 기판이 제공되는 단계;
    상기 하부 구조의 상부에 베리어 메탈막, 메탈막 및 반사 방지막을 형성하는 단계;
    상기 반사 방지막, 메탈막 및 베리어 메탈막을 패터닝하는 단계;
    패터닝된 상기 메탈막의 측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서가 형성된 상기 반도체 기판의 상부에 층간 절연막을 형성하는 단계를 포함하는 반도체 메모리 소자의 금속배선 제조방법.
  2. 제 1 항에 있어서,
    상기 베리어 메탈막은 스퍼터 방식으로 형성하고,
    형성 물질은 Ti 및 TiN을 사용하는 반도체 메모리 소자의 금속배선 제조방법.
  3. 제 1 항에 있어서,
    상기 반사 방지막 형성 물질은 Ti 및 TiN을 사용하여 인시추로 형성하는 반 도체 메모리 소자의 금속배선 제조방법.
  4. 제 1 항에 있어서,
    상기 스페이서는 질화막 또는 산화막으로 형성하며, 20Å 내지 200Å의 두께로 형성하는 반도체 메모리 소자의 금속배선 제조방법.
  5. 제 1 항에 있어서, 상기 스페이서를 형성하는 단계는,
    패터닝된 상기 반사 방지막, 메탈막, 베리어 메탈막 및 노출된 상기 하부구조의 표면을 따라 상기 스페이서용 절연막을 형성하는 단계; 및
    패터닝된 상기 메탈막 사이로 상기 하부 구조를 노출시키면서 상기 메탈막의 측벽에 상기 절연막이 잔류하도록 식각 공정을 실시하는 단계를 포함하는 반도체 메모리 소자의 금속배선 제조방법.
  6. 제 5 항에 있어서,
    노출된 상기 하부 구조의 식각되는 깊이는 50Å 내지 500Å이 되도록 하는 반도체 메모리 소자의 금속배선 제조방법.
  7. 제 1 항에 있어서,
    상기 하부 구조는 플러그 및 층간 절연막으로 형성된 반도체 메모리 소자의 금속배선 제조방법.
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