JP4876231B2

JP4876231B2 - 半導体装置の製造方法

Info

Publication number: JP4876231B2
Application number: JP2008103183A
Authority: JP
Inventors: 政人坪井; 敏下斗米; 孝之遠田
Original assignee: スパンションエルエルシー
Priority date: 2008-04-11
Filing date: 2008-04-11
Publication date: 2012-02-15
Anticipated expiration: 2028-04-11
Also published as: JP2009253245A

Description

本発明は半導体装置の製造方法に関し、特に、層間絶縁膜にＣＭＰによるスクラッチが発生することを防止することや層間絶縁膜の膜厚均一性の悪化を防止することを可能とする発明に関するものである。

従来技術を、図１８および図１９のビット線のコンタクトプラグの形成工程を例として説明する。ビット線１１０上の層間絶縁膜１１３に、コンタクトホール１３２が形成される。その後バリアメタル層１２１およびタングステン層１２２がコンタクトホール１３２に埋め込まれる。これにより図１８に示す断面構造が形成される。

そして図１９に示すように、メタルＣＭＰにより、層間絶縁膜１１３が露出するまでタングステン層１２２およびバリアメタル層１２１が研磨されることで、コンタクトプラグ１３３が形成される。

尚、上記の関連技術として特許文献１ないし４が開示されている。
特開２００２−０７６００３号公報特開２０００−２４３８３０号公報特開平６−１１２１７５号公報特開２００７−５２３０３４号公報

メタルＣＭＰでは、層間絶縁膜１１３が露出するまで研磨が行われる。よって層間絶縁膜１１３の表面にスクラッチ１３５が発生する。そしてスクラッチ１３５が、セルアレイや周辺回路のソース／ドレイン領域などに発生すると、後続の配線形成時にスクラッチ１３５中に配線材料が入り、配線間を短絡させる恐れがあるため問題である。

またメタルＣＭＰでは層間絶縁膜１１３も研磨されるが、層間絶縁膜１１３の研磨量の均一性が悪い。するとコンタクトプラグ形成後の、層間絶縁膜１１３の膜厚均一性が悪化するため問題である。

本発明は前記背景技術に鑑みなされたものであり、層間絶縁膜にＣＭＰによるスクラッチが発生することを防止することや層間絶縁膜の膜厚均一性の悪化を防止することが可能な半導体装置の製造方法を提供することを目的とする。

前記目的を達成するためになされた本発明に係る半導体装置の製造方法は、絶縁膜上にアモルファスカーボン層を形成する工程と、アモルファスカーボン層をパターニングし、アモルファスカーボン層をハードマスクとして絶縁膜をエッチングする工程と、アモルファスカーボン層を薄膜化する工程と、絶縁膜がエッチングされた領域を埋め込みアモルファスカーボン層上を覆って、ウェハの前面に導電層を形成する工程と、導電層をアモルファスカーボン層が露出するまでＣＭＰにより研磨する工程と、露出したアモルファスカーボン層を除去する工程とを備え、アモルファスカーボン層を薄膜化する工程は、アッシングにより行われることを特徴とする。

これにより、ハードマスクとして用いたアモルファスカーボン層をＣＭＰの犠牲層としても用いることができる。よって第１に、絶縁膜の表面にスクラッチが発生することを防止することができる。また第２に、犠牲層により、絶縁膜の膜厚均一性がＣＭＰにより悪化することが防止される。よって絶縁膜の膜厚均一性を、成膜時に得られた良好な均一性に維持することができる。

またハードマスクとして使用した厚膜のアモルファスカーボン層を薄膜化し、そのままＣＭＰストッパ層として利用することができる。よってハードマスクとＣＭＰストッパ層とを別々に形成する必要がないため、工程の省略化を行うことができる。

なおアモルファスカーボン層は、アモルファスカーボン膜の単層構造でもよいし、アモルファスカーボン膜以外の膜を含んだ多層構造でもよいことは言うまでもない。またアモルファスカーボン層のパターニングは、コンタクトホールやダマシン配線など、各種パタンが使用可能である。また導電層は、タングステンや銅など、各種の導電性の材料が使用可能である。

本発明によれば、層間絶縁膜にＣＭＰによるスクラッチが発生することを防止することや層間絶縁膜の膜厚均一性の悪化を防止することが可能な半導体装置の製造方法を提供することができる。

第１実施形態に係る半導体装置の製造方法を、図１ないし図８を用いて説明する。第１実施形態では、例として、デュアルゲート電極を有するMirrorBit（登録商標）フラッシュメモリでのコンタクトホールの形成工程について説明する。

図１に示すように、シリコン基板１にイオン打ち込みが行われることで、埋め込み型のビット線１０が形成される。またコンタクト形成領域外のシリコン基板１上には、ＯＮＯ膜１１が成膜される。ここでコンタクト形成領域は、ビット線１０のうちコンタクトプラグ３３が形成される領域である。またＯＮＯ層は、電荷トラップ誘電体層であり、一般に、第１の絶縁層、電荷トラップ層、第２の絶縁層の３つの層が順に堆積されることで構成される。第１及び第２の絶縁層は二酸化シリコン等の酸化物誘電体で作られ、電荷トラップ層は窒化珪素等の窒化物誘電体で作られる。またビット線１０上には、埋込ＳｉＯ_２膜１２が形成される。

ＯＮＯ膜１１および埋込ＳｉＯ_２膜１２上に、ＢＰＳＧ（boron phosphorus silicate glass）膜１３、ＳｉＲＯ膜１４、キャップＳｉＯ_２膜１５が順にＣＶＤ法により成膜さ
れる。ＳｉＲＯ膜１４はＵＶブロック層である。そしてキャップＳｉＯ_２膜１５上にアモルファスカーボン膜１６がＣＶＤ法により成膜される。アモルファスカーボン膜１６は、Ｏ２アッシングにより除去できる膜である。アモルファスカーボン膜１６の膜厚は４０００オングストロームと厚くされる。

アモルファスカーボン膜１６上に、ＡＲＣ膜（反射防止膜）であるＳｉＯＮ膜（不図示）、およびレジスト層（不図示）が順に形成される。そして周知のフォトリソグラフィ技術により、コンタクト形状の開口部を有するレジストマスクが形成される。そして周知のドライエッチング技術により、レジストマスクの開口部がアモルファスカーボン膜１６に転写される。これにより図２に示すように、アモルファスカーボン膜１６にコンタクトホール形成のための開口部３１が形成される。

図３に示すように、開口部３１が形成されたアモルファスカーボン膜１６をハードマスクとして、異方性エッチングによりコンタクトホール３２が形成される。このとき、エッチングがビット線１０で停止するように、エッチング条件を選択する。

コンタクトホール３２を形成する際のハードマスクであるアモルファスカーボン膜１６の膜厚は、４０００オングストロームと厚くされている。これにより異方性エッチング中に開口部３１の肩部のたれが進んでも、肩部のキャップＳｉＯ_２膜１５が露出することが防止される。よってコンタクトホール３２の開口部が拡がることが防止されるため、コンタクトホール３２のホール径を高精度に制御することができる。以上より、ビット線１０の幅が狭い場合においてもコンタクトホール３２の加工マージンを大きくすることが可能となる。また、ＳｉＲＯ膜１４はエッチングレートが低い膜である。これによってもコンタクトホール３２の開口部が拡がることが防止され、高精度にコンタクトホールを形成することができる。

図４に示すように、ハードマスクであるアモルファスカーボン膜１６が、Ｏ２アッシングにより薄膜化される。Ｏ２アッシングによるアモルファスカーボン膜１６の膜厚制御は、例えば、アッシングによる除去レートとアモルファスカーボン膜１６の残膜量とから処理時間を指定する方法により行うことができる。

第１実施形態に係る、ハードマスクの薄膜化方法の利点を説明する。例えばエッチングによりハードマスクを薄膜化する場合には、コンタクトホール３２のボトム部にダメージが入りコンタクト抵抗が上昇するおそれや、コンタクトホール３２の形状が変化してしまうおそれがある。しかし第１実施形態では、ハードマスクをアモルファスカーボン膜１６で構成しているため、Ｏ２アッシングによりハードマスクを薄膜化することができる。そして上述のエッチングでの問題点は、Ｏ２アッシングでは発生しない。よってハードマスクを薄膜化する際に、コンタクトホール３２のボトム部にダメージが発生することや、コンタクトホール３２が変形することを防止できる。

またハードマスクであるアモルファスカーボン膜１６の薄膜化を行うのは、後述するようにアモルファスカーボン膜１６をＣＭＰストッパ層としても用いるためである。後述するように、ＣＭＰストッパ層を薄膜化することにより、コンタクトプラグ最上面の、キャップＳｉＯ_２膜１５の表面からの飛び出し量を抑えることができるため、平坦性を確保することができる。

そして薄膜化後のアモルファスカーボン膜１６の膜厚は、１００から５００オングストロームの範囲内とされることが好ましい。５００オングストロームの上限値は、スクラッチ防止の観点から定められる。すなわち５００オングストロームの膜厚であれば、スクラッチを引き起こす砥粒の２次粒径サイズ以上の膜厚となるため、キャップＳｉＯ_２膜１５にスクラッチが発生することを防止することができると考えられるためである。また１００オングストロームの下限値は、成膜装置の能力の観点から定められる。すなわち１００オングストロームの膜厚であれば、安定した膜を成膜するために十分な膜厚であると考えられるためである。

なおアモルファスカーボン膜１６の実際の膜厚は、アモルファスカーボン膜１６のスクラッチ耐性や成膜装置の能力等に応じて適宜設定すればよいことは言うまでもない。アモルファスカーボン膜１６がスクラッチ耐性が高い硬い膜である場合には、コンタクトプラグの飛び出し量を抑えるために、アモルファスカーボン膜１６の膜厚を極力薄くすることがよい。また成膜装置の能力が向上し、より薄膜のアモルファスカーボン膜を成膜することができる場合には、アモルファスカーボン膜１６の膜厚を１００オングストロームよりも薄くしても良いことは言うまでもない。

図５に示すように、バリアメタル層２１およびタングステン層２２がウェハ全面にＣＶＤ法により順に成膜される。よってコンタクトホール３２内に、バリアメタル層２１およびタングステン層２２が埋め込まれる。

図６に示すように、タングステンＣＭＰにより、アモルファスカーボン膜１６をＣＭＰストッパ膜として用い、アモルファスカーボン膜１６が露出するまでタングステン層２２およびバリアメタル層２１を研磨する。これにより、アモルファスカーボン膜１６上のバリアメタル層２１およびタングステン層２２が除去され、コンタクトホール３２内部にバリアメタル層２１およびタングステン層２２が選択的に残されることで、ビット線コンタクトプラグ３３が形成される。

アモルファスカーボン膜１６のＣＭＰストッパ層としての機能を説明する。図８にタングステン用スラリーを用いた場合の、アモルファスカーボン膜１６、タングステン層２２、キャップＳｉＯ_２膜１５の研磨レートを示す。なおここで用いられるタングステン用スラリーは、タングステンの酸化剤（例えば硝酸鉄および過酸化水素）と、酸化物を削り取る砥粒（例えばアルミナ）とを含んだ、一般的なタングステン研磨用のスラリーである。また研磨荷重や研磨速度等のＣＭＰ条件も、一般的な条件である。よって本発明は特定のスラリーや研磨条件を要さず、一般的なタングステンプロセスに適用することができることは言うまでもない。

比較例として、キャップＳｉＯ_２膜１５をＣＭＰストッパとして用いる場合を説明する。キャップＳｉＯ_２膜１５（シリコン酸化膜）の研磨レート（３３（オングストローム／秒））と、タングステン層２２の研磨レート（４５（オングストローム／秒））とは近い値を有するため、キャップＳｉＯ_２膜１５に対するタングステン層２２の研磨選択比は低くなる。するとオーバー研磨をした場合には、キャップＳｉＯ_２膜１５が研磨されるため、キャップＳｉＯ_２膜１５の膜厚の均一性が悪化する。またキャップＳｉＯ_２膜１５をＣＭＰストッパとすることで、キャップＳｉＯ_２膜１５の表面にスクラッチが発生する。

しかし第１実施形態では、アモルファスカーボン膜１６をＣＭＰストッパとして用いる。アモルファスカーボン膜１６の研磨レート（１（オングストローム／秒））は、タングステン層２２の研磨レート（４５（オングストローム／秒））に比して非常に低いため、アモルファスカーボン膜１６に対するタングステン層２２の研磨選択比は非常に高くなる。するとオーバー研磨をした場合においても、アモルファスカーボン膜１６がほとんど研磨されることはないため、キャップＳｉＯ_２膜１５が露出することが防止される。よってキャップＳｉＯ_２膜１５の表面のスクラッチ発生を防止することや、キャップＳｉＯ_２膜１５の膜厚均一性の悪化を防止することができる。

図７に示すように、タングステンＣＭＰ後に残ったアモルファスカーボン膜１６は、Ｏ２アッシングにより除去される。これにより、アモルファスカーボン膜１６に発生したスクラッチ３５（図６）は、アモルファスカーボン膜１６と共に除去される。よってキャップＳｉＯ_２膜１５の表面にスクラッチが発生することが防止される。またタングステンＣＭＰによりキャップＳｉＯ_２膜１５が研磨されることが防止されるため、キャップＳｉＯ_２膜１５は、ＣＶＤ法による成膜時に得られた良好な膜厚均一性を維持することができる。以上よりアモルファスカーボン膜１６は、キャップＳｉＯ_２膜１５を保護するための犠牲膜として機能する。またコンタクトプラグ３３の最上面は、キャップＳｉＯ_２膜１５の表面から高さＨだけ飛び出す。

なお図７以降における、コンタクトプラグ３３の形成後の工程の説明は省略する。

以上の説明から明らかなように、第１実施形態によれば、ハードマスクとして用いたアモルファスカーボン膜１６をタングステンＣＭＰのＣＭＰストッパ膜として用いることができる。そして最終的にアモルファスカーボン膜１６を除去することにより、アモルファスカーボン膜１６をＣＭＰの犠牲層として用いることができる。これにより第１に、キャップＳｉＯ_２膜１５の表面にスクラッチが発生することを防止することができる。また第２に、キャップＳｉＯ_２膜１５の膜厚均一性が悪化することを防止することができる。

また第１実施形態では、ハードマスクとして使用した膜厚の厚いアモルファスカーボン膜１６を薄膜化し、ＣＭＰストッパ膜として利用することができる。よってハードマスクとＣＭＰストッパ膜とを別々に形成する必要がないため、工程の省略化を行うことができる。

また第１実施形態ではハードマスクに、Ｏ２アッシングで薄膜化することが可能なアモルファスカーボン膜１６を用いている。よってハードマスクの薄膜化を行う際に、コンタクトホールのボトムにダメージを与えることやコンタクト形状に悪影響を及ぼすことを防止することができる。

また第１実施形態ではタングステンＣＭＰ時のＣＭＰストッパ膜に、タングステン層２２の研磨レートに比して非常に研磨レートが低いアモルファスカーボン膜１６を用いている。これによってもキャップＳｉＯ_２膜１５にスクラッチが発生することや、キャップＳｉＯ_２膜１５の膜厚均一性が悪化することを防止することができる。

第２実施形態に係る半導体装置の製造方法を、図９ないし図１７を用いて説明する。第２実施形態は、第１実施形態に比して、薄膜化後のアモルファスカーボン膜の膜厚値および膜厚均一性をより高精度に制御することが可能な形態である。

図９に示すように、ビット線１０上に、埋込ＳｉＯ_２膜１２が形成される。またコンタクト形成領域外のシリコン基板１上には、ＯＮＯ膜１１が成膜される。ＯＮＯ膜１１および埋込ＳｉＯ_２膜１２上に、ＢＰＳＧ膜１３、ＳｉＲＯ膜１４、キャップＳｉＯ_２膜１５が順にＣＶＤ法により成膜される。そしてキャップＳｉＯ_２膜１５上に、下層アモルファスカーボン膜１６ａ、絶縁膜１７、上層アモルファスカーボン膜１６ｂが順にＣＶＤ法により成膜される。下層アモルファスカーボン膜１６ａ、絶縁膜１７、上層アモルファスカーボン膜１６ｂにより、複合アモルファスカーボン層１８が形成される。下層アモルファスカーボン膜１６ａは、後述するＣＭＰ工程でのストッパ膜として機能し、その膜厚は１００から５００オングストロームの範囲内とされる。絶縁膜１７にはシリコン酸化膜が用いられ、その膜厚は１００から５００オングストロームの範囲内とされる。上層アモルファスカーボン膜１６ｂは、後述するエッチング工程でのハードマスクとして機能する。そして複合アモルファスカーボン層１８の膜厚は４０００オングストロームと厚くされる。

上層アモルファスカーボン膜１６ｂ上に、ＡＲＣ膜であるＳｉＯＮ膜（不図示）およびレジスト層（不図示）が順に形成される。そして周知のフォトリソグラフィ技術により、コンタクト形状の開口部を有するレジストマスクが形成される。そして周知のドライエッチング技術により、レジストマスクの開口部が複合アモルファスカーボン層１８に転写される。これにより図１０に示すように、複合アモルファスカーボン層１８にコンタクトホール形成のための開口部３１が形成される。

図１１に示すように、開口部３１が形成された複合アモルファスカーボン層１８をハードマスクとして、異方性エッチングによりコンタクトホール３２が形成される。ハードマスクである複合アモルファスカーボン層１８の膜厚は、４０００オングストロームと厚くされる。これにより前述の通り、コンタクトホール３２の開口部が拡がることが防止されるため、コンタクトホール３２のホール径を高精度に制御することができる。

図１１の状態からＯ２アッシングが行われる。絶縁膜１７はＯ２アッシングのストッパ膜となるため、図１２に示すように、上層アモルファスカーボン膜１６ｂのみがＯ２アッシングにより除去される。よってＯ２アッシングにより、ハードマスクである複合アモルファスカーボン層１８が、３層分の厚さから２層分の厚さまで薄膜化される。

図１３に示すように、絶縁膜１７上にバリアメタル層２１およびタングステン層２２がＣＶＤ法により成膜される。よってコンタクトホール３２内に、バリアメタル層２１およびタングステン層２２が埋め込まれる。

図１４に示すように、下層アモルファスカーボン膜１６ａが露出するまで、タングステン層２２、バリアメタル層２１および絶縁膜１７をタングステンＣＭＰにより研磨する。すなわち下層アモルファスカーボン膜１６ａがＣＭＰストッパ膜として用いられる。これにより、ビット線コンタクトプラグ３３が形成される。

図１５に示すように、タングステンＣＭＰ後に残った下層アモルファスカーボン膜１６ａは、Ｏ２アッシングにより除去される。よって下層アモルファスカーボン膜１６ａは、キャップＳｉＯ_２膜１５を保護するための犠牲膜として機能する。なお図１５以降における、コンタクトプラグ３３の形成後の工程の説明は省略する。

以上の説明から明らかなように、第２実施形態によれば、絶縁膜１７をＯ２アッシングのストッパ膜として用いることで、薄膜化後のハードマスクの膜厚は、下層アモルファスカーボン膜１６ａの膜厚と、絶縁膜１７の膜厚との合計値となる。よって、Ｏ２アッシングによるハードマスクの膜厚制御を不要にすることができる。そして下層アモルファスカーボン膜１６ａの膜厚値および膜厚均一性と、絶縁膜１７の膜厚値および膜厚均一性は、ＣＶＤ法による成膜時に高精度に制御することができる。よって、薄膜化後のハードマスクの膜厚値および膜厚均一性を、より高精度に制御することが可能となる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。第２実施形態では、複合アモルファスカーボン層１８の薄膜化時に、Ｏ２アッシングにより上層アモルファスカーボン膜１６ｂのみを除去するとしたが、この形態に限られない。図１６に示すように、Ｏ２アッシングにより上層アモルファスカーボン膜１６ｂを除去した後に、フッ酸等によるエッチングにより絶縁膜１７を除去する形態としてもよい。この場合図１７に示すように、下層アモルファスカーボン膜１６ａ上にバリアメタル層２１およびタングステン層２２が形成される。これにより、エッチングにより絶縁膜１７を除去すると同時に、コンタクトホール３２のボトム部を洗浄することができる。またタングステンＣＭＰにより絶縁膜１７を除去する必要がなくなるため、タングステンＣＭＰの研磨時間を短縮することが可能となる。

また本発明はアモルファスカーボン層を薄膜化することで、アモルファスカーボン層をハードマスクとＣＭＰストッパ層との両方に用いる点にポイントがある。よって本発明は、エッチングによるパタン形成とＣＭＰによる配線形成とを含んだ工程であれば、何れの工程にも適用可能であることは言うまでもなく、例えばダマシンプロセスによる多層配線工程にも適用できる。また導電層は、タングステンに限らず、銅やアルミなどの各種の導電性の材料が使用可能であることは言うまでもない。またスラリーは、Ｃｕ−ＣＭＰ用スラリーやＡｌ−ＣＭＰ用スラリーなど各種のスラリーが使用可能であることは言うまでもない。

またハードマスクおよびＣＭＰストッパ層に用いる材料は、アモルファスカーボン膜に限られない。エッチング等を用いずに容易に除去でき、また導電層に比して十分にＣＭＰの研磨レートが低い材料であれば、何れの材料であっても良い。例えば、レジストハクリ溶剤で容易に除去可能な材料を用いることも可能である。

またアモルファスカーボン膜１６および複合アモルファスカーボン層１８の膜厚は４０００オングストロームとしたが、この膜厚に限らない。これらの膜厚値は、コンタクトホール３２の開口径、層間絶縁膜の膜種および膜厚等の各種条件により異なることは言うまでもない。

また第１および第２実施形態では、MirrorBit（登録商標）フラッシュメモリでのコンタクトホールの形成工程を例示したが、本発明はMirrorBitフラッシュメモリ以外にも適用できることは言うまでもない。

第１実施形態に係る断面図（その１）第１実施形態に係る断面図（その２）第１実施形態に係る断面図（その３）第１実施形態に係る断面図（その４）第１実施形態に係る断面図（その５）第１実施形態に係る断面図（その６）第１実施形態に係る断面図（その７）各膜種におけるタングステンＣＭＰ研磨レートの図第２実施形態に係る断面図（その１）第２実施形態に係る断面図（その２）第２実施形態に係る断面図（その３）第２実施形態に係る断面図（その４）第２実施形態に係る断面図（その５）第２実施形態に係る断面図（その６）第２実施形態に係る断面図（その７）第２実施形態に係る断面図（その８）第２実施形態に係る断面図（その９）従来技術に係る断面図（その１）従来技術に係る断面図（その２）

１シリコン基板
１０ビット線
１３ＢＰＳＧ膜
１５キャップＳｉＯ_２膜
１６アモルファスカーボン膜
１６ａ下層アモルファスカーボン膜
１６ｂ上層アモルファスカーボン膜
１８複合アモルファスカーボン層
２２タングステン層
３２コンタクトホール
３３コンタクトプラグ
３５スクラッチ

Claims

絶縁膜上にアモルファスカーボン層を形成する工程と、
前記アモルファスカーボン層をパターニングし、前記アモルファスカーボン層をハードマスクとして前記絶縁膜をエッチングする工程と、
前記アモルファスカーボン層を薄膜化する工程と、
前記絶縁膜がエッチングされた領域を埋め込み前記アモルファスカーボン層上を覆って、ウェハの前面に導電層を形成する工程と、
前記導電層を前記アモルファスカーボン層が露出するまでＣＭＰにより研磨する工程と、
露出した前記アモルファスカーボン層を除去する工程とを備え、
前記アモルファスカーボン層を薄膜化する工程は、アッシングにより行われることを特徴とする半導体装置の製造方法。
前記アモルファスカーボン層は、
前記絶縁膜上に形成される第１アモルファスカーボン膜と、
前記第１アモルファスカーボン膜上に形成される層間膜と、
前記層間膜上に形成される第２アモルファスカーボン膜とを備え、
前記アモルファスカーボン層を薄膜化する工程は、前記第２アモルファスカーボン膜を除去することで行われることを特徴とする請求項１に記載の半導体装置の製造方法。
前記第２アモルファスカーボン膜は前記絶縁膜をエッチングする工程の終了後に除去され、
前記第１アモルファスカーボン膜は前記アモルファスカーボン層を除去する工程により除去されることを特徴とする請求項２に記載の半導体装置の製造方法。
前記第１アモルファスカーボン膜および前記第２アモルファスカーボン膜はアッシングにより除去されることを特徴とする請求項２または請求項３に記載の半導体装置の製造方法。
前記層間膜は、前記第２アモルファスカーボン膜の除去後にエッチングにより除去されることを特徴とする請求項２ないし請求項４に記載の半導体装置の製造方法。
前記第１アモルファスカーボン膜は前記第２アモルファスカーボン膜よりも薄く形成されることを特徴とする請求項２ないし請求項５に記載の半導体装置の製造方法。
前記第１アモルファスカーボン膜は５００オングストローム以下で形成されることを特徴とする請求項２ないし請求項６に記載の半導体装置の製造方法。
前記アモルファスカーボン層を薄膜化する工程は、前記アモルファスカーボン層を５００オングストローム以下にすることを特徴とする請求項１ないし請求項７に記載の半導体装置の製造方法。
前記絶縁膜をエッチングする工程では複数のコンタクトホールが形成され、
前記導電層はタングステンを含むことを特徴とする請求項１ないし請求項８に記載の半導体装置の製造方法。
前記絶縁膜をエッチングする工程では複数のダマシン配線が形成され、
前記導電層は銅を含むことを特徴とする請求項１ないし請求項９に記載の半導体装置の製造方法。
前記アモルファスカーボン層の研磨レートは、前記導電層の研磨レートに比して低くされることを特徴とする請求項１ないし請求項１０に記載の半導体装置の製造方法。
前記絶縁膜は、ＵＶブロック層とキャップ層と
を備えることを特徴とする請求項１ないし請求項１１に記載の半導体装置の製造方法。