TWI578440B - 導體插塞及其製造方法 - Google Patents

Description

導體插塞及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種導體插塞及其製造方法。

隨著科技的進步，半導體元件需要微型化以符合現今產品之輕、薄、短、小的趨勢。然而，當半導體元件的尺寸日益微縮，一些製程問題也逐漸浮現。

舉例來說，當接觸窗的尺寸縮小，其深寬比（aspect ratio）增加，因此蝕刻的難度提高，製程的裕度變小。對接觸窗的蝕刻製程而言，常常會得到非預期的輪廓，如傾斜（tapered）及/或彎曲（bowing）輪廓等，而非理想的垂直輪廓。

有鑒於此，本發明提供一種導體插塞及其製造方法。可設置多個蝕刻阻擋層以阻擋插塞開口於定義開口步驟中的變形，故可使形成的插塞開口及導體插塞具有理想的垂直輪廓。

本發明提供一種導體插塞，其包括基底、第一介電層、阻擋層、第二介電層、導體層以及襯層。基底具有導體區。第一介電層、阻擋層以及第二介電層依序配置於基底上，其中至少一開口貫穿第一介電層、阻擋層以及第二介電層。此外，開口具有實質上垂直的側壁。導體層填入開口，並與導體區電性連接。導體層具有側表面與底表面，其中底表面與導體區直接接觸。襯層環繞導體層的側表面。

在本發明的一實施例中，上述開口的深寬比為約2:1至40:1。

在本發明的一實施例中，上述襯層僅配置於導體層與第二介電層之間並與阻擋層接觸。

在本發明的一實施例中，上述阻擋層的材料包括氮化矽、氮氧化矽或其組合。

在本發明的一實施例中，上述襯層的材料包括多晶矽、非晶矽、氮化矽、氮氧化矽或其組合。

在本發明的一實施例中，上述導體層包括阻障層以及金屬層。阻障層位於開口的表面上。金屬層填滿開口。

本發明另提供一種導體插塞的製造方法。提供基底，且基底具有導體區。於基底上依序形成第一介電層、阻擋層、第二介電層以及硬罩幕層，其中硬罩幕層中形成有至少一開口。以硬罩幕層為罩幕，進行第一蝕刻製程，以將開口加深至第二介電層中直到裸露出部分阻擋層。於開口的側壁與底部上形成襯層，且襯層與阻擋層接觸。以硬罩幕層為罩幕，進行第二蝕刻製程，以將開口再次加深至第一介電層中直到裸露出部分導體區。於開口中填入導體層。

在本發明的一實施例中，上述第二蝕刻製程後的開口具有實質上垂直的側壁，且開口的深寬比為約2:1至40:1。

在本發明的一實施例中，上述第一蝕刻製程以及第二蝕刻製程各自包括非等向性蝕刻製程。

在本發明的一實施例中，進行上述第二蝕刻製程之後，襯層的水平部分被移除而襯層的垂直部分留下。

在本發明的一實施例中，上述阻擋層的材料包括氮化矽、氮氧化矽或其組合。

在本發明的一實施例中，上述襯層的材料包括多晶矽、非晶矽、氮化矽、氮氧化矽或其組合。

在本發明的一實施例中，上述硬罩幕層的材料包括多晶矽、非晶矽、氮化矽、氮氧化矽或其組合。

基於上述，本發明的方法中，於定義插塞開口的蝕刻製程中，藉由於插塞開口的兩側配置「臥式U形」的蝕刻阻擋層（由水平硬罩幕層、垂直襯層、水平阻擋層所構成），可避免蝕刻製程中離子轟擊及/或過度蝕刻造成的傾斜及/或彎曲輪廓，故可使形成的插塞開口及導體插塞具有理想的垂直輪廓，並可藉此提升元件的效能。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1H是依照本發明一實施例所繪示之一種導體插塞的製造方法的剖面示意圖。

請參照圖1A，提供基底100。基底100的材料可包括半導體材料、絕緣材料、導體材料或上述材料的任意組合。半導體材料可為含矽材料。絕緣材料可為介電材料。導體材料可為多晶矽、金屬或其組合。在一實施例中，基底100具有導體區101。導體區101包括摻雜區、閘極或導線。在一實施例中，當導體區101為摻雜區、多晶矽閘極或金屬閘極時，所形成的導體插塞可稱之為「接觸窗」。在另一實施例中，當導體區101為金屬導線時，所形成的導體插塞可稱之為「介層窗」。

然後，於基底100上依序形成第一介電層102、阻擋層104、第二介電層106以及硬罩幕層108。第一介電層102與第二介電層106的材料各自包括氧化矽、無摻雜矽玻璃（un-doped silicon glass，USG）、氟化矽玻璃（fluorinated silica glass，FSG）、硼磷矽玻璃（boro-phosphorous silicate glass，BPSG）、硼矽玻璃（boro-silicate glass，BSG）、其組合或類似介電材料。第一介電層102與第二介電層106的形成方法各自包括進行旋塗法、化學氣相沉積法（chemical vapor deposition，CVD）或其他合適的方法。此外，第一介電層102與第二介電層106的材料可相同或不同。

阻擋層104的材料包括氮化矽、氮氧化矽或其組合，且其形成方法包括進行化學氣相沉積法。硬罩幕層108的材料包括多晶矽、非晶矽、氮化矽、氮氧化矽或其組合，且其形成方法包括進行化學氣相沉積法。在一實施例中，阻擋層104與硬罩幕層108的材料可相同，例如均為氮化矽。在另一實施例中，阻擋層104與硬罩幕層108的材料可不同。

此外，第二介電層106與第一介電層102的厚度比為約1:1至20:1，第二介電層106與硬罩幕層108的厚度比為約2:1至10:1，第一介電層102與阻擋層104的厚度比為約2:1至10:1。在一實施例中，第一介電層102的厚度例如是約1,000埃，阻擋層104的厚度例如是約500埃，第二介電層106的厚度例如是約4,000埃，且硬罩幕層108的厚度例如是約2,000埃。

接著，於硬罩幕層108上形成複合光阻層114，且複合光阻層114具有至少一開口圖案116。在一實施例中，複合光阻層114包括（由下而上）轉移層110以及光阻層112。光阻層112經由微影製程定義出開口圖案116。光阻層112包括感光材料。轉移層110可為單層或多層結構。轉移層110的材料包括介電抗反射塗佈（dielectric anti-reflection coating，DARC）層、非晶碳層(amorphous carbon layer，ACL)、含矽硬罩幕底部抗反射塗佈（silicon-rich  anti-reflection coating，SHB）層、有機介電層（organic dielectric layer，ODL）或其組合。在一實施例中，轉移層110可為包括（舉例但不限於）下轉移層109以及上轉移層111的雙層結構，如圖1A所示。在一實施例中，複合光阻層114更包括位於光阻層112與轉移層110之間的底部抗反射塗佈（bottom anti-reflective coating，BARC）層。

更具體地說，複合光阻層114包括三層或四層結構。在一實施例中，複合光阻層114包括（由下而上）作為下轉移層109的非晶碳層、作為上轉移層111的DARC層、底部抗反射塗佈層、以及光阻層112。在另一實施例中，複合光阻層114包括（由下而上）作為下轉移層109的有機介電層、作為上轉移層111的SHB層、以及光阻層112。在又一實施例中，複合光阻層114包括（由下而上）作為下轉移層109的非晶碳層、作為上轉移層111的SHB層、以及光阻層112。

請參照圖1B，將複合光阻層114的開口圖案116轉移至硬罩幕層108中。更具體地說，以光阻層112為罩幕，進行乾式蝕刻製程，以將開口圖案116依序轉移至轉移層110以及硬罩幕層108中。因此，硬罩幕層108中形成有至少一開口118。繼之，移除複合光阻層114。

請參照圖1C，以硬罩幕層108為罩幕，進行第一蝕刻製程E1，以將開口118加深至第二介電層106中直到裸露出部分阻擋層104。第一蝕刻製程E1包括非等向性蝕刻製程，如乾式蝕刻製程，且利用阻擋層104作為蝕刻終止層。在一實施例中，第一蝕刻製程E1亦會同時移除部分阻擋層104。

請參照圖1D，於硬罩幕層108的頂面以及開口118的側壁與底部上形成襯層120，且襯層120與阻擋層104接觸。更具體地說，襯層120包括水平部分120a以及垂直部分120b，水平部分120a位於硬罩幕層108的頂面以及開口118的底部上，而垂直部分120b位於開口118的側壁上。襯層120的材料包括多晶矽、非晶矽、氮化矽、氮氧化矽或其組合，且其形成方法包括進行化學氣相沉積法。在一實施例中，襯層120與阻擋層104的材料可相同，例如均為氮化矽。在另一實施例中，襯層120與阻擋層104的材料可不同。此外，阻擋層104與襯層120的厚度比為約1:1至5:1。在一實施例中，襯層120的厚度例如是約300埃，阻擋層104的厚度例如是約500埃。

在上述實施例中，第一介電層102、阻擋層104、第二介電層106、硬罩幕層108以及襯層120各自所包含的材料種類僅僅是用來說明，並不用以限定本發明。本領域具有通常知識者應了解，只要第一介電層102以及第二介電層106之任一者與阻擋層104、硬罩幕層108以及襯層120之任一者的蝕刻選擇比大於約5:1的任何材料種類，均可視為落入本發明欲保護的精神和範圍內。

請參照圖1E與圖1F，以硬罩幕層108為罩幕，進行第二蝕刻製程E2，以將開口118再次加深至第一介電層102中直到裸露出部分導體區101。第二蝕刻製程E2包括非等向性蝕刻製程，且可分為多個子步驟進行之。在一實施例中，第二蝕刻製程E2包括（舉例但不限於）第一乾式蝕刻製程E21以及第二乾式蝕刻製程E22。

具體言之，如圖1E所示，進行第一乾式蝕刻製程E21，移除位於硬罩幕層108的頂面以及開口118的底部上之襯層120的水平部分120a，並留下位於開口118的側壁上之襯層120的垂直部分120b。此外，第一乾式蝕刻程E21可使開口118加深以貫穿襯層120、阻擋層104，並延伸至部分第一介電層102中。在一實施例中，彼此鄰近的硬罩幕層108的上部以及襯層120的垂直部分120b的上部也會被第一乾式蝕刻程E21同時移除。

接著，圖1F所示，以硬罩幕層108為罩幕，進行第二乾式蝕刻製程E22，使開口118加深以貫穿第一介電層102直到裸露出部分導體區101。

換言之，於進行第二蝕刻製程E2之後，襯層120的水平部分120a被移除，而襯層120的垂直部分120b留下並與阻擋層104連接。此外，於進行第二蝕刻製程E2的離子轟擊過程中，硬罩幕層108以及襯層120的垂直部分120b可保護開口118使其免於變形或彎曲。因此，第二蝕刻製程E2後的開口118具有實質上垂直的側壁，且其深寬比為約2:1至40:1，例如6:1至40:1、2:1至20:1、3:1至20:1或2:1至12:1。

請參照圖1G與圖1H，於開口118中填入導體層122。在一實施例中，導體層122包括阻障層121a以及金屬層123a。具體言之，如圖1G所示，於硬罩幕層108的頂面以及開口118的表面上形成阻障材料層121。阻障材料層121的材料例如是鈦、氮化鈦、鉭、氮化鉭或其組合，且其形成方法包括進行化學氣相沉積法。接著，於阻障材料層121上形成金屬材料層123，且金屬材料層123填滿開口118。金屬材料層123的材料例如是鎢、鋁、銅或其合金，且其形成方法包括進行化學氣相沉積法或電鍍法。在一實施例中，也可以視製程需要省略形成阻障材料層121的步驟。

之後，如圖1H所示，移除開口118外的部分阻障材料層121以及部分金屬材料層123，並留下阻障層121a以及金屬層123a於開口118中。上述移除步驟包括進行化學機械研磨（chemical mechanical polishing，CMP）製程。在一實施例中，上述化學機械研磨製程也會同時移除硬罩幕層108。至此，完成本發明之導體插塞的製作。

以下，將參照圖1H說明本發明之導體插塞的結構。如圖1H所示，本發明之導體插塞包括基底100、第一介電層102、阻擋層104、第二介電層106、導體層122、以及襯層（即其垂直部分120b）。基底100具有導體區101。第一介電層102、阻擋層104以及第二介電層106依序配置於基底100上，其中至少一開口118貫穿第一介電層102、阻擋層104以及第二介電層106。此外，開口118具有實質上垂直的側壁。更具體地說，開口118的底部與側壁的夾角介於約85度至95度之間，例如是約90度。導體層122具有實質上垂直的側壁，填入開口118，並與導體區101電性連接。在一實施例中，導體層122具有側表面與底表面，其中底表面與導體區101直接接觸。在一實施例中，導體層122包括位於開口118的表面上的阻障層121a以及填滿開口118的金屬層123a。

此外，襯層（即其垂直部分120b）設置於開口118外且環繞導體層122的側表面或上部。在一實施例中，襯層（即其垂直部分120b）僅配置於導體層122與第二介電層106之間。此外，襯層（即其垂直部分120b）與阻擋層104接觸並一起構成「L形」的蝕刻阻擋層。

在上述的實施例中，所形成的導體插塞具有實質上垂直的輪廓，且襯層（即其垂直部分120b）為絕緣性襯層且環繞導體層122的上部而設置。然而，本發明並不以此為限。在另一實施例中，當襯層為導電性襯層（其材料包括摻雜多晶矽、摻雜非晶矽或類似材料）時，其可與導體層122電性連接，故此種襯層可與導體層122一起形成上寬下窄的導體插塞。

特別要說明的是，於定義開口118的蝕刻製程中，藉由於開口118的兩側配置「臥式U形」的蝕刻阻擋層（其由硬罩幕層108、襯層的垂直部分120b以及阻擋層104所構成，如圖1F所示），故可避免蝕刻製程中離子轟擊及/或過度蝕刻造成的傾斜及/或彎曲輪廓。因此，即使開口118的深寬比高達約6:1至40:1，藉由本發明的方法，仍可使所形成的開口118具有實質上垂直的側壁。在一實施例中，上述「臥式U形」的蝕刻阻擋層是由相同材料（如氮化矽）所組成，但本發明並不以此為限。

綜上所述，在本發明中，於定義插塞開口的蝕刻製程中，藉由於插塞開口的周圍配置「臥式U形」的蝕刻阻擋層，可避免開口受到離子轟擊及/或過度蝕刻而造成的變形，因此所形成的插塞開口可具有實質上垂直的側壁。以此方式，最終形成的導體插塞具有垂直輪廓，且具有環繞其周圍的「L形」的蝕刻阻擋層。藉由本發明的方法，可使高深寬比之導體插塞具有實質上垂直的輪廓，故可輕易達成此種導體插塞之電阻均勻性的控制。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100：基底 101：導體區 102：第一介電層 104：阻擋層 106：第二介電層 108：硬罩幕層 109：下轉移層 111：上轉移層 110：轉移層 112：光阻層 114：複合光阻層 116：開口圖案 118：開口 120：襯層 120a：水平部分 120b：垂直部分 121：阻障材料層 121a：阻障層 122：導體層 123：金屬材料層 123a：金屬層

圖1A至圖1H是依照本發明一實施例所繪示之一種導體插塞的製造方法的剖面示意圖。

： 100：基底 101：導體區 102：第一介電層 104：阻擋層 106：第二介電層 118：開口 120b：垂直部分 121a：阻障層 122：導體層 123a：金屬層

Claims (10)

1. 一種導體插塞，包括：一基底，具有一導體區；一第一介電層、一阻擋層以及一第二介電層，依序配置於該導體區上，其中至少一開口貫穿該第一介電層、該阻擋層以及該第二介電層；一導體層，填入該開口，並與該導體區電性連接，該導體層具有一側表面與一底表面，其中該底表面與該導體區直接接觸；以及一襯層，配置於該阻擋層上，且環繞該導體層的部分該側表面。
2. 如申請專利範圍第1項所述的導體插塞，其中該開口的深寬比為2：1至40：1。
3. 如申請專利範圍第1項所述的導體插塞，其中該襯層僅配置於該導體層與該第二介電層之間並與該阻擋層接觸。
4. 如申請專利範圍第1項所述的導體插塞，其中該阻擋層的材料包括氮化矽、氮氧化矽或其組合，且該襯層的材料包括多晶矽、非晶矽、氮化矽、氮氧化矽或其組合。
5. 如申請專利範圍第1項所述的導體插塞，其中該導體層包括：一阻障層，位於該開口的表面上；以及一金屬層，填滿該開口。
6. 一種導體插塞的製造方法，包括： 提供一基底，該基底具有一導體區；於該基底上依序形成一第一介電層、一阻擋層、一第二介電層以及一硬罩幕層，其中該硬罩幕層中形成有至少一開口；以該硬罩幕層為罩幕，進行一第一蝕刻製程，以將該開口加深至該第二介電層中直到裸露出部分該阻擋層；於該開口的側壁與底部上形成一襯層，該襯層與該阻擋層接觸；以該硬罩幕層為罩幕，進行一第二蝕刻製程，以將該開口再次加深至該第一介電層中直到裸露出部分該導體區；以及於該開口中填入導體層。
7. 如申請專利範圍第6項所述的導體插塞的製造方法，其中該第二蝕刻製程後的該開口具有實質上垂直的側壁，且該開口的深寬比為2：1至40：1。
8. 如申請專利範圍第6項所述的導體插塞的製造方法，其中該第一蝕刻製程以及該第二蝕刻製程各自包括非等向性蝕刻製程。
9. 如申請專利範圍第6項所述的導體插塞的製造方法，其中進行該第二蝕刻製程之後，該襯層的水平部分被移除而該襯層的垂直部分留下。
10. 如申請專利範圍第6項所述的導體插塞的製造方法，其中該阻擋層的材料包括氮化矽、氮氧化矽或其組合，該襯層的材料包括多晶矽、非晶矽、氮化矽、氮氧化矽或其組合，且該硬罩幕層的材料包括多晶矽、非晶矽、氮化矽、氮氧化矽或其組合。