TWI803140B - 具有插塞結構的半導體元件及其製備方法 - Google Patents

Abstract

本揭露提供一種半導體元件及其製備方法。該半導體元件包括一基底；一插塞結構，包括設置在該基底上的一底部導電層、設置在該底部導電層上的一中間導電層、設置在該中間導電層上的一頂部導電層，以及覆蓋該中間導電層的一側壁並設置在該底部導電層和該頂部導電層之間的一絕緣覆蓋層；以及設置在該基底上並圍繞該插塞結構的一第一介電質層。該底部導電層的一寬度大於該中間導電層的一寬度。該頂部導電層的一寬度大於該中間導電層的該寬度。

Description

具有插塞結構的半導體元件及其製備方法

本申請案主張美國第17/497,775號及第17/500,456號專利申請案（優先權日為「2021年10月8日」及「2021年10月13日」）的優先權及益處，該等美國申請案之內容以全文引用之方式併入本文中。

本揭露提供一種半導體元件及其製備方法，特別是關於一種具有插塞結構的半導體元件及其製備方法。

半導體元件被用於各種電子應用，例如個人電腦、行動電話、數位相機和其他電子裝置。半導體元件的尺寸正在不斷縮小，以滿足日益增長的計算能力的需求。然而，在縮小尺寸的製程中出現了各種問題，而且這種問題在不斷增加。因此，在實現提高品質、產量、性能和可以靠性以及降低複雜性方面仍然存在挑戰。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不配置本揭露之先前技術，且上文之「先前技術」之任何說明均不應做為本案之任一部分。

本揭露的一實施例提供一種半導體元件，包括：一基底；一插塞結構，包括設置在該基底上的一底部導電層、設置在該底部導電層上的一中間導電層、設置在該中間導電層上的一頂部導電層、以及覆蓋該中間導電層的一側壁並設置在該底部導電層和該頂部導電層之間的一絕緣覆蓋層；以及一第一介電質層，設置在該基底上並圍繞該插塞結構。該底部導電層的一寬度大於該中間導電層的一寬度。該頂部導電層的一寬度大於該中間導電層的該寬度。

在一些實施例中，該底部導電層的該寬度和由該中間導電層的該寬度和該絕緣覆蓋層的一厚度組成的一總寬度大致相同。

在一些實施例中，該頂部導電層的一側壁、該絕緣覆蓋層的一側壁和該底部導電層的一側壁實質上共面。

在一些實施例中，該第一介電質層的一頂部表面位於大約該頂部導電層的一頂部表面和該頂部導電層的一底部表面之間的一垂直水平面上。

在一些實施例中，該半導體元件包括一底部介電質層，設置在該第一介電質層和該基底之間。

在一些實施例中，該半導體元件包括一第二介電質層，設置在該第一介電質層上。該第二介電質層的一頂部表面位在大於該頂部導電層的該頂部表面的一垂直水平面上。

在一些實施例中，該半導體元件包括一觸點，設置在該頂部導電層上並與該頂部導電層電連接。

在一些實施例中，該觸點包括一下部和一上部，該下部設置在該頂部導電層上，該上部設置在該下部上，且該上部的一寬度大於該下部的一寬度。

在一些實施例中，該半導體元件包括一第三介電質層，設置在該第二介電質層上並圍繞該觸點。

在一些實施例中，該底部導電層的一厚度和該頂部導電層的一厚度大致相同。

在一些實施例中，該底部導電層的一厚度大於該頂部導電層的一厚度。

在一些實施例中，該第一介電質層包括一多孔介電質材料，該中間導電層包括鋁和銅，該底部導電層和該頂部導電層包括鈦和氮化鈦，以及該絕緣覆蓋層包括氧化鋁。

在一些實施例中，該絕緣覆蓋層的一厚度與該中間導電層的一寬度之比在大約1：20到大約1：2000的範圍內。

本揭露的另一實施例提供一種半導體元件的製備方法，包括：提供一基底；依次在該基底上形成一第一導電材料的層、一第二導電材料的層、一第三導電材料的層和一抗反射塗層；執行一插塞蝕刻製程，將該第一導電材料的層轉變成該基底上的一底部導電層，將該第二導電材料的層轉變成該底部導電層上的一中間導電的層，並將該第三導電材料的層轉變成該中間導電層上的一頂層導電層；在該中間導電的層的一側壁上選擇性地形成一絕緣覆蓋層；以及在該基底上並圍繞一插塞結構形成一第一介電質層。該底部導電層、該中間導電層、該頂部導電層和該絕緣覆蓋層共同配置該插塞結構。該底部導電層的一寬度大於該中間導電層的一寬度，該頂部導電層的一寬度大於該中間導電層的該寬度。

在一些實施例中，該第一介電質層包括一多孔介電質材料，該中間導電層包括鋁和銅，該底部導電層和該頂部導電層包括鈦和氮化鈦，以及該絕緣覆蓋層包括氧化鋁。

在一些實施例中，該半導體元件的製備方法包括在該第一介電質層和該基底之間形成一底部介電質層。

在一些實施例中，該半導體元件的製備方法，更包括執行一回蝕(etch back)製程，將該第一介電質層的一頂部表面降低到該頂部導電層的一頂部表面和該頂部導電層的一底部表面之間的一垂直水平面上。

在一些實施例中，該半導體元件的製備方法包括：在該第一介電質層上並圍繞著該頂部導電層和抗反射塗層形成一第二介電質層；在該第二介電質層和該抗反射塗層上形成一第三介電質層；藉由移除該抗反射塗層和該第三介電質層的一部分以形成一接觸孔；以及在該接觸孔中形成一觸點，以與該頂部導電層電連接。該頂部導電層透過該接觸孔曝露。

在一些實施例中，該第二介電質層的一硬度可以大於該第一介電質層的一硬度。

在一些實施例中，該底部介電質層包括二氧化矽、未摻雜的矽酸鹽玻璃、氟矽酸鹽玻璃、硼磷矽酸鹽玻璃、旋塗式低介電常數(低k)介電質層、化學氣相沉積低k介電質層，或其組合。

由於本揭露的半導體元件的設計，絕緣覆蓋層可以防止中間導電層中的金屬離子擴散出來污染相鄰的元件(例如，該第一介電質層)，因此可以減少相鄰的導電特徵之間的短路。因此，半導體元件的可靠性和電氣特性性能可得到改善。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。配置本揭露之揭露專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可以相當容易地利用下文揭示之概念與特定實施例可以做為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之揭露專利範圍所定義之本揭露的精神和範圍。

以下揭露內容提供做為實作本揭露的不同特徵的諸多不同的實施例或實例。以下闡述組件及排列形式的具體實施例或實例以簡化本揭露內容。當然，該些僅為實例且不旨在執行限制。舉例而言，元件的尺寸並非僅限於所揭露範圍或值，而是可以相依於製程條件及/或元件的所期望性質。此外，以下說明中將第一特徵形成於第二特徵「上方」或第二特徵「上」可以包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可以包括其中第一特徵與第二特徵之間可以形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。為簡潔及清晰起見，可以按不同比例任意繪製各種特徵。在附圖中，為簡化起見，可以省略一些層/特徵。

此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下方(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述元件可以具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可以同樣相應地執行直譯。

應當理解，當一元件或層被稱為"連接到"或"耦合到"另一元件或層時，它可以直接連接到或耦合到另一元件或層，或者可能存在中間的元件或層。

應當理解，儘管可以用術語第一、第二等來描述各種元素，但這些元素不應受到術語的限制。除非另有說明，術語僅用於區分一個元素和另一個元素。因此，例如，下面討論的第一要素、第一元件或第一部分可以被稱為第二要素、第二元件或第二部分，而不偏離本揭露內容的教導。

除非上下文另有說明，本文在提到方向、佈局、位置、形狀、大小、數量或其他措施時，使用的術語如"相同"、"相等"、"平面”或”共面"，不一定是指完全相同的方向、佈局、位置、形狀、大小、數量或其他措施，而是指在可能發生的、例如由於製造過程而發生的可接受的變化範圍內，包括幾乎相同的方向、佈局、位置、形狀、大小、數量或其他措施。術語”實質上”可以用來反映此含義。例如，被描述為”實質上相同"、"實質上相等”或”實質上平面”的項目可以是完全相同、相等或平面，也可以是在可接受的變化範圍內相同、相等或平面，例如由於製造過程而可能發生的變化。

在本揭露內容中，半導體元件一般是指利用半導體特性而能發揮作用的元件，電光元件、發光顯示元件、半導體電路和電子元件都包括在半導體元件的範疇內。

應當理解，在本揭露的描述中，上方(或上方)對應於方向Z的箭頭方向，下方(或下方)對應於方向Z的箭頭的相反方向。

應當理解，在本揭露的描述中，術語「以形成(forming)」、「被形成(formed)」和「形成(form)」可以指並包括建立、建構、圖案化、植入或沉積元素、摻雜物或材料的任何方法。形成方法的例子可以包括但不限於原子層沉積、化學氣相沉積、物理氣相沉積、濺鍍、共濺鍍、旋塗、擴散、沉積、生長、植入、微影、乾蝕刻和濕蝕刻。

應該理解，在本揭露內容的描述中，指出的功能或步驟可能以不同於圖中指出的順序發生。例如，連續顯示的兩個圖事實上可能實質上是同時執行的，或者有時可能以相反的循序執行，取決於所涉及的功能或步驟。

圖1是流程圖，例示本揭露一實施例之半導體元件1A的製備方法10。圖2至圖11是剖視圖，例示本揭露一實施例之半導體元件1A的製備流程。

參照圖1至圖5，在步驟S11，可以提供基底101，可以在基底101上形成底部介電質層301，並且可以在底部介電質層301上形成複數個插塞結構201。

參照圖2，在一些實施例中，基底101可以是完全由至少一種半導體材料組成的塊狀(bulk)半導體基底；塊狀半導體基底不包含任何介電質、絕緣層或導電特徵。塊狀半導體基底的製作技術可以是，例如，本質(elementary)半導體，如矽或鍺；化合物半導體，如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦，或其他III-V族化合物半導體、或II-VI族化合物半導體；或其組合。

在一些實施例中，基底101可以包括絕緣體上的半導體(semiconductor-on-insulator，SOI)結構，由下到上包括處理基底、絕緣體層和最上面的半導體材料層。處理基底和最上面的半導體材料層的製作技術可以藉由上述塊狀半導體基底相同的材料。絕緣體層可以是結晶或非結晶的介電質材料，如氧化物和/或氮化物。例如，絕緣層可以是一種介電質氧化物，如氧化矽(silicon oxide)。另例如，絕緣體層可以是介電氮化物，如氮化矽(silicon nitride)或氮化硼(boron nitride)。又例如，絕緣體層可以包括介電質氧化物和介電質氮化物的堆疊，如按任何順序的氧化矽和氮化矽或氮化硼的堆疊。絕緣體層的厚度可以在10奈米(nm)到200奈米的範圍內。

應當理解，在本揭露內容的描述中，術語"大約"修改本揭露的成分、組成或反應物的數量是指可能發生的數值數量的變化，例如，透過用於製造濃縮物或溶液的典型測量和液體處理程序。此外，測量程序中的疏忽錯誤、用於製造組合物或執行方法的成分的製造、來源或純度的差異等都可能產生變化。在一實施例中，術語"大約"是指揭露數值的10%的範圍內。在另一實施例中，術語"大約"是指揭露數值的5%的範內。在又一實施例中，術語"大約"是指揭露數值的10、9、8、7、6、5、4、3、2或1%的範圍內。

在一些實施例中，基底101可以包括複數個元件單元(device element)(為清晰起見未顯示)、複數個介電質層(為清晰起見未顯示)和複數個導電特徵(為清晰起見未顯示)。

在一些實施例中，複數個元件單元可以形成在塊狀半導體基底或最上面的半導體材料層上。複數個元件單元的某些部分可以形成在塊狀半導體基底或最上面的半導體材料層中。複數個元件單元可以是電晶體，如互補金屬氧化物半導體(CMOS)電晶體、金屬氧化物半導體場效應電晶體(MOSFETs)、鰭狀場效應電晶體(FinFET)等，或其組合。

在一些實施例中，複數個介電質層可以形成在塊狀半導體基底或最上面的半導體材料層上，並覆蓋複數個元件單元。在一些實施例中，複數個介電質層的製作技術可以是，例如，氧化矽(silicon oxide)、硼磷酸鹽玻璃(borophosphosilicate glass)、未摻雜的矽酸鹽玻璃(undoped silicate glass)、氟化矽酸鹽玻璃(fluorinated silicate glass)、低介電常數(低k)材料等，或其組合材料。本揭露中使用的術語”(低k)”是指介電常數小於二氧化矽的介電質材料。低k材料的介電常數可以小於3.0或甚至小於2.5。在一些實施例中，低k材料的介電常數可以小於2.0。複數個介電質層的製作技術可以藉由沉積製程，如化學氣相沉積(CVD)製程、電漿增強化學氣相沉積(PECVD)製程或類似製程。沉積製程之後可以執行平坦化(planarization)製程，以移除多餘的材料，並為後續的製程步驟提供實質上平坦的表面。

在一些實施例中，複數個導電特徵可包括互連層、導電通孔(via)和導電墊(pad)。互連層可以相互分離，並可以沿Z方向水平設置在複數個介電質層中。在本實施例中，最頂層的互連層可以被指定為導電墊。導電通孔可以沿Z方向連接相鄰的互連層、相鄰的元件單元和互連層，以及相鄰的導電墊和互連層。在一些實施例中，導電通孔可以改善散熱，並可以提供結構支撐。在一些實施例中，複數個導電特徵的製作技術可以是，例如，鎢(W)、鈷(Co)、鋯(Zr)、鉭(Ta)、鈦(Ti)、鋁(Al)、釕(Ru)、銅(Cu)、金屬碳化物(如碳化鉭(TaC)、碳化鈦(TiC)、碳化鉭鎂(TaMgC))、金屬氮化物(如氮化鈦(TiN))、過渡金屬鋁化物或其組合。複數個導電特徵可以在形成複數個介電質層的製程中形成。

在一些實施例中，複數個元件單元和複數個導電特徵可以共同配置半導體元件1A的功能單元。在本揭露內容的描述中，功能單元一般是指與功能相關的電路，該電路已被劃分為一獨立的單元。在一些實施例中，功能單元可以是典型的高度複雜的電路，如處理器內核、記憶體控制器或加速器單元。在其他一些實施例中，功能單元的複雜性和功能可以更複雜或更不複雜。

參照圖2，底部介電質層301可以形成在基底101上。底部介電質層301可以包括，例如，二氧化矽、未摻雜的矽酸鹽玻璃、氟矽酸鹽玻璃、硼磷矽酸鹽玻璃、旋塗式(spin-on)低k介電質層、化學氣相沉積低k介電質層，或其組合。在一些實施例中，底部介電質層301可以包括自平坦化(self-planarizing)的材料，例如旋塗式玻璃或旋塗式低k介電質材料，如SiLK™。使用自平坦化的介電質材料可以避免執行後續的平坦化步驟。在一些實施例中，底部介電質層301的製作技術可以藉由沉積製程，包括例如化學氣相沉積製程、電漿增強化學氣相沉積製程、蒸鍍(evaporation)製程或旋塗(spin-on coating)製程。

參照圖2，第一導電材料層401層可以形成在底部介電質層301上。在一些實施例中，第一導電材料401可以包括，例如，鈦、氮化鈦、氮化鈦矽、鉭、氮化鉭、氮化鉭矽或其組合。在一些實施例中，第一導電材料層401層的製作技可以藉由例如原子層沉積(ALD)製程、化學氣相沉積製程和/或濺鍍(sputtering)製程。在一些實施例中，第一導電材料401層可以選擇性地經過氧化、氮化或其他製程，以在第一導電材料401層中形成氧化物、氮化物和/或其他金屬化合物。

參照圖2，第二導電材料403層可以形成在第一導電材料層401層上。在一些實施例中，第二導電材料403可以包括，例如，鋁，銅，及其組合。在一些實施例中，第二導電材料403是鋁和銅的合金，並且鋁的含量大於銅的含量。已發現在鋁中加入少量的銅可以提高抗電遷移的能力，同時這種添加可以更減少小山丘(hillock)的出現，小山丘是鋁層表面上的小突起。在一些實施例中，第二導電材料403層的製作技術可以是，例如，化學氣相沉積製程和/或濺鍍製程。在一些實施例中，第二導電材料403層的製作技術的製程溫度可以在大約100℃到大約400℃的範圍內。在一些實施例中，第二導電材料403層的製作技術的製程壓力可以在大約1毫托(mTorr)到大約100毫托的範圍內。在一些實施例中，第二導電材料403層的厚度可以在大約4000埃(angstrom)到大約11000埃的範圍內。

參照圖2，第三導電材料405層可以形成在第二導電材料403層上。在一些實施例中，第三導電材料405可以包括，例如，鈦、氮化鈦、氮化鈦矽、鉭、氮化鉭、氮化鉭矽或其組合。在一些實施例中，第三導電材料405層的製作技術可以藉由原子層沉積製程、化學氣相沉積製程和/或濺鍍製程。在一些實施例中，第三導電材料405層可以選擇性地經過氧化、氮化或其他製程，以在第三導電材料405層中形成氧化物、氮化物和/或其他金屬化合物。

參照圖2，可以在第三導電材料405層上形成抗反射塗層407。抗反射塗層407可以在下面的圖案化製程中，抑制下層的反射(如圖3和圖4所示)，以提供準確的圖案複製。在一些實施例中，抗反射塗層407可以包括氮化矽和氮化鈦。

在一些實施例中，抗反射塗層407的製作技術可以藉由包括矽烷化合物和含氧和碳的化合物(如二氧化碳或有機矽化合物)的製程氣體進行反應。抗反射塗層407可以至少包括矽和氧，並可以還包括碳。抗反射塗層407的製作技術可以藉由電漿增強化學氣相沉積製程。抗反射塗層407可以表現出大約11或更小的介電常數，如大約4或更小。

在一些實施例中，適用於電漿增強化學氣相沉積製程的矽烷基化合物可以包括無氧矽烷基化合物。無氧矽烷基化合物可以有公式Si _xH _2x+2、Si _xH _yC _lz、(CH3) _zSi _xH _y、或其組合。X可以等於1到4，Y可以等於2X+1，而Z可以等於1到2X+2。此類化合物的例子包括矽烷、二矽烷(disilane)、氯矽烷(chlorosilane)、二氯二矽烷(dichlorodisilane)、六氯矽烷(hexachlorosilane)、甲基矽烷(methylsilane)、二甲基矽烷(dimethylsilane)、三甲基矽烷(trimethylsilane)、四甲基矽烷(tetramethylsilane)，及其組合。一種或多種無氧矽烷基化合物可以用於電漿增強化學氣相沉積製程。矽烷基化合物，如矽烷，可以以大約100sccm(標準毫升/分鐘)到大約700sccm的範圍內的流速提供給電漿製程室。

在一些實施例中，適合的含氧和含碳化合物可包括二氧化碳、一氧化碳和含氧的有機矽化合物。適合的含氧有機矽化合物包括四乙氧基矽烷、三乙氧基氟矽烷、1,3,5,7-四甲基環四矽氧烷、二甲基二乙氧基矽烷、二甲基二甲氧基矽烷、1,3-二甲基二矽氧烷、1,1,3,3-四甲基二矽氧烷、六甲基二矽氧烷、1,3-雙(矽亞甲基)二矽氧烷。雙(1-甲基二矽氧烷)甲烷，2,2-雙(1-甲基二矽氧烷)丙烷，六甲氧基二矽氧烷，1,3,5-三矽酮-2,4,6-三甲基，八甲基環四矽氧烷。1,3,5,7,9-五甲基環五矽氧烷，1,3,5,7-四矽氧烷-2,6-二氧-4,8-二甲基，六甲基環三矽氧烷，及其組合。

參照圖3，第一遮罩層409可以形成在抗反射塗層407上。第一遮罩層409可以是光阻層。第一遮罩層409可以具有複數個插塞結構201的圖案。

參照圖4，可以使用第一遮罩層409做為圖案導引(guide)來執行插塞蝕刻製程，以移除抗反射塗層407的一部分、第三導電材料405的一部分、第二導電材料403的一部分和第一導電材料401的一部分。在插塞蝕刻製程之後，抗反射塗層407可以被分成複數個部分。第一導電材料401層可以轉變成複數個底部導電層203。第二導電材料403層可以轉變成複數個中間導電層205。第三導電材料405層可以轉變成複數個頂部導電層207。

在一些實施例中，插塞蝕刻製程可以是一多步驟的蝕刻製程。例如，插塞蝕刻製程可以包括四個蝕刻階段，分別蝕刻抗反射塗層407、第三導電材料405、第二導電材料403和第一導電材料401。在一些實施例中，插塞蝕刻製程可以是非等向性(anisotropic)蝕刻製程。在一些實施例中，插塞蝕刻製程可以包括非等向性蝕刻製程和等向性(isotropic)蝕刻製程。例如，插塞蝕刻製程在蝕刻抗反射塗層407時可以是非等向性，而在蝕刻第二導電材料403時可以是等向性。

在一些實施例中，在插塞蝕刻製程的第二導電材料蝕刻階段，第二導電材料403與抗反射塗層407的蝕刻速率之比可以在大約100:1到大約1.05:1的範圍內、大約15:1到大約2:1的範圍內、或大約10:1到大約2:1的範圍內。在一些實施例中，在插塞蝕刻製程的第二導電材料蝕刻階段，第二導電材料403與第三導電材料405的蝕刻速率之比可以在大約100:1到大約1.05:1的範圍內、大約15:1到大約2:1的範圍內、或大約10:1到大約2:1的範圍內。在一些實施例中，在插塞蝕刻製程的第二導電材料蝕刻階段，第二導電材料403與第一導電材料401的蝕刻速率之比可以在大約100:1到大約1.05:1的範圍內、大約15:1到大約2:1的範圍內、或大約10:1到大約2:1的範圍內。在一些實施例中，在插塞蝕刻製程的第二導電材料蝕刻階段，第二導電材料403與底部介電質層301的蝕刻速率之比可以在大約100:1到大約1.05:1的範圍內、大約15:1到大約2:1的範圍內、或大約10:1到大約2:1的範圍內。

在一些實施例中，插塞蝕刻製程的第二導電材料蝕刻階段的蝕刻劑可以是，例如，氯氣和氬氣。蝕刻劑的流量對於氯來說可以是大約200sccm，對於氬來說是1000sccm。插塞蝕刻製程的第二導電材料蝕刻階段的製程溫度可以在大約50℃(攝氏度)到大約200℃的範圍內。插塞蝕刻製程的第二導電材料蝕刻階段的製程壓力可以在大約50毫托到大約10托(Torr)的範圍內。插塞蝕刻製程的第二導電材料蝕刻階段的製程持續時間可以在大約30秒到大約200秒的範圍內。在一些實施例中，底部介電質層301可以做為插塞蝕刻製程的蝕刻停止層。

為了簡明、清晰和方便描述，只描述一個底部導電層203，一個中間導電層205和一個頂部導電層207。

參照圖4，底部導電層203的寬度W1可以大於中間導電層205的寬度W2。中間導電層205的寬度W2可以小於頂部導電層207的寬度W3。底部導電層203的寬度W1和頂部導電層207的寬度W3可以實質上相同。換言之，底部導電層203、中層導電層205和頂層導電層207可以共同配置一I型剖面輪廓。

在一些實施例中，底部導電層203的厚度T1和頂部導電層207的厚度T2可以實質上相同。在一些實施例中，底部導電層203的厚度T1和頂部導電層207的厚度T2可以不同。例如，底部導電層203的厚度T1可以大於頂部導電層207的厚度T2。

參照圖5，複數個絕緣覆蓋層209可以選擇性地分別和相應的形成在複數個中間導電層205的側壁205S上，並完全覆蓋側壁205S。為了簡明、清晰和方便描述，只描述一個絕緣覆蓋層209。可對圖4所示的中間半導體元件執行熱氧化製程，在包括鋁的中間導電層205的側壁205S上可以形成一氧化層(例如，氧化鋁)。該氧化層可以稱為絕緣覆蓋層209。絕緣覆蓋層209可以防止中間導電層205在後續的半導體製程中受到污染或損壞。此外，絕緣覆蓋層209可以防止中間導電層205中的金屬離子擴散出來污染相鄰的元件，因此可以減少相鄰導電特徵之間的短路。

在一些實施例中，底部導電層203的寬度W1和總寬度W4(由中間導電層205的寬度W2和絕緣覆蓋層209的厚度T3組成)可以實質上相同。頂部導電層207的寬度W3和總寬度W4可以實質上相同。換言之，由底部導電層203的側壁203S、絕緣覆蓋層209的側壁209S和頂部導電層207的側壁207S組成的表面可以實質上垂直。應當理解，在本揭露內容的描述中，如果存在一水平面，而一表面與該水平面的偏差不超過該表面的均方根粗糙度的三倍，則該表面就是"實質上平坦"的。

在一些實施例中，絕緣覆蓋層209的厚度T3與中間導電層205的寬度W2之比可以在大約1∶20到大約1∶2000的範圍內、大約1∶50到大約1∶1800的範圍內、或大約1∶200到大約1∶1600的範圍內。

參照圖1、圖6和圖7，在步驟S13，可以在底部介電質層301上形成第一介電質層303。

參照圖6，第一介電質層303可以形成在底部介電質層301上，並完全覆蓋複數個插塞結構201和抗反射塗層407。換言之，第一介電質層303可以完全圍繞複數個插塞結構201。應當理解，中間導電層205藉由絕緣覆蓋層209而與第一介電質層303分開。可以執行平面化製程，如化學機械研磨(CMP)製程，直到抗反射塗層407的頂部表面曝露，以移除多餘的材料，並為後續製程步驟提供實質上平坦的表面。在一些實施例中，第一介電質層303的製作技術可以是，例如，多孔(porous)介電質材料。在一些實施例中，第一介電質層303的製作技術可以是，例如，多孔低k介電質材料、多孔聚合材料、有機旋塗式玻璃，或其組合，但不限於此。在一些實施例中，根據第一介電質層303的材料類型，第一介電質層303的孔隙(為清晰起見未顯示)的平均直徑範圍在大約10埃到大約200埃的範圍內。

參照圖7，可以執行回蝕(etch back)製程，將第一介電質層303的頂部表面303TS降低到頂部導電層207的頂部表面207TS和頂部導電層207的底部表面207BS之間的的垂直水平面VL1上。在回蝕製程中，抗反射塗層407可以做為保護層，防止底下的頂部導電層207受損壞。在一些實施例中，回蝕製程可以是一非等向性乾蝕刻製程。在一些實施例中，在回蝕製程中，第一介電質層303與抗反射塗層407的蝕刻速率之比可以在大約100：1到大約1.05：1的範圍內、大約15：1到大約2：1的範圍內、或大約10：1到大約2：1的範圍內。在一些實施例中，在回蝕製程中，第一介電質層303與頂部導電層207的蝕刻速率之比可以在大約100:1到大約1.05:1的範圍內、大約15:1到大約2:1的範圍內、或大約10:1到大約2:1的範圍內。

參照圖1、圖8、圖9，在步驟S15，可以在第一介電質層303上形成第二介電質層305，並在第二介電質層305上形成第三介電質層307。

參照圖8，第二介電質層305可以形成在第一介電質層303上，並完全覆蓋複數個插塞結構201和抗反射塗層407。在一些實施例中，第二介電質層305與第一介電質層303的製作材料可以不同。例如，第二介電質層305可以具有比第一介電質層303更大硬度的製作材料。在一些實施例中，第二介電質層305的製作技術可以是，例如，氧化矽、硼磷酸鹽玻璃、未摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃等或其組合。第二介電質層305的製作技術可以藉由沉積製程，如化學氣相沉積製程、電漿增強化學氣相沉積製程或類似製程。可以執行平坦化製程，如化學機械研磨製程，直到抗反射塗層407的頂部表面407TS曝露，以移除多餘的材料，並為後續製程步驟提供實質上平坦的表面。在平坦化製程之後，第二介電質層305的頂部表面305TS位於垂直水平面VL2上，大於頂部導電層207的頂部表面207TS。

參照圖9，第三介電質層307可以形成在第二介電質層305上並覆蓋抗反射塗層407。第三介電質層307的製作技術可以是，例如，二氧化矽、未摻雜的矽酸鹽玻璃、氟矽酸鹽玻璃、硼磷矽酸鹽玻璃、旋塗式低k介電質層、化學氣相沉積低k介電質層或其組合。在一些實施例中，第三介電質層307可以包括自平坦化的材料，如旋塗式玻璃或旋塗式低k介電質材料，如SiLK™。使用自平坦化的介電質材料可以避免執行後續的平坦化步驟。在一些實施例中，第三介電質層307的製作技術可以藉由沉積製程，例如，包括化學氣相沉積製程、電漿增強化學氣相沉積製程、蒸鍍製程或旋塗製程。

參照圖1、圖10和圖11，在步驟S17，可以在第三介電質層307中形成複數個觸點105並與複數個插塞結構201電連接。

參照圖10，可以執行開口蝕刻製程，以移除第三介電質層307的一部分，並完全移除抗反射塗層407。在開口蝕刻製程之後，可以形成複數個接觸孔103，複數個頂部導電層207可以透過複數個接觸孔103曝露。在開口蝕刻製程中，第三介電質層307與頂部導電層207的蝕刻速率之比可以在大約100：1到大約1.05：1的範圍內、大約15：1到大約2：1的範圍內、或大約10：1到大約2：1的範圍內。在開口蝕刻製程中，抗反射塗層407與頂部導電層207的蝕刻速率之比可以在大約100:1到大約1.05:1的範圍內、大約15:1到大約2:1的範圍內、或大約10:1到大約2:1的範圍內。

為了簡明、清晰和方便描述，只描述一個接觸孔103。

參照圖10，接觸孔103可以包括下部103L和上部103U。接觸孔103的下部103L可以位於抗反射塗層407被佔用的位置。上部103U可以沿第三介電質層307設置並與下部103L連通。下部103L的寬度W5可與頂部導電層207的寬度W3大致相同。上部103U的寬度W6可以大於下部103L的寬度W5。

參照圖11，複數個觸點105可以分別和相應地形成在複數個接觸孔103中。複數個觸點105可以與複數個插塞結構201電連接。複數個觸點105的製作技術可以是，例如，多晶矽、多晶鍺、多晶矽鍺、鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如，碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如，氮化鈦)、過渡金屬鋁化物或其組合。複數個觸點105的製作技術可以藉由，例如，化學氣相沉積製程、物理氣相沉積製程、濺鍍製程或類似製程。可以執行平面化製程，如化學機械研磨製程，直到第三介電質層307的頂部表面曝露，以移除多餘的材料，並為後續製程步驟提供實質上平坦的表面。

為了簡明、清晰和方便描述，只描述一個觸點105。觸點105可以包括下部105L和上部105U。觸點105的下部105L可以形成在頂部導電層207上，並由第二介電質層305圍繞。觸點105的上部105U可以形成在觸點105的下部105L上，並由第三介電質層307圍繞。由於觸點105的輪廓由接觸孔103決定，觸點105的下部105L可以具有與接觸孔103的下部103L相同的寬度W5，而觸點105的上部105U可以具有與接觸孔103的上部103U相同的寬度W6。在一些實施例中，下部105L的寬度W5可與頂部導電層207的寬度W3大致相同。上部105U的寬度W6可以大於下部105L的寬度W5。

圖12至圖15是剖視圖，例示本揭露另一實施例之半導體元件1B的製備流程。

參照圖12，可以用類似於圖2至圖5中說明的程序來製備一中間半導體元件，其描述在此不再重複。能量可移除材料411層可以形成在底部介電質層301上並圍繞複數個插塞結構201。能量可移除材料411可以包括，例如，熱分解材料、光子分解材料、電子束分解材料或其組合的材料。例如，能量可移除材料411可以包括基礎材料和可分解的致孔材料，且在曝露於能量源時可以被犧牲掉。基礎材料可以包括基於甲矽烷基的材料。可分解的致孔材料可包括致孔有機化合物，其為能量可移除材料411的基礎材料提供孔隙率。

參照圖13，能量可移除材料層411可以用類似於圖7所示的程序來進行凹陷，其描述在此不再重複。第二介電質層305可以用類似於圖8所示的程序在能量可移除材料層411上形成，其描述在此不再重複。第二介電質層305可以做為能量可移除材料層411的封蓋層。

參照圖14，可藉由對其施加能量源，對圖13中的中間半導體元件進行能量處理。能量源可以包括熱、光，或其組合。當熱做為能量源時，能量處理的溫度可以在大約800℃到大約900℃的範圍內。當光做為能量源時，可以使用紫外線。能量處理可以將可分解的致孔材料從能量可移除材料中移除，以產生空隙(孔隙)，而基礎材料仍留在原處。在能量處理之後，能量可移除材料層411可以轉變成第一介電質層303。

在一些實施例中，第一介電質層303可以包括一骨架和複數個設置在骨架之間的空位。複數個空位可以相互連接，並可以填充空氣。骨架可以包括，例如，氧化矽、低k材料或甲矽烷基醚。第一介電質層303可以有25%到100%的孔隙率。應當理解，當孔隙率為100%時，意思是第一多孔層415只包括一空的空間，第一介電質層303可以視為一氣隙。在一些實施例中，第一介電質層303的孔隙率可以在45%和95%的範圍內。第一介電質層303的複數個空隙可以用空氣填充。因此，第一介電質層303的介電常數可以明顯低於製作技術是，例如，氧化矽的層。因此，第一介電質層303可以顯著地減少複數個插塞結構201之間的寄生電容。亦即，第一介電質層303可以顯著地減輕感應或施加到複數個插塞結構201的電訊號之間的干擾效應。

參照圖15，第三介電質層307和複數個觸點105可以用類似於圖9至圖11所示的程序形成，其描述在此不再重複。

本揭露的一實施例提供一種半導體元件，包括：一基底；一插塞結構，包括設置在該基底上的一底部導電層、設置在該底部導電層上的一中間導電層、設置在該中間導電層上的一頂部導電層、以及覆蓋該中間導電層的一側壁並設置在該底部導電層和該頂部導電層之間的一絕緣覆蓋層；以及一第一介電質層，設置在該基底上並圍繞該插塞結構。該底部導電層的一寬度大於該中間導電層的一寬度。該頂部導電層的一寬度大於該中間導電層的該寬度。

本揭露的另一實施例提供一種半導體元件的製備方法，包括：提供一基底；依次在該基底上形成一第一導電材料的層、一第二導電材料的層、一第三導電材料的層和一抗反射塗層；執行一插塞蝕刻製程，將該第一導電材料的層轉變成該基底上的一底部導電層，將該第二導電材料的層轉變成該底部導電層上的一中間導電的層，並將該第三導電材料的層轉變成該中間導電層上的一頂層導電層；在該中間導電的層的一側壁上選擇性地形成一絕緣覆蓋層；以及在該基底上並圍繞一插塞結構形成一第一介電質層。該底部導電層、該中間導電層、該頂部導電層和該絕緣覆蓋層共同配置該插塞結構。該底部導電層的一寬度大於該中間導電層的一寬度，該頂部導電層的一寬度大於該中間導電層的該寬度。

由於本揭露的半導體元件的設計，絕緣覆蓋層209可以防止中間導電層205中的金屬離子擴散出來污染相鄰的元件(例如，第一介電質層303)，因此可以減少相鄰的導電特徵之間的短路。因此，半導體元件1A的可靠性和電氣特性性能可以得到改善。

雖然已詳述本揭露及其優點，然而應理解可以執行各種變化、取代與替代而不脫離揭露專利範圍所定義之本揭露的精神與範圍。例如，可以用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本揭露案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可以自本揭露的揭示內容理解可以根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包括於本揭露案之揭露專利範圍內。

1A:半導體元件 10:製備方法 101:基底 103:接觸孔 103L:下部 103U:上部 105:觸點 105L:下部 105U:上部 201:插塞結構 203:底部導電層 203S:側壁 205:中間導電層 205S:側壁 207:頂部導電層 207S:側壁 207TS:頂部表面 209:絕緣覆蓋層 209S:側壁 301:底部介電質層 303:第一介電質層 303TS:頂部表面 305:第二介電質層 307:第三介電質層 401:第一導電材料 403:第二導電材料 405:第三導電材料 407:抗反射塗層 407TS:頂部表面 409:第一遮罩層 411:能量可移除材料 S11:步驟 S13:步驟 S15:步驟 S17:步驟 T1:厚度 T2:厚度 T3:厚度 VL1:垂直水平面 VL2:垂直水平面 W1:寬度 W2:寬度 W3:寬度 W4:總寬度 W5:寬度 W6:寬度

參閱實施方式與揭露專利範圍合併考量圖式時，可以得以更全面了解本揭露案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1是流程圖，例示本揭露一實施例之半導體元件的製備方法。 圖2至圖11是剖視圖，例示本揭露一實施例之半導體元件的製備流程。 圖12至圖15是剖視圖，例示本揭露另一實施例之半導體元件的製備流程。

1A:半導體元件 101:基底 105:觸點 105L:下部 105U:上部 201:插塞結構 203:底部導電層 205:中間導電層 207:頂部導電層 209:絕緣覆蓋層 301:底部介電質層 303:第一介電質層 305:第二介電質層 307:第三介電質層 W1:寬度 W2:寬度 W3:寬度 W5:寬度 W6:寬度

Claims (19)

1. 一種半導體元件，包括：一基底；一插塞結構，包括：一底部導電層，設置在該基底上；一中間導電層，設置在該底部導電層上；一頂部導電層，設置在該中間導電層上；以及一絕緣覆蓋層，覆蓋該中間導電層的一側壁並設置在該底部導電層和該頂部導電層之間；以及一第一介電質層，設置在該基底上並圍繞該插塞結構；其中該底部導電層的一寬度大於該中間導電層的一寬度；其中該頂部導電層的一寬度大於該中間導電層的該寬度；其中該底部導電層的該寬度和由該中間導電層的該寬度和該絕緣覆蓋層的一厚度組成的一總寬度相同。
2. 如請求項1所述的半導體元件，其中該頂部導電層的一側壁、該絕緣覆蓋層的一側壁和該底部導電層的一側壁實質上共面。
3. 如請求項2所述的半導體元件，其中該第一介電質層的一頂部表面位於大約該頂部導電層的一頂部表面和該頂部導電層的一底部表面之間的一垂直水平面上。
4. 如請求項2所述的半導體元件，更包括一底部介電質層，設置在該第一介電質層和該基底之間。
5. 如請求項3所述的半導體元件，更包括一第二介電質層，設置在該第一介電質層上，其中該第二介電質層的一頂部表面位在大於該頂部導電層的該頂部表面的一垂直水平面上。
6. 如請求項5所述的半導體元件，更包括一觸點，設置在該頂部導電層上並與該頂部導電層電連接。
7. 如請求項6所述的半導體元件，其中該觸點包括一下部和一上部，該下部設置在該頂部導電層上，該上部設置在該下部上，且該上部的一寬度大於該下部的一寬度。
8. 如請求項7所述的半導體元件，更包括一第三介電質層，設置在該第二介電質層上並圍繞該觸點。
9. 如請求項8所述的半導體元件，其中該底部導電層的一厚度和該頂部導電層的一厚度相同。
10. 如請求項8所述的半導體元件，其中該底部導電層的一厚度大於該頂部導電層的一厚度。
11. 如請求項8所述的半導體元件，其中該第一介電質層包括一多孔介電質材料，該中間導電層包括鋁和銅，該底部導電層和該頂部導電層包括鈦和氮化鈦，以及該絕緣覆蓋層包括氧化鋁。
12. 如請求項1所述的半導體元件，其中該絕緣覆蓋層的一厚度與該中間導電層的一寬度之比在大約1：20到大約1：2000的範圍內。
13. 一種半導體元件的製備方法，包括：提供一基底；依次在該基底上形成一第一導電材料的層、一第二導電材料的層、一第三導電材料的層和一抗反射塗層；執行一插塞蝕刻製程，將該第一導電材料的層轉變成該基底上的一底部導電層，將該第二導電材料的層轉變成該底部導電層上的一中間導電的層，並將該第三導電材料的層轉變成該中間導電層上的一頂層導電層；在該中間導電層的一側壁上選擇性地形成一絕緣覆蓋層，其中該底部導電層、該中間導電層、該頂部導電層和該絕緣覆蓋層共同配置一插塞結構；以及在該基底上並圍繞該插塞結構形成一第一介電質層；其中該底部導電層的一寬度大於該中間導電層的一寬度，該頂部導電層的一寬度大於該中間導電層的該寬度。
14. 如請求項13所述的半導體元件的製備方法，其中該第一介電質層包括一多孔介電質材料，該中間導電層包括鋁和銅，該底部導電層和該頂部 導電層包括鈦和氮化鈦，以及該絕緣覆蓋層包括氧化鋁。
15. 如請求項14所述的半導體元件的製備方法，更包括在該第一介電質層和該基底之間形成一底部介電質層。
16. 如請求項15所述的半導體元件的製備方法，更包括執行一回蝕(etch back)製程，將該第一介電質層的一頂部表面降低到該頂部導電層的一頂部表面和該頂部導電層的一底部表面之間的一垂直水平面上。
17. 如請求項16所述的半導體元件的製備方法，更包括：在該第一介電質層上並圍繞著該頂部導電層和抗反射塗層形成一第二介電質層；在該第二介電質層和該抗反射塗層上形成一第三介電質層；藉由移除該抗反射塗層和該第三介電質層的一部分以形成一接觸孔，其中該頂部導電層透過該接觸孔曝露；以及在該接觸孔中形成一觸點，以與該頂部導電層電連接。
18. 如請求項17所述的半導體元件的製備方法，其中該第二介電質層的一硬度可以大於該第一介電質層的一硬度。
19. 如請求項18所述的半導體元件的製備方法，其中該底部介電質層包括二氧化矽、未摻雜的矽酸鹽玻璃、氟矽酸鹽玻璃、硼磷矽酸鹽玻璃、旋塗式低介電常數(低k)介電質層、化學氣相沉積低k介電質層，或其組合。

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