TW202114114A - 一維垂直邊緣阻斷（ｖｅｂ）通孔及插塞 - Google Patents

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Abstract

本文中所揭示之實施例包含半導體裝置和形成此等裝置的方法。在一實施例中，半導體裝置，包括：第一層間電介質(ILD)；在該第一ILD中的複數個源極/汲極(S/D)接觸；在該第一ILD中的複數個閘極接觸，其中，該等閘極接觸和該等S/D接觸係排列成交替的圖案，且其中，該等閘極接觸的頂面係在該等S/D接觸的頂面之下而使得由該第一ILD之側壁面所界定的通道係位在各個該等閘極接觸之上；部分地填滿第一閘極接觸之上的第一通道之遮罩層；以及填充金屬，其填滿與該第一閘極接觸相鄰的第二閘極接觸之上的第二通道。

Description

一維垂直邊緣阻斷（ＶＥＢ）通孔及插塞
本發明之實施例係有關半導體結構和處理的領域，尤其有關藉由使用垂直邊緣阻斷(VEB)來改善邊緣放置誤差界限(margin)的方法。
在後段(back end of line (BEOL))製作中，需要導電通孔和絕緣插塞以便在BEOL堆疊的諸層之間提供所想要的電性路由。在通孔和插塞的製作期間，邊緣放置誤差可能在裝置中產生缺陷。例如，邊緣放置誤差可能導致不想要之通孔的產生，其導致BEOL堆疊中所不想要的短路。在有些BEOL堆疊中，格柵(grating)被用來提供增加的覆蓋界限以避免邊緣放置誤差。然而，當臨界尺寸持續縮小(scale)時，格柵的寬度減小。因此，邊緣放置誤差的界限持續減小。
及
本文中所說明的實施例包括半導體裝置以及使用垂直邊緣阻斷(VEB)特徵來形成此等裝置的方法。在下面的說明中，許多特定的細節被提出，諸如特定的整合及材料體制，以便提供本發明之實施例的透徹了解。對習於此技藝者而言將顯而易知的是，本發明之實施例可以在沒有這些特定細節的情況下被實踐。在其他例子中，眾所周知的特徵，諸如積體電路設計布局，並未被詳細說明以免不必要地模糊了本發明的實施例。此外，將領會到的是，圖形中所顯示之各種實施例為例式性的表示，而且不必要按比例繪出。
某些術語在下面的說明中僅用做參考的目的，因而不打算用來限定。舉例而言，諸如「上方」、「下方」、「之上」、「之下」、「底部」、和「頂部」等用語係指在圖形中做成參考的方向。諸如「前面」、「後面」、「背面」、「側面」等用語說明組件在一致但任意之參考框架內之部位的方位及/或位置，藉由參考說明正在討論中之組件的本文及其相關圖形而使其清楚明確。這樣的術語可包含上面特別提及的字詞、其衍生詞、以及類似輸入的字詞。
如上所述，當半導體裝置持續縮小(scale)到更小的臨界尺寸時，邊緣放置誤差界限係持續縮減。可供使用之邊緣放置誤差界限的範例係顯示於圖1A中。半導體裝置100被顯示於圖1A中。該半導體裝置100包含基板105和包含複數條平行線的格柵120。硬遮罩110被設置於格柵120之上，而且抗蝕劑層130和抗反射塗層132被設置於硬遮罩110之上。如所示者，格柵120具有間距P以及該等線各自具有寬度W。例如，間距P可以為約30 nm以及寬度W可以為約12 nm。
如所示者，在格柵120的線之間的通道之上的開口135被圖案化成抗蝕劑層130。該開口135可以具有邊緣放置誤差界限M1 。在間距P為約30 nm以及寬度W為約12 nm的情況下，邊緣放置誤差界限M1 僅為約6 nm。也就是說，系統中所有的覆蓋誤差可以加起來總共僅為約6 nm。如果覆蓋誤差超過6 nm，則有機會該開口135將會不經意地延伸於相鄰的通道之上。這將導致半導體裝置中的缺陷(例如，不想要的通孔或插塞)。
因此，本文中所揭示的實施例包括增加邊緣放置誤差界限的垂直邊緣阻斷(VEB)遮罩層。該界限上的增加允許對印刷缺陷(printing defect)的更大保護，並且允許半導體裝置之縮小到更小的臨界尺寸(CD)的改進。半導體裝置101之使用VEB遮罩層140的範例被顯示於圖1B中。
現在參照圖1B，依據一實施例之半導體裝置101的剖面繪示圖被顯示出。半導體裝置101可以實質上類似於圖1A中所繪示的半導體裝置100，除了格柵120外襯有(lined with)VEB遮罩層140之外。VEB遮罩層140為沿著格柵120之側壁面和頂面而設置的共形層(conformal layer)。VEB遮罩層140的包含因此增加了格柵120中線的寬度。就此而言，邊緣放置誤差界限M2 增加。例如，可以使邊緣放置誤差界限M2 增加實際上等於VEB遮罩層140之厚度T的量。例如，VEB遮罩層140可具有約5 nm的厚度。在此等實施例中，可以使邊緣放置誤差界限M2 從6 nm增加至11 nm。
現在參照圖2A至2E，顯示依據一實施例之一序列的剖面繪示圖，其描述使用VEB遮罩層240來形成半導體裝置200中之通孔的過程。
現在參照圖2A，顯示依據一實施例之半導體裝置200的剖面繪示圖。在所繪示的實施例中，僅後段(BEOL)堆疊的一部分被顯示出。要領會到，BEOL堆疊可以被設置在半導體基板之上。在一實施例中，底層的半導體基板可以是被用來製造積體電路的一般工件物體。該半導體基板常常包含晶圓或其他塊矽或者另一半導體材料。適合的半導體基板包含但不限於單晶矽、多晶矽、和絕緣體上矽(SOI)，以及由其他半導體材料所形成之類似的基板，諸如包含鍺、碳、或III-V族材料的基板。該半導體基板，視製造的階段而定，常常包含電晶體、積體電路、等等。該基板也可包含半導體材料、金屬、電介質、摻雜劑、和半導體基板中所普遍發現的其他材料。
在所繪示的實施例中，BEOL堆疊的互連層被顯示出。例如，金屬層219和金屬層219之上的層間電介質(ILD)205被繪示出。金屬層219可包括被用來提供到底層半導體基板上之裝置的互連之導電跡線。在一實施例中，如同也在本說明書通篇所使用者，金屬層或互連線材料(和通孔材料)係由一種或更多種金屬或其他導電結構組成。一個常見的範例為銅線以及可以或可不包含銅與周圍的ILD材料之間的阻障層的結構之使用。如同本文中所使用者，用語金屬包含多種金屬的合金、堆疊、或其他組合。例如，金屬互連線可包含阻障層(例如，包含Ta、TaN、Ti、或TiN之一或多者的層)、不同金屬或合金的堆疊、等等。因此，互連線可以是單一材料層，或者可以由幾層所形成，包含導電襯墊(liner)層和填充層。任何適合的沉積製程，諸如電鍍、化學氣相沉積或物理氣相沉積，可以被用來形成互連線。在一實施例中，互連線係由導電材料組成，諸如但不限於Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au、或其合金。該等互連線在此技藝中有時候也被稱為跡線、配線、線路、金屬、或者僅稱為互連。
在一實施例中，如同本說明書通篇所使用者，層間電介質(ILD)材料係由一層的電介質或絕緣材料組成或者包含一層的電介質或絕緣材料。適合之電介質材料的範例包含但不限於矽氧化物(例如，二氧化矽(SiO2 ))、摻雜之矽氧化物、氟化矽氧化物、摻雜碳的矽氧化物、習於此技藝者所已知之各式各樣的低k電介質材料、以及其組合。該層間電介質材料可以藉由習知技術，諸如，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、或藉由其他的沉積方法來予以形成。
在一實施例中，格柵220係位在ILD 205之上。格柵220可包括以固定間距而被隔開的複數條平行線。格柵220可為對底層ILD 205有蝕刻選擇性之任何適合的材料。例如，格柵220可包括硬遮罩材料。在一些實施例中，格柵220可包括單一材料層，或者格柵220可包括一個以上材料層的堆疊。
在一實施例中，VEB遮罩層240被設置在格柵220之上。VEB遮罩層240可為共形層。也就是說，VEB遮罩層240可以外襯格柵220的側壁面和頂面。VEB遮罩層240也可以被設置在ILD 205位在格柵220之間的露出頂面之上。任何適合的共形沉積製程可以被用來沉積VEB遮罩層240。例如，VEB遮罩層240可以藉由原子層沉積(ALD)、CVD等等來予以沉積。在一實施例中，VEB遮罩層240可以具有厚度T。在一實施例中，厚度T可為約10 nm或更少，或者約5 nm或更少。VEB遮罩層240可包括對周圍材料(surrounding material)有蝕刻選擇性的材料。例如，VEB遮罩層240可包括矽和氮(例如，SiN)、矽和氧(例如，SiO2 )、鋁和氧(例如，Al2 O)、或鈦和氮(例如，TiN)。在一實施例中，VEB遮罩層240縮減通道在格柵220的相鄰線之間的寬度。例如，通道242可以由VEB遮罩層240的垂直部位來予以界定。
現在參照圖2B，顯示依據一實施例，在硬遮罩210被設置在半導體裝置200之上而且被圖案化之後的剖面繪示圖。在一實施例中，硬遮罩210可填滿格柵220之間的通道242。硬遮罩210填滿通道242的部位在本文中可以被稱為硬遮罩212。硬遮罩210可以用任何適合的微影製程來予以圖案化。例如，在圖案化製程中所使用的抗反射塗佈層(ARC)232係顯示在硬遮罩210上方。要領會到，其他層(例如，抗蝕劑層等等)也可以被使用於圖案化製程中。
在一實施例中，硬遮罩210被圖案化而形成在該等通道242的其中之一上方的開口237。圖案化製程清除包含露出通道242中該硬遮罩212之部位的硬遮罩210。也就是說，通道242實際上在該圖案化製程期間被清除，而且VEB遮罩層240的側壁面被暴露出。
現在參照圖2C，顯示依據一實施例，在硬遮罩210被凹入後之半導體裝置200的剖面繪示圖。在一實施例中，硬遮罩210可以被凹入而使得僅該硬遮罩212在通道242中之部位保留不變。如所示者，該硬遮罩212之該等部位的頂面被凹入於VEB遮罩層240的頂面之下。在一實施例中，硬遮罩210/212可以用蝕刻製程來予以凹入。
現在參照圖2D，顯示依據一實施例，該半導體裝置200在VEB遮罩層240被選擇性地蝕刻之後的剖面繪示圖。在一實施例中，VEB遮罩層240可以用等向性蝕刻製程來予以蝕刻。等向性蝕刻製程的使用讓VEB遮罩層240在露出通道242中之部位能夠被清除，且同時保留VEB遮罩層240受到硬遮罩212所保護之部位。VEB遮罩層240的選擇性去除提供被清空的通道243以及提供全寬度通孔可以被圖案化的位置。
在一特別實施例中，等向性蝕刻製程為定時的蝕刻製程。例如，該蝕刻製程可以被定時而使得在通道242被完全清空之後，該蝕刻製程才停止。因為VEB遮罩層240的側壁面被硬遮罩212所保護，所以定時蝕刻的使用限制了頂面的去除。然而，由於該蝕刻製程的等向性本質，所以在一些實施例中，VEB遮罩層240之剩餘部位的頂面可以被凹入於該硬遮罩212的頂面之下。
現在參照圖2E，顯示依據一實施例，該半導體裝置200在通道243下方的通孔開口244被轉移入下面的ILD 205中之後的剖面繪示圖。如所示者，VEB遮罩層240、硬遮罩212、和格柵220的殘留部位提供對不想要有通孔開口之處的下層ILD 205的保護。
現在參照圖2F，顯示依據一實施例，該半導體裝置200在形成通孔245和第二金屬層217之後的剖面繪示圖。在一實施例中，在VEB遮罩層240和硬遮罩212的殘留部位被去除之後，通孔245和第二金屬層217可以被沉積。通孔245和第二金屬層217可以用任何適合的製程來予以沉積，諸如，電鍍等等。在一實施例中，通孔245提供第一金屬層219與第二金屬層217之間的電耦合。
現在參照圖3A和3B，顯示依據一實施例，描述該半導體裝置300在通孔開口344被形成之後的平面顯微照片和剖面顯微照片。在圖3A中，可以看見包括複數個實質為平行線的格柵320。下層ILD 305和通孔開口344可以看見在格柵320的平行線之間。在圖3B中，其顯示格柵320的平行線可具有不必要為矩形的剖面，如同上面的圖形中所示。例如，格柵320的平行線可具有圓形的頂面。類似地，通孔開口344可以具有圓形的表面。
現在參照圖4A至4G，顯示依據一實施例，描述用以形成半導體裝置400的互連層中之插塞的製程之一序列的剖面繪示圖。
現在參照圖4A，顯示依據一實施例之半導體裝置400的剖面繪示圖，其具有格柵420。在一實施例中，半導體裝置400可包括金屬層419和在金屬層419之上的ILD 405。格柵420可包括以規律間距隔開的複數條平行線。
在一實施例中，VEB遮罩層440係設置在格柵420之上。該VEB遮罩層440可以為共形層。也就是說，VEB遮罩層440可以外襯格柵420的側壁面和頂面。VEB遮罩層440也可以被設置在ILD 405位在格柵420之間的露出頂面之上。任何適合的共形沉積製程可以被用來沉積VEB遮罩層440。例如，VEB遮罩層440可以藉由ALD、CVD等等來予以沉積。在一實施例中，VEB遮罩層440可以具有厚度T。在一實施例中，厚度T可為約10 nm或更少，或者約5 nm或更少。VEB遮罩層440可包括對周圍材料有蝕刻選擇性的材料。例如，VEB遮罩層440可包括矽和氮(例如，SiN)、矽和氧(例如，SiO2 )、鋁和氧(例如，Al2 O)、或鈦和氮(例如，TiN)。在一實施例中，VEB遮罩層440縮減通道在格柵420的相鄰線之間的寬度。例如，通道442可以由VEB遮罩層440的垂直部位來予以界定。
現在參照圖4B，顯示依據一實施例，在硬遮罩410被設置在柵格之上後的剖面繪示圖。在一實施例中，硬遮罩410可填滿格柵的通道442。例如，硬遮罩412的部位可填滿通道442。在一實施例中，複數個圖案化層可以被設置在硬遮罩410之上。例如，圖案化層可包括矽氧化物層451、第二硬遮罩層452、ARC 432、及抗蝕劑層430。在一實施例中，抗蝕劑層430可以被圖案化而形成開口435。
現在參照圖4C，顯示依據一實施例，在硬遮罩410被圖案化之後的剖面繪示圖。在一實施例中，硬遮罩410可以被圖案化而形成在該等通道442的其中之一上方的開口437。圖案化製程清除包含露出通道442中該硬遮罩412之部位的硬遮罩410。也就是說，通道442實際上在該圖案化製程期間被清除，而且VEB遮罩層440的側壁面被暴露出。
現在參照圖4D，顯示依據一實施例，在插塞455被設置於開口437和露出通道442中之後的剖面繪示圖。在一實施例中，插塞455可為對硬遮罩412有蝕刻選擇性之任何適合的材料。例如，插塞455可為氧化物。
現在參照圖4E，顯示依據一實施例，在插塞455被凹入且硬遮罩410被去除之後的剖面繪示圖。在一實施例中，硬遮罩的去除使未受插塞455所保護的通道442打開而且使VEB遮罩層440的部位暴露出。在一實施例中，硬遮罩410可以用灰化製程、蝕刻製程、等等來予以去除。
現在參照圖4F，顯示依據一實施例，在VEB遮罩層440被選擇性地蝕刻之後的剖面繪示圖。在一實施例中，VEB遮罩層440可以用等向性蝕刻製程來予以蝕刻。等向性蝕刻製程的使用讓VEB遮罩層440在露出通道442中之部位能夠被清除而形成通道443，且同時保留VEB遮罩層440受到插塞455所保護之部位。在一特別實施例中，等向性蝕刻製程為定時的蝕刻製程。例如，該蝕刻製程可以被定時而使得在通道443被完全清空之後，該蝕刻製程才停止。
現在參照圖4G，顯示依據一實施例，在開口444被轉移入ILD 405中之後的剖面繪示圖。在一實施例中，開口444可以使用通道443作為遮罩層來予以圖案化。因此，ILD 405在插塞455下方的區域被保留。
現在參照圖5A和5B，顯示依據一實施例，描述該半導體裝置500之插塞555的形成之後的一序列平面顯微照片。如圖5A中所示，插塞555延伸於格柵520之該等線的部位之上。此外，圖5A繪示該等通道542作為狹窄的縫隙。這是因為VEB遮罩層仍然存在而且縮減了開口在格柵520的諸線之間的寬度。如圖5B中，VEB遮罩層已經被去除而且開口543被顯示出。因為VEB遮罩層已經被去除，所以開口543比圖5A中的開口542更寬。除此之外，插塞555也可被縮小。也就是說，因為沿著沒有被VEB遮罩層所直接接觸的側壁面沒有保護，所以插塞555在尺寸上可以被縮小。
現在參照圖6A到6D，顯示依據一實施例，描述用以形成包含VEB遮罩層之半導體裝置600的製程之一序列的剖面繪示圖。
現在參照圖6A，顯示依據一實施例之半導體裝置600的剖面繪示圖，其具有複數個閘極接觸672和複數個源極/汲極(S/D)接觸671。在一實施例中，閘極接觸672和S/D接觸671可以被嵌入第一ILD 673中。閘極接觸672可以和S/D接觸671呈現交替圖案。例如，S/D接觸671可以位在第一閘極接觸672A 與第二閘極接觸672B 之間。在一實施例中，閘極接觸672的頂面可以被凹入而使得他們在S/D接觸671的頂面之下。因此，第一ILD 673中的通道677係位在閘極接觸672的上方。在一實施例中，S/D接觸671的頂面可以被遮罩層675所覆蓋。
在一實施例中，VEB遮罩層640可以位在S/D接觸671、閘極接觸672、和第一ILD 673之上。VEB遮罩層640為共形層。就此而言，VEB遮罩層640沿著通道677的側壁面而延伸。通道677的剩餘容積可以用第二ILD 674來填滿。在一實施例中，VEB遮罩層640的部位可以在第二ILD 674與S/D接觸671之間。在一實施例中，VEB遮罩層640可以實際上類似於上面所述的VEB遮罩層，除了VEB遮罩層640為絕緣性材料以外。因此，VEB遮罩層640可以具有為10 nm或更少或者5 nm或更少的厚度T，而且VEB遮罩層640可包括矽和氮(例如，SiN)、矽和氧(例如，SiO2 )、或鋁和氧(例如，Al2 O)。
現在參照圖6B，顯示依據一實施例，在開口637被形成入第二ILD 674中之後的剖面繪示圖。在一實施例中，開口637可以位在閘極接觸672A 的上方。開口637可以導致通道642被清除而使得VEB遮罩層640的側壁面被暴露出。
現在參照圖6C，顯示依據一實施例，在開口637中的VEB遮罩層640被去除之後的剖面繪示圖。在一實施例中，VEB遮罩層640可以用等向性蝕刻製程來予以去除。VEB遮罩層640的去除導致在閘極電極672A 上方的通道677被清除。在一實施例中，通道677的寬度小於開口637讓第二ILD 674通過的寬度。
現在參照圖6D，顯示依據一實施例，在填充金屬678被設置於通道677中之後的剖面繪示圖。在一實施例中，填充金屬678可以和閘極接觸672A 直接接觸。此外，填充金屬678也可以和VEB遮罩層640的部位相接觸。在一實施例中，填充金屬678可以具有在通道677中的第一寬度，以及大於通過第二ILD 674之第一寬度的第二寬度。在一些實施例中，填充金屬678的一部份可以直接在鄰接於閘極接觸672A 之S/D接觸671的上方。
在本文中所揭示的實施例可以被用來製造各式各樣不同類型的積體電路及/或微電子裝置。此等積體電路的範例包含但不限於處理器、晶片組組件、圖形處理器、數位訊號處理器、微控制器、等等。在其他實施例中，半導體記憶體可以被製造。而且，積體電路或其他微電子裝置可以被使用於此技藝中所已知之各式各樣的電子裝置。例如，在電腦系統(例如，桌上型、膝上型、伺服器)、蜂巢式電話、個人電子產品、等等中。此等積體電路可以和系統中的匯流排以及其他組件相耦接。例如，處理器可以藉由一個或更多個匯流排而被耦接至記憶體、晶片組等等。處理器、記憶體、晶片組之各者可潛在地使用本文中所揭示的方法來予以製造。
圖7繪示依據本發明實施例的一種實作之計算裝置700。計算裝置700收納一板702。該板702可包含許多組件，其包含但不限於處理器704和至少一個通訊晶片706。該處理器704被實體及電耦接至該板702。在一些實作中，該至少一個通訊晶片706也被實體及電耦接至該板702。在其他實作中，該通訊晶片706為該處理器704的部分。
視其應用而定，計算裝置700可包含可以或可以不被實體及電耦接至該板702的其他組件。這些其他組件包含但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機、以及大量儲存裝置(諸如，硬碟機、光碟(CD)、數位多功能碟片(DVD)、等等)。
該通訊晶片706致能將資料從該計算裝置700轉移出或者將資料轉移至該計算裝置700的無線通訊。術語「無線」及其衍生詞可以被用來描述電路、裝置、系統、方法、技術、通訊通道、等等，其可以經由調變後之電磁輻射透過非固態媒體來通訊資料。該術語並不隱含相關裝置並不含有任何導線，雖然在有些實施例中它們可能不是不含有任何導線。該通訊晶片706可以施行許多無線標準或協定的任何一者，其包含但不限於Wi-Fi (IEEE 802.11系列)、Wi-MAX (IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物、以及被稱為3G、4G、5G及未來世代之任何其他的無線協定。該計算裝置700可以包含複數個通訊晶片706。例如，第一通訊晶片706可以專用於較短程的無線通訊(諸如，Wi-Fi和藍牙)，且第二通訊晶片706可以專用於較長程的無線通訊(諸如，GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO等等)。
該計算裝置700的該處理器704包含封裝在該處理器704內的積體電路晶粒。在一實施例中，該處理器704的積體電路晶粒可包括BEOL堆疊，其包括可使用VEB遮罩層來予以製造的一個或更多個插塞及/或通孔，如同本文中所說明的。術語「處理器」可以指任何裝置或裝置的部分，其處理來自暫存器及/或記憶體的電子資料，以將該電子資料轉變成可以被儲存在暫存器及/或記憶體的其他電子資料。
該通訊晶片706也包含封裝在該通訊晶片706內的積體電路晶粒。在一實施例中，該通訊晶片的積體電路晶粒可包括BEOL堆疊，其包括可使用VEB遮罩層來予以製造的一個或更多個插塞及/或通孔，如同本文中所說明的。
在其他實作中，收納在該計算裝置700內的另一組件可包括BEOL堆疊，其包括可使用VEB遮罩層來予以製造的一個或更多個插塞及/或通孔，如同本文中所說明的。
在各種實作中，該計算裝置700可以為膝上型電腦、小筆電(netbook)、筆記型電腦、超筆電(ultrabook)、智慧型手機、平板電腦、個人數位助理(PDA)、超級行動個人電腦(ultramobile PC)、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在其他實作中，該計算裝置700可以為處理資料的任何其他電子裝置。
圖8繪示包含本發明的一個或更多個實施例的中介層800。該中介層800為用來使第一基板802橋接至第二基板804的中間基板。該第一基板802可為例如積體電路晶粒。該第二基板804可為例如記憶體模組、電腦主機板、或另一積體電路晶粒。在一實施例中，該第一基板802和該第二基板804兩者的其中之一可包括BEOL堆疊，其包括可使用VEB遮罩層來予以製造的一個或更多個插塞及/或通孔，依據本文中所說明的實施例。通常，該中介層800的目的在於將連接擴散至更寬的間距或者將連接重新路由至不同的連接。例如，中介層800可以使積體電路晶粒耦接至球狀柵格陣列(BGA)806，其隨後可以被耦接至該第二基板804。在一些實施例中，該第一和第二基板802/804係附接至該中介層800的相反側。在其他實施例中，該第一和第二基板802/804係附接至該中介層800的同一側。而且在其他實施例中，三個或更多個基板可以經由該中介層800而互連。
該中介層800可以由環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或者諸如聚醯亞胺的聚合物材料所形成。在其他實作中，該中介層800可以由交替的剛性或撓性材料所形成，其可包含使用於半導體基板中之上面所述相同的材料，諸如矽、鍺、以及其他III-V族和第IV族材料。
該中介層800可以包含金屬互連808及通孔(via)810，其包含但不限於矽穿孔(TSV)812。該中介層800可另包含嵌入式裝置814，其包含被動及主動裝置。此等裝置包含但不限於電容器、解耦電容器、電阻器、電感器、熔斷器材(fuse)、二極體、變壓器、感測器、以及靜電放電(ESD)裝置。諸如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感測器、及MEMS裝置之更複雜的裝置也可以被形成在該中介層800上。依據本發明的實施例，本文中所揭示的設備或處理器可以被使用於中介層800的製作中。
因此，本發明的實施例可包括BEOL堆疊，其包括使用邊緣放置誤差遷移方案以及結果結構來予以製造的一個或更多個插塞、通孔及/或切口。
本發明實施例之繪示施行的上述說明，包含摘要中所說明的，並不打算是詳盡無遺的或者將本發明限定在所揭示的精準形式中。雖然本發明的特定施行及其範例為了說明性目的而被敘述於本文中，但是各種等效的變型在本發明的範疇之內係可能的，如同習於此技藝者所將確知者。
這些變型鑑於上面的詳細說明而可以被做成於本發明。下面的申請專利範圍中所使用的術語不應該被建構來將本發明限制於說明書和申請專利範圍中所揭示的特定施行。反而，本發明的範疇完全要由下面的申請專利範圍來決定，其係要依據申請專利範圍釋譯所建立的學說教條來予以建構。
範例1：一種半導體裝置，包括：第一層間電介質(ILD)；在該第一ILD中的複數個源極/汲極(S/D)接觸；在該第一ILD中的複數個閘極接觸，其中，該等閘極接觸和該等S/D接觸係排列成交替的圖案，且其中，該等閘極接觸的頂面係在該等S/D接觸的頂面之下而使得由該第一ILD之側壁面所界定的通道係位在各個該等閘極接觸之上；部分地填滿第一閘極接觸之上的第一通道之遮罩層；以及填充金屬，其填滿與該第一閘極接觸相鄰的第二閘極接觸之上的第二通道。
範例2：範例1的半導體裝置，另包括：第二ILD，其中，該第二ILD填滿該第一通道之未被該遮罩層所填滿的剩餘部位。
範例3：範例2的半導體裝置，其中，該填充金屬通過該第二ILD，且其中，該第二ILD中之該填充金屬的寬度大於該第二通道的寬度。
範例4：範例2的半導體裝置，其中，該遮罩層係在該第二ILD與該等S/D接觸中的一個或更多個之間。
範例5：範例4的半導體裝置，其中，該填充金屬直接接觸該遮罩層。
範例6：範例1至5的半導體裝置，其中，該遮罩層為外襯該第一通道之側壁面和底面的共形層。
範例7：範例1至6的半導體裝置，其中，該遮罩層的厚度為約5 nm或更少。
範例8：範例1至7的半導體裝置，其中，該遮罩層包括矽和氮、矽和氧、或鋁和氧。
範例9：一種製作互連層於半導體晶粒之上的方法，該方法包括：製作包括複數條平行線的格柵於基板之上，其中，該等平行線界定複數個通道；沉積遮罩層於該格柵之上；沉積硬遮罩於該遮罩層之上，其中，該硬遮罩填滿該複數個通道；圖案化該硬遮罩以形成橫跨於相鄰線之間的開口，其中，從露出於該開口下方的該通道中清除該硬遮罩；使該硬遮罩凹入，其中，該硬遮罩的頂面係在該遮罩層的頂面之下；以及用等向性蝕刻製程來蝕刻該遮罩層，其中，該蝕刻製程從該露出的通道中清除該遮罩層。
範例10：範例9的方法，另包括：蝕刻該基板以形成開口於該基板中。
範例11：範例10的方法，其中，該開口使下面的跡線暴露出。
範例12：範例9至11的方法，其中，蝕刻該遮罩層從該格柵的頂面去除該遮罩層。
範例13：範例9至12的方法，其中，在該等向性蝕刻製程期間，該硬遮罩的剩餘部位覆蓋該遮罩層的垂直面並且防止該硬遮罩的明顯去除。
範例14：範例9至13的方法，其中，該等向性蝕刻製程為定時的蝕刻。
範例15：範例9至14的方法，其中，該遮罩層具有為約5 nm或更少的厚度。
範例16：範例9至15的方法，其中，該格柵的該等平行線具有約30 nm或更少的間距，且其中，該格柵的該等平行線具有約12 nm或更少的寬度。
範例17：範例9至16的方法，其中，該遮罩層對該格柵有蝕刻選擇性。
範例18：範例17的方法，其中，該遮罩層包括矽和氮、矽和氧、鋁和氧、或鈦和氮。
範例19：一種製作互連層於半導體晶粒之上的方法，該方法包括：製作包括複數條平行線的格柵於基板之上，其中，該等平行線界定複數個通道；沉積遮罩層於該格柵之上；沉積硬遮罩於該遮罩層之上，其中，該硬遮罩填滿該複數個通道；圖案化該硬遮罩以形成橫跨於相鄰線之間的開口，其中，從露出於該開口下方的該通道中清除該硬遮罩；以插塞填滿該開口；去除該硬遮罩；用等向性蝕刻製程來蝕刻該遮罩層，其中，該遮罩層係從該遮罩層未被該插塞所覆蓋的位置而被去除；以及將該複數個通道之該等露出部位的該圖案轉移至該基板中。
範例20：範例19的方法，其中，該遮罩層具有為約5 nm或更少的厚度。
範例21：範例19或20的方法，其中，該遮罩層包括矽和氮、矽和氧、鋁和氧、或鈦和氮。
範例22：範例19至21的方法，其中，該插塞沿著該通道之方向的寬度在該遮罩層的去除期間被縮減。
範例23：一種電子系統，該電子系統包括：主機板；以及電耦接至該主機板的晶粒，其中，該晶粒包括：第一層間電介質(ILD)；在該第一ILD中的第一閘極接觸；在該第一ILD中並且和該第一閘極接觸相鄰的第二閘極接觸；在該第一ILD和該第一閘極接觸的頂面之上並且和該第一ILD和該第一閘極接觸的頂面相接觸的遮罩層，其中，該遮罩層為共形的而且使第一通道和該第一閘極接觸之上的該第一ILD排齊；以及填充金屬，填滿該第二閘極接觸之上的第二通道，其中，該填充金屬直接接觸該第二閘極接觸的頂面。
範例24：範例23的電子系統，其中，以第二ILD來填滿該第一通道之未被該遮罩層所填滿的剩餘部位。
範例25：範例23或範例24的電子系統，其中，該遮罩層的厚度為約5 nm或更少。
100:半導體裝置 101:半導體裝置 105:基板 110:硬遮罩 120:格柵 130:抗蝕劑層 132:抗反射塗層 135:開口 140:垂直邊緣阻斷(VEB)遮罩層 200:半導體裝置 205:層間電介質(ILD) 210:硬遮罩 212:硬遮罩 217:第二金屬層 219:金屬層 220:格柵 232:抗反射塗層(ARC) 237:開口 240:垂直邊緣阻斷(VEB)遮罩層 242:通道 243:通道 244:開口 245:通孔 300:半導體裝置 305:硬遮罩 320:格柵 344:開口 400:半導體裝置 405:層間電介質(ILD) 410:硬遮罩 412:硬遮罩 419:金屬層 420:格柵 430:抗蝕劑層 432:抗反射塗層(ARC) 435:開口 437:開口 440:垂直邊緣阻斷(VEB)遮罩層 442:通道 443:通道 444:開口 451:矽氧化物層 452:第二硬遮罩層 455:插塞 500:半導體裝置 520:格柵 542:開口 543:開口 555:插塞 600:半導體裝置 637:開口 640:垂直邊緣阻斷(VEB)遮罩層 642:通道 671:源極/汲極(S/D)接觸 672A :第一閘極接觸 672B :第二閘極接觸 673:第一層間電介質(ILD) 674:第二層間電介質(ILD) 675:遮罩層 677:通道 678:填充金屬 700:計算裝置 702:板 704:處理器 706:通訊晶片 800:中介層 802:第一基板 804:第二基板 806:球狀柵格陣列(BGA) 808:金屬互連 810:通孔 812:矽穿孔(TSV) 814:嵌入式裝置
[圖1A]係繪示最小邊緣放置誤差界限之半導體裝置的剖面繪示圖。
[圖1B]係繪示依據一實施例之半導體裝置的剖面繪示圖，其包含使邊緣放置誤差界限增加之垂直邊緣阻斷(VEB)遮罩層。
[圖2A]係繪示依據一實施例之半導體裝置的剖面繪示圖，其包含格柵和格柵之上的VEB遮罩層。
[圖2B]係繪示依據一實施例，該半導體裝置在硬遮罩被設置在格柵之上而且被圖案化之後的剖面繪示圖。
[圖2C]係繪示依據一實施例，該半導體裝置在硬遮罩被凹入之後的剖面繪示圖。
[圖2D]係繪示依據一實施例，該半導體裝置在VEB遮罩層的一部分被去除以清空格柵之間的開口之後的剖面繪示圖。
[圖2E]係繪示依據一實施例，該半導體裝置在開口轉移入基板中之後的剖面繪示圖。
[圖2F]係繪示依據一實施例，該半導體裝置在VEB遮罩層被去除以及該開口被電鍍而形成通孔之後的剖面繪示圖。
[圖3A]係繪示依據一實施例之半導體裝置的平面顯微照片，其繪示出形成於該格柵中之開口。
[圖3B]係繪示依據一實施例之半導體裝置的剖面顯微照片，其繪示出形成於該格柵中之開口。
[圖4A]係繪示依據一實施例之半導體裝置的剖面繪示圖，其具有格柵和格柵之上的VEB遮罩層。
[圖4B]係繪示依據一實施例，該半導體裝置在硬遮罩被放置在VEB遮罩層之上之後的剖面繪示圖。
[圖4C]係繪示依據一實施例，該半導體裝置在硬遮罩被圖案化而形成開口之後的剖面繪示圖。
[圖4D]係繪示依據一實施例，該半導體裝置在插塞被設置於該開口中之後的剖面繪示圖。
[圖4E]係繪示依據一實施例，該半導體裝置在硬遮罩被去除之後的剖面繪示圖。
[圖4F]係繪示依據一實施例，該半導體裝置在VEB遮罩層的一部分被去除以打開格柵之間的通道之後的剖面繪示圖。
[圖4G]係繪示依據一實施例，該半導體裝置在露出之隔柵通道被轉移入基板中之後的剖面繪示圖。
[圖5A]係繪示依據一實施例之半導體裝置的平面顯微照片，其繪示出該通道中之插塞。
[圖5B]係繪示依據一實施例，該半導體裝置在VEB遮罩層被選擇性地去除以及插塞被收縮之後的平面顯微照片。
[圖6A]係繪示依據一實施例之半導體裝置的剖面繪示圖，其具有閘極接觸、源極/汲極(S/D)接觸和VEB遮罩層。
[圖6B]係繪示依據一實施例，該半導體裝置在VEB遮罩層的一部分被暴露出之後的剖面繪示圖。
[圖6C]係繪示依據一實施例，該半導體裝置在VEB遮罩層的露出部分被去除之後的剖面繪示圖。
[圖6D]係繪示依據一實施例，該半導體裝置在填充金屬被設置於該開口中之後的剖面繪示圖。
[圖7]繪示依據本發明之一實施例的一個實作之計算裝置。
[圖8]係施行本發明之一個或更多個實施例的中介層(interposer)。
100:半導體裝置
105:基板
110:硬遮罩
120:格柵
130:抗蝕劑層
132:抗反射塗層
135:開口
W:寬度
P:間距
M1:誤差界限

Claims (25)

  1. 一種半導體裝置，該半導體裝置包括： 第一層間電介質(ILD)； 在該第一ILD中的複數個源極/汲極(S/D)接觸； 在該第一ILD中的複數個閘極接觸，其中，該等閘極接觸和該等S/D接觸係排列成交替的圖案，且其中，該等閘極接觸的頂面係在該等S/D接觸的頂面之下而使得由該第一ILD之側壁面所界定的通道係位在各個該等閘極接觸之上； 部分地填滿第一閘極接觸之上的第一通道之遮罩層；以及 填充金屬，填滿與該第一閘極接觸相鄰的第二閘極接觸之上的第二通道。
  2. 如請求項1之半導體裝置，另包括： 第二ILD，其中，該第二ILD填滿該第一通道之未被該遮罩層所填滿的剩餘部位。
  3. 如請求項2之半導體裝置，其中，該填充金屬通過該第二ILD，且其中，該第二ILD中之該填充金屬的寬度大於該第二通道的寬度。
  4. 如請求項2之半導體裝置，其中，該遮罩層係在該第二ILD與該等S/D接觸中的一個或更多個之間。
  5. 如請求項4之半導體裝置，其中，該填充金屬直接接觸該遮罩層。
  6. 如請求項1之半導體裝置，其中，該遮罩層為外襯該第一通道之側壁面和底面的共形層。
  7. 如請求項1之半導體裝置，其中，該遮罩層的厚度為約5 nm或更少。
  8. 如請求項1之半導體裝置，其中，該遮罩層包括矽和氮、矽和氧、或鋁和氧。
  9. 一種製作互連層於半導體晶粒之上的方法，該方法包括： 製作包括複數條平行線的格柵於基板之上，其中，該等平行線界定複數個通道； 沉積遮罩層於該格柵之上； 沉積硬遮罩於該遮罩層之上，其中，該硬遮罩填滿該複數個通道； 圖案化該硬遮罩以形成橫跨於相鄰線之間的開口，其中，從露出於該開口下方的該通道中清除該硬遮罩； 使該硬遮罩凹入，其中，該硬遮罩的頂面係在該遮罩層的頂面之下；以及 用等向性蝕刻製程來蝕刻該遮罩層，其中，該蝕刻製程從該露出的通道中清除該遮罩層。
  10. 如請求項9之方法，另包括： 蝕刻該基板以形成開口於該基板中。
  11. 如請求項10之方法，其中，該開口使下面的跡線暴露出。
  12. 如請求項9之方法，其中，蝕刻該遮罩層從該格柵的頂面去除該遮罩層。
  13. 如請求項9之方法，其中，在該等向性蝕刻製程期間，該硬遮罩的剩餘部位覆蓋該遮罩層的垂直面並且防止該硬遮罩的明顯去除。
  14. 如請求項9之方法，其中，該等向性蝕刻製程為定時的蝕刻。
  15. 如請求項9之方法，其中，該遮罩層具有為約5 nm或更少的厚度。
  16. 如請求項9之方法，其中，該格柵的該等平行線具有約30 nm或更少的間距，且其中，該格柵的該等平行線具有約12 nm或更少的寬度。
  17. 如請求項9之方法，其中，該遮罩層對該格柵有蝕刻選擇性。
  18. 如請求項17之方法，其中，該遮罩層包括矽和氮、矽和氧、鋁和氧、或鈦和氮。
  19. 一種製作互連層於半導體晶粒之上的方法，該方法包括： 製作包括複數條平行線的格柵於基板之上，其中，該等平行線界定複數個通道； 沉積遮罩層於該格柵之上； 沉積硬遮罩於該遮罩層之上，其中，該硬遮罩填滿該複數個通道； 圖案化該硬遮罩以形成橫跨於相鄰線之間的開口，其中，從露出於該開口下方的該通道中清除該硬遮罩； 以插塞填滿該開口； 去除該硬遮罩； 用等向性蝕刻製程來蝕刻該遮罩層，其中，該遮罩層係從該遮罩層未被該插塞所覆蓋的位置而被去除；以及 將該複數個通道之該等露出部位的該圖案轉移至該基板中。
  20. 如請求項19之方法，其中，該遮罩層具有為約5 nm或更少的厚度。
  21. 如請求項19之方法，其中，該遮罩層包括矽和氮、矽和氧、鋁和氧、或鈦和氮。
  22. 如請求項19之方法，其中，該插塞沿著該通道之方向的寬度在該遮罩層的去除期間被縮減。
  23. 一種電子系統，該電子系統包括： 主機板；以及 電耦接至該主機板的晶粒，其中，該晶粒包括： 第一層間電介質(ILD)； 在該第一ILD中的第一閘極接觸； 在該第一ILD中並且和該第一閘極接觸相鄰的第二閘極接觸； 在該第一ILD和該第一閘極接觸的頂面之上並且和該第一ILD和該第一閘極接觸的頂面相接觸的遮罩層，其中，該遮罩層為共形的而且使第一通道和該第一閘極接觸之上的該第一ILD排齊；以及 填充金屬，填滿該第二閘極接觸之上的第二通道，其中，該填充金屬直接接觸該第二閘極接觸的頂面。
  24. 如請求項23之電子系統，其中，以第二ILD來填滿該第一通道之未被該遮罩層所填滿的剩餘部位。
  25. 如請求項23之電子系統，其中，該遮罩層的厚度為約5 nm或更少。
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* Cited by examiner, † Cited by third party
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TWI803140B (zh) * 2021-10-08 2023-05-21 南亞科技股份有限公司 具有插塞結構的半導體元件及其製備方法
US11823984B2 (en) 2021-10-08 2023-11-21 Nanya Technology Corporation Method for fabricating semiconductor device with plug structure
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