TW202211410A - 用於進階積體電路結構製造的金屬線與通孔障壁層以及通孔輪廓 - Google Patents

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TW202211410A
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conductive
ild
integrated circuit
interconnect
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阿圖 馬德哈文
哥克爾 瑪雅凡納生
菲利普 亞沙爾
馬克 庫柏
巴拉斯 班加羅爾拉捷耶娃
克里希納 瑪拉
烏芒 德賽
哈利 羅素
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美商英特爾股份有限公司
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Abstract

本發明實施例是在積體電路結構製造之領域。在一個實例中，積體電路結構包括位於基板上方的第一層間介電(ILD)層中的第一導電互連線、位於第一ILD層上方的第二ILD層中的第二導電互連線、以及導電通孔將第一導電互連線與第二導電互連線耦接，導電通孔具有單一無氮的鉭(Ta)障壁層。在另一個實例中，一種製造積體電路結構的方法包括在層間介電(ILD)層(該ILD層在蝕刻停止層上)中形成部分溝槽，蝕刻落在蝕刻停止層上的懸掛通孔，以及執行穿透蝕刻通過蝕刻停止層以在ILD層和蝕刻停止層中形成溝槽和通孔開口。

Description

用於進階積體電路結構製造的金屬線與通孔障壁層以及通孔輪廓
本揭示實施例是相關於進階積體電路結構製造之領域，且更明確地是相關於10奈米節點及更小的積體電路結構製造以及所產生的結構。相關申請案之交叉參考
本申請案主張於2020年8月31日提交的題為“METAL LINE AND VIA BARRIER LAYERS FOR ADVANCED INTEGRATED CIRCUIT STRUCTURE FABRICATION(用於進階積體電路結構製造之金屬線與通孔障壁層)”的美國臨時申請案號63/072,811的權益，並主張於2020年8月31日提交的標題為“VIA PROFILES FOR ADVANCED INTEGRATED CIRCUIT STRUCTURE FABRICATION(用於進階積體電路結構製造之通孔輪廓)”的美國臨時申請案號63/072,826的權益，其全部內容藉由引用合併於此。
在過去數十年中，積體電路之特徵縮小(feature scaling)已成為持續成長的半導體產業之驅動力。縮小到越來越小之特徵將賦能有限半導體晶片面積上的功能性單元之密度增加。例如，縮小電晶體尺寸允許在晶片上整合更多數量的記憶體或邏輯裝置，從而有助於製造具有更高容量的產品。然而對更大容量之追求並非沒有問題的。將各裝置效能最佳化的需求已日趨顯著。
在習知與當前已知的製造製程中，變異性可能會限制進一步擴充到10奈米節點或次10奈米節點範圍內之可能性。相應地，製造未來科技節點所需之功能組件可能需要引入新的方法、或整合新的技術到當前製造製程中或以取代當前製造製程。
及
將描述進階積體電路結構製造。在以下說明中陳述數種特定細節，諸如特定的整合與材料配套(regime)，以為了提供本發明實施例之徹底理解。對於熟悉該技術領域者將係明顯地，可將本揭示之實施例實作成不具有此等特定細節。在其他情況下，諸如積體電路設計布局等已知的特徵不會被詳細說明，以為了不要不必要地模糊本揭示之實施例。此外，應瞭解在圖式中所顯示之各種實施例為說明性的代表且並不必然照比例繪製。
以下詳細說明在本質上僅為例示性的且目的不在於限制標的之實施例或此等實施例之應用與用途。如本文所使用的，用字「例示性」代表「作為實例、舉例、或說明」。在本文中被描述成例示性的任何實作並不必然被解釋成為較佳的或相較於其他實作具優勢的。此外，其並沒有意圖被前述技術領域、先前技術、發明內容、或以下實施方式中所呈之任何明示或暗示理論所約束。
此說明書包括對「一實施例」或「實施例」之參照。因此，用語「在一個實施例中」或「在實施例中」之出現並不必然參照同一個實施例。特定特點、結構、或特徵可以與本揭示一致之任意適當方式結合。
術語。以下段落提供本發明中(包括隨附申請專利範圍中)會出現的術語之定義或上下文：
「包含(Comprising)」。此術語為開放性的。如在所附申請專利範圍中所使用一般，此術語並不會排除附加結構或操作。
「經組態以(Configured To)」。各種單元或組分可能被描述或主張成「經組態以」執行一或多任務。在此上下文下，「經組態以」用於藉由指示單元或組件包括在操作期間執行那些一或多任務的結構來表示結構。如此，即使當特定單元或組件並不是當前為可操作的(例如，並非開機或主動)，該單元或組件可被說成經組態以執行該任務。記載之單元、電路、或組件「經組態以」執行一或多任務是意圖明確地針對該單元或組件不援引35 U.S.C.§112第六段記載內容。
「第一(First)」、「第二(Second)」等。如在本文所使用，此等術語是用作其後所接名詞之標記，並且並不暗示任何類型之順序(例如，空間上、時序上、邏輯上等)。
「耦接(Coupled)」－以下說明內容參照被「耦接」在一起之元件、節點、或特徵。如在本文所使用，除非另有明確說明，否則「耦接」代表一元件、節點、或特徵是直接或間接結合到(或直接或間接通訊)另一元件或節點或特徵，且並不必然是機械的結合。
此外，特定術語亦可用於以下說明中，僅用於參考之目的而因此目的不在於是限制性的。例如，諸如「上(upper)」、「下(lower)」、「上方(above)」、「下方(below)」之術語參照參考圖式中的方向。諸如「前(front)」、「後(back)」、「背(rear)」、「側(side)」、「板外(outboard)」、「板內(inboard)」之術語在一致但任意的參考框架內描述組件部分的定向或位置或兩者，所述參考是藉由參照描述所討論組件的內文與相關圖式而明確做出的。此等術語可包括以上明確提及之用字、其衍生字、以及相似意涵詞。
「抑制(Inhibit)」－如在本文中所使用之抑制是用以描述減少或最小化效應。當組件或特徵被描述成抑制一動作、運動、或條件時，其可完全防止該結果發生或完全避免未來狀態。附加地，「抑制」亦可參照減少或降低其否則可能會發生之結果、效能、或效應。相應地，當一組件、元件、或特徵被參照成抑制一結果或狀態時，其並不需要完全防止或消除該結果或狀態。
本文所描述之實施例可涉及前端製程(FEOL)半導體製程及結構。FEOL是積體電路(IC)製造之第一部分，其中個別裝置(例如，電晶體、電容器、電阻器等)半導體基板或層中被圖案化。FEOL通常涵蓋直到(但不包括)金屬互連層的沉積之前的所有製程。在最後的FEOL操作之後，該結果典型上是具有隔離電晶體(例如，不具有任何線路)之晶圓。
本文所描述之實施例可涉及後端製程(BEOL)半導體製程及結構。BEOL是積體電路(IC)製造之第二部分，其中個別裝置(例如，電晶體、電容器、電阻器等)與晶圓上佈線(例如，(一或多)金屬化層)互連。BEOL包括接點、絕緣層(介電質)、金屬層、及針對晶片對封裝連接之接合點。在製造階段的BEOL部分中，形成了接點(墊)、互連線路、通孔及介電結構。就當代IC製程而言，可在BEOL中添加多於10層的金屬層。
下述實施例可應用於FEOL製程及結構、BEOL製程及結構、或FEOL與BEOL製程及結構兩者。更明確地，雖然可藉由使用FEOL製程情境來說明例示性的製程方案，但此等方法亦可應用於BEOL製程。相似地，雖然可藉由使用BEOL製程情境來說明例示性的製程方案，但此等方法亦可應用於FEOL製程。
應當理解，FEOL是給定製程的技術驅動因素。在其他實施例中，FEOL考量係由BEOL 10奈米或次10奈米製程需求所驅動。舉例而言，針對FEOL層及裝置之材料選擇與布局可能需要適應(accommodate)BEOL製程。在一此類實施例中，材料選擇以及閘極堆疊架構經選擇以適應BEOL層之高密度金屬化，例如用以降低在FEOL層中形成但藉由BEOL層之高密度金屬化而耦接在一起的電晶體結構中之邊緣電容。
積體電路之後端製程(BEOL)層一般包括導電的微電子結構，其在該技術領域中是被具有通常知識者已知為通孔，以將通孔上方的金屬線或其他互連電性連接到通孔下方的金屬線或其他互連。可藉由微影製程形成通孔。代表性地，光阻層可被旋轉塗佈在介電層上方，該光阻層暴露於穿過圖案化遮罩的圖案化光化輻射(actinic radiation)，該暴露層可接著被顯影以在光阻層中形成開口。接著，藉由使用在光阻層中的開口作為蝕刻遮罩，可在介電層中蝕刻用於通孔之開口。此開口被稱作通孔開口。最後，以一或多金屬或其他導電材料填充通孔開口，以形成通孔。
通孔之尺寸及間距已逐步減少，且可預期未來至少針對若干類型之積體電路(例如，進階微處理器、晶片組組件、繪圖晶片等)，通孔之尺寸及間距將持續逐漸減小。當藉由此類微影製程而將具有極小節距之極小通孔圖案化時，存在若干挑戰。一此類挑戰在於通孔與覆蓋互連之間的覆蓋，以及通孔與下層接著(landing)互連之間的覆蓋，通常需要被控制在大約為通孔節距之四分之一的高容限。隨著通孔節距隨時間而持續縮小，覆蓋容限趨向於以比微影設備所能跟上更快的速率隨著通孔節距縮小。
另一此類挑戰是通孔開口之臨界維度通常趨向於比微影掃描器之解析度性能所能跟上更快的速率縮小。存在用以將通孔開口之臨界維度縮小之縮小技術。然而，縮小量趨向於受限於最小通孔節距，以及受限於縮小製程要是足夠光學臨近修正(OPC)中性之能力，並且不至於顯著妥協於線寬度粗糙度(LWR)或臨界維度一致性(CDU)，或兩者。惟，仍存在另一此類挑戰，其是光阻劑之LWR或CDU(或兩者)之特徵通常隨著通孔開口之臨界維度縮小而需要改善，以確保維持總體上相同分數(fraction)的臨界維度預算。
上述因素亦與考慮在後端製程(BEOL)金屬互連結構之金屬線間的金屬線(稱為「插塞」、「介電質插塞」或「金屬線端」)之間的非導電空間或中斷之設置與縮小相關。因此，在用於製造金屬線、金屬通孔、及介電質插塞之後端金屬化製造技術的區塊中需要改良。
在第一態樣中，描述了一種能夠實現用於降低通孔電阻的薄且無氮的鉭(Ta)障壁層的製程。
為了提供上下文，後端互連縮放以實現更高的密度和更好的性能使RC和通孔電阻成為焦點，因為它們會影響訊號延遲並導致性能損失。在不強制更改設計規則的情況下，在保持短路餘裕的同時降低通孔電阻有助於提高性能。
本文揭露的一個或多個實施例涉及一種製程，該製程藉由縮放障壁層厚度來解決通孔電阻降低之問題，並且還藉由去除雙層障壁層的氮化物成分(TaN：約200微歐姆-厘米的電阻率)來提供解決方案同時與製程堆疊整合，而不會增加任何可靠性或產率風險。
為了提供進一步的上下文，標準製程解決方案包括雙層(TaN加Ta)障壁層，以防止銅(Cu)擴散到層間介電質中並為微處理器提供可靠性。為了降低厚度，在某些情況下增加障壁薄膜沉積之後的蝕刻操作。然而，為了防止Cu和TaN相互作用，通常會添加非常薄的最終Ta步驟。這種雙層障壁層製程對縮放有限制，因為需要沉積兩層薄膜作為障壁層，並且需要格外小心以防止因為Cu聚集(agglomerates)在TaN上而導致TaN和Cu相互作用。
作為參照，圖1A描繪具有障壁層和銅層的典型互連的橫截面圖。參考圖1A，積體電路結構100包括下金屬化層102和上金屬化層106，其中後者可以包括蝕刻停止層104。下金屬化層102包括互連線或溝槽108，溝槽包括在TaN層116上的Ta層114上的銅填充物112。上金屬化層106包括互連線或溝槽120，以及具有對應通孔的互連線或溝槽(統稱為122)。120與122兩者包括：在TaN層116上的Ta層114上的銅填充物112。應當理解，如所描繪的，上金屬化層106的線方向可以與下金屬化層102的線方向正交。
根據本發明的實施例，為更靠近電晶體的性能關鍵互連Cu層製造薄的僅有Ta的障壁層。更薄的Ta和消除TaN可以降低此類關鍵互連層的通孔電阻。
實現這裡描述的實施例的優點可以包括但不限於：(1)使用Ar蝕刻的單一障壁層來控制通孔底部厚度：從雙層(TaN+Ta)切換到單層(Ta)使障壁薄膜變得更薄，並且可以使用進一步的氬蝕刻來瞄準滿足可靠性目標的最小底部厚度；(2)較低的過孔電阻：較薄的障壁層可降低通孔電阻達30%並降低鏈電阻達10%左右。所述偵測可以包括用TEM偵測到的障壁層中不存在氮。具有成分分析的互連特徵的橫截面可以表明特徵中不存在氮。
為了提供進一步的上下文，在BEOL互連中，通常使用PVD TaN/Ta障壁，其在通孔底部可能是厚的。作為實例，圖1B描繪雙鑲嵌互連中典型的銅和TaN/Ta障壁的橫截面圖。參考圖1B，積體電路結構150包括下金屬化層152和上金屬化層156，其中後者可以包括蝕刻停止層154。下金屬化層152包括互連線或溝槽158，溝槽包括在TaN層166上的Ta層164上的銅填充物162。上金屬化層156包括互連線或溝槽172A，與對應通孔172B(統稱為172)。具有相應通孔172的互連線或溝槽包括在TaN層166上的Ta層164上的銅填充物162。與薄膜的其他位置相比，172的通孔部分的底部可以相對較厚，如圖所示，並且可能導致通孔電阻增加。應當理解，如所描繪的，上金屬化層156的線方向可以與下金屬化層152的線方向正交。
互連的通孔電阻是Cu和相應的TaN/Ta阻擋薄膜電阻的總和。由於障壁薄膜之電阻可能比銅高幾量級，該通孔電阻典型上由障壁薄膜厚度決定，其中，通孔電阻＝(TaN/Ta電阻*障壁厚度)／通孔底部面積。根據本發明的一個或多個實施例，為了提高通孔電阻的增益，可以實現以下變化的組合：(1)降低障壁厚度；(2)消除TaN；及/或(3)以更高的入射能量沉積Ta以與ILD形成穩定的鍵結。
為了提供進一步的上下文，對於以前的方法，使用濺射蝕刻降低障壁厚度具有局限性，因為Cu可以藉由界面直接在溝槽處與TaN相互作用，導致Cu聚集並使互連失效。這可以防止進一步避免障壁薄化或者避免在執行蝕刻之後需重複Ta沉積之需求。作為實例，圖2描繪使用藉由PVD沉積的TaN/Ta形成的結構的橫截面圖(左側)和隨後的濺鍍蝕刻以減少底部障壁的橫截面圖(右側)。
參考圖2的左側，習知的起始結構200包括層間介電(ILD)層202中的溝槽204。TaN層206鋪襯在溝槽204上。Ta層208在TaN層206上。參考圖2的右側，結構200經歷蝕刻製程，例如Ar製程，以形成具有蝕刻Ta層208A的修改結構250。蝕刻可以將通孔底部的Ta層208的厚度降低到例如厚度208D，其可以降低該位置處的通孔電阻。然而，這樣的蝕刻製程會導致諸如位置208B處的增厚(例如，藉由局部濺射積累)，或者可能導致諸如位置208C處的完全去除。在一些情況下，TaN障壁層206也藉由蝕刻而被修改以形成TaN層206A，其可以包括侵蝕區206B。蝕刻的這些後果可能會阻礙縮放，並且可能會限制藉由執行蝕刻而達到的電阻降低程度。
根據一個或多個實施例，如果僅使用單層Ta而不是雙層TaN/Ta組合作為障壁層，則障壁層厚度可以進一步降低。在一個實施例中，一種製程涉及使用更高的動能沉積Ta以將其直接沉積在ILD上，並且仍然滿足可靠性和產率標準。這可以使通孔電阻增益的僅有Ta障壁層進一步變薄。
作為實例，圖3包括根據本發明實施例，使用藉由PVD沉積的Ta形成的結構的橫截面圖(左側)和隨後的濺鍍蝕刻以減少Ta厚度的橫截面圖(右側)。
參考圖3的左側，提供針對積體電路結構300之光場影像A和暗場影像B，該積體電路結構300在ILD層306中的僅有Ta障壁層302上包括具有銅填充物304的互連線/通孔。在一實施例中，僅有Ta障壁層302是藉由物理氣相沉積(PVD)進行沉積。應瞭解，積體電路結構300的僅有Ta障壁層302可用作沉積。然而，在另一個實施例中，可將僅有Ta的障壁層302薄化。例如，參考圖3的右側，提供針對積體電路結構350之光場影像A和暗場影像B，該積體電路結構350在ILD層356中的薄化僅有Ta障壁層352上包括具有銅填充物354的互連線/通孔。在一實施例中，僅有Ta障壁層352是藉由物理氣相沉積(PVD)進行沉積，並接著使用濺鍍蝕刻(諸如氬濺鍍蝕刻)將其薄化。
再次參照圖3，根據本發明的實施例，積體電路結構300或350包括在基板上方的第一層間介電(ILD)層312或362中的第一導電互連線310或360。第二導電互連線308或358是在第一ILD層312或362上方的第二ILD層306或356中。導電通孔309或359將第一導電互連線310或360與第二導電互連線308或358耦接。在一個實施例中，導電通孔309或359具有單一無氮的鉭(Ta)障壁層302或352。
在一個實施例中，單一無氮的鉭(Ta)障壁層302或352具有在1-5奈米之範圍內的厚度。在一個實施例中，如圖所示，單一無氮的鉭(Ta)障壁層302或352從導電通孔309或359延伸到第二導電互連線308或358。
在一實施例中，積體電路結構300或350更包括在導電通孔309或359與第二導電互連線308或358中的單一無氮的鉭(Ta)障壁層302或352內的導電填充物304或354。在一個此種實施例中，導電填充物304或354包括直接在單一無氮的鉭(Ta)障壁層302或352上的銅。
在一實施例中，單一無氮的鉭(Ta)障壁層302或352是直接在第一導電互連線310或360之導電填充物上。在一實施例中，第一導電互連線310或360之導電填充物是銅填充物或鈷填充物。
與標準製程相比，改良之製程可以導致約30%之通孔電阻降低，歧視藉由消除TaN所達成並藉此成功降低通孔底部僅有Ta之厚度約兩倍。圖4是示出根據本發明的實施例的開爾文(Kelvin)通孔電阻隨著更薄的僅有Ta之障壁(樣本B，相對於樣本A、C及D)而降低約30%的曲線圖400。
在第二態樣中，描述了用於節距劃分流程的部分溝槽、懸掛通孔、最終溝槽製程流程。
為了提供上下文，在積極的縮放前提下，銅(Cu)間隙填充在雙鑲嵌流中越來越受到挑戰。雖然就圖案化方面而言，使用完整溝槽完整通孔製程較簡單，但由於近乎90度角會發生Cu間隙填充，因此對間隙填充有很高的挑戰。在一個實施例中，使用部分溝槽、懸掛通孔、最終溝槽流導致低到無缺陷和良好的間隙填充。以前的解決方案要不是採用完整溝槽、完整通孔流程，即是採用非常淺的第一溝槽，然後是懸掛通孔和大部分剩餘溝槽。這種方法導致了缺陷，無論是在圖案化還是在間隙填充中。
可以實施本文揭露的實施例以提供低成本和低風險的方法來實現穩健的圖案化和間隙填充製程。可偵測性(Detectability)可包括錐形通孔的存在，其能夠實現穩健的間隙填充，這可以使用逆向工程(例如，SEM、TEM)觀察到。
在一個實施例中，超過75％的第一溝槽被圖案化。這使得來自後續通孔循環的額外缺陷最小化。隨後，發展(develop)通孔以選擇性地停止在蝕刻停止(ES)層上。最後，與溝槽ILD材料相比，最後一個稱為穿透蝕刻的操作選擇性地蝕刻更多的蝕刻停止層，以提供額外的製程窗口以及穩健的輪廓以實現Cu間隙填充。可以使用不同的ES方案：介電質蝕刻停止方案或金屬氧化物蝕刻停止方案。
作為比較實例，圖5A圖示代表完整溝槽加完整通孔製程方案中的各種操作的橫截面圖。參考圖5A的部分(a)，在蝕刻停止(ES)層502上方形成層間介電(ILD)層504。硬遮罩(HM)層506經形成在ILD層504上方。執行蝕刻以形成穿過硬遮罩層506和ILD層504的完整溝槽508。參考圖5A的部分(b)，蝕刻出完整通孔510，形成圖案化的ILD層504A和圖案化的蝕刻停止層502A。
與圖5A相比之下，圖5B描繪根據本發明的實施例的表示部分溝槽加懸掛通孔(hanging via)加穿透(breakthrough，BT)蝕刻製程方案中的各種操作的橫截面圖。參考圖5B的部分(a)，在蝕刻停止(ES)層552上方形成層間介電(ILD)層554。第一硬遮罩(HM1)層556經形成在ILD層554上方。第二硬遮罩(HM2)層557經形成在第一硬遮罩層556上方。執行蝕刻以形成穿過第二硬遮罩層557、第一硬遮罩層556和ILD層554的部分溝槽558。用虛線示出目標溝槽深度558A。參考圖5B的部分(b)，執行懸掛通孔蝕刻以落在蝕刻停止層552上，藉此形成具有通孔560的圖案化ILD層554A。參考圖5B的部分(c)，執行蝕刻以將通孔560延伸到蝕刻停止層552中，藉此形成圖案化的蝕刻停止層552A，並且將溝槽558B和通孔560B形成為經圖案化兩次的ILD層554B。
再次參考圖5B，根據本發明的實施例，製造積體電路結構的方法包括在層間介電(ILD)層554中形成部分溝槽558，該ILD層554在蝕刻停止層552上。該方法還包括將落在蝕刻停止層552上的懸掛通孔560進行蝕刻。該方法還包括執行穿透蝕刻該蝕刻停止層552以在該ILD層554B和該蝕刻停止層552A中形成溝槽558B和通孔560B開口。在一實施例中，執行該穿透蝕刻使該部分溝槽558A延伸更深到該ILD層554B中以形成溝槽558B。
在一實施例中，該方法還包括沿著該溝槽558B和通孔560B開口的表面形成單一無氮的鉭(Ta)障壁層。在一個這樣的實施例中，該方法還包括在單一無氮的鉭(Ta)障壁層上形成導電填充物。在此種特定實施例中，導電填充物包括直接在單一無氮的鉭(Ta)障壁層上的銅。在一實施例中，該方法還包括在形成該導電填充物之前，降低該單一無氮的鉭(Ta)障壁層的厚度，如上述。
在另一態樣中，實作節距四分方法用於在介電層中圖案化溝槽，以用於形成BEOL互連結構。根據本發明之實施例，應用節距劃分以用於製造BEOL製造方案中的金屬線。實施例可賦能金屬層之節距的持續縮小，超越最先進微影設備之解析度性能。
圖6係根據本揭示之實施例的製造用於互連結構之溝槽所使用的節距四分方法600之示意圖。
參照圖6，在操作(a)處，使用直接微影形成支柱(backbone)特徵602。例如，可將光阻層或堆疊圖案化，以及將圖案轉移到硬遮罩材料中以最終形成支柱特徵602。可使用諸如193浸沒微影等標準微影製程技術來將用以形成支柱特徵602之光阻層或堆疊圖案化。接著將第一間隔件特徵604形成相鄰於支柱特徵602之側壁。
在操作(b)處，移除支柱特徵602以僅留下第一間隔件特徵604。在此階段，第一間隔件特徵604有效地是半節距遮罩，例如代表節距減半製程。第一間隔件特徵604可直接用於節距四分製程，或者第一間隔件特徵604之圖案可先被轉移到新硬遮罩材料中，其中將描繪後者方法。
在操作(c)處，第一間隔件特徵604之圖案經轉移到新硬遮罩材料中以形成第一間隔件特徵604’。接著將第二間隔件特徵606形成相鄰於第一間隔件特徵604’之側壁。
在操作(d)處，移除第一間隔件特徵604’以僅留下第二間隔件特徵606。在此階段，第二間隔件特徵606有效地是四分節距遮罩，例如代表節距四分製程。
在操作(e)處，第二間隔件特徵606被用作遮罩，以在介電質或硬遮罩層中圖案化複數個溝槽608。溝槽可最終被導電材料填充以在積體電路之金屬化層中形成導電互連。溝槽608具有對應於支柱特徵602之標記「B」。溝槽608具有對應於第一間隔件特徵604或604’之標記「S」。溝槽608具有對應於在支柱特徵602之間的互補區607之標記「C」。
應瞭解，由於圖6之溝槽608的個別者具有對應於圖6之支柱特徵602、第一間隔件特徵604或604’、或互補區607之一者的圖案化源(patterning origin)，在此類特徵之寬度及/或節距中的差異可在最終形成積體電路之金屬化層中的導電互連中顯示為節距四分製程之產物。作為實例，圖7A說明根據本揭示之實施例的使用節距四分方案製造的金屬化層之橫截面圖。
參照圖7A，積體電路結構700包括在基板702上方之層間介電(ILD)層704。複數個導電互連線706是在ILD層704中，以及複數個導電互連線706之個別者藉由ILD層704之部分而彼此間隔開。複數個導電互連線706之個別者包括導電障壁層708以及導電填充材料710。
參考圖6及7A兩圖，導電互連線706B經形成在溝槽中，且具有源自支柱特徵602之圖案。導電互連線706S經形成在溝槽中，且具有源自第一間隔件特徵604或604’之圖案。導電互連線706C經形成在溝槽中，且具有源自在支柱特徵602之間的互補區607之圖案。
再次參照圖7A，在實施例中，複數個導電互連線706包括具有寬度(W1)之第一互連線706B。第二互連線706S是緊鄰著第一互連線706B，第二互連線706S具有之寬度(W2)與第一互連線706B之寬度(W1)不同。第三互連線706C是緊鄰著第二互連線706S，第三互連線706C具有寬度(W3)。第四互連線(第二706S)是緊鄰著第三互連線706C，第四互連線具有之寬度(W2)與第二互連線706S之寬度(W2)相同。第五互連線(第二706B)是緊鄰著第四互連線(第二706S)，第五互連線(第二706B)具有之寬度(W1)與第一互連線706B之寬度(W1)相同。
在一實施例中，第三互連線706C之寬度(W3)與第一互連線706B之寬度(W1)不同。在一此類實施例中，第三互連線706C之寬度(W3)與第二互連線706S之寬度(W2)不同。在另一此類實施例中，第三互連線706C之寬度(W3)與第二互連線706S之寬度(W2)相同。在另一實施例中，第三互連線706C之寬度(W3)與第一互連線706B之寬度(W1)相同。
在一實施例中，在第一互連線706B與第三互連線706C之間的節距(P1)與在第二互連線706S與第四互連線(第二706S)之間的節距(P2)相同。在另一實施例中，在第一互連線706B與第三互連線706C之間的節距(P1)與在第二互連線706S與第四互連線(第二706S)之間的節距(P2)不同。
再次參照圖7A，在另一實施例中，複數個導電互連線706包括具有寬度(W1)之第一互連線706B。第二互連線706S是緊鄰著第一互連線706B，第二互連線706S具有寬度(W2)。第三互連線706C是緊鄰著第二互連線706S，第三互連線706C具有之寬度(W3)與第一互連線706B之寬度(W1)不同。第四互連線(第二706S)是緊鄰著第三互連線706C，第四互連線具有之寬度(W2)與第二互連線706S之寬度(W2)相同。第五互連線(第二706B)是緊鄰著第四互連線(第二706S)，第五互連線(第二706B)具有之寬度(W1)與第一互連線706B之寬度(W1)相同。
在一實施例中，第二互連線706S之寬度(W2)與第一互連線706B之寬度(W1)不同。在一此類實施例中，第三互連線706C之寬度(W3)與第二互連線706S之寬度(W2)不同。在另一此類實施例中，第三互連線706C之寬度(W3)與第二互連線706S之寬度(W2)相同。
在一實施例中，第二互連線706S之寬度(W2)與第一互連線706B之寬度(W1)相同。在一實施例中，在第一互連線706B與第三互連線706C之間的節距(P1)與在第二互連線706S與第四互連線(第二706S)之間的節距(P2)相同。在一實施例中，在第一互連線706B與第三互連線706C之間的節距(P1)與在第二互連線706S與第四互連線(第二706S)之間的節距(P2)不同。
圖7B描繪根據本發明之實施例在使用節距四分方案製造的金屬化層上的使用節距減半方案製造的金屬化層之橫截面圖。
參照圖7B，積體電路結構750包括在基板752上方之第一層間介電(ILD)層754。第一複數個導電互連線756是在第一ILD層754中，以及第一複數個導電互連線756之個別者藉由第一ILD層754之部分而彼此間隔開。複數個導電互連線756之個別者包括導電障壁層758以及導電填充材料760。積體電路結構750進一步包括在基板752上方之第二層間介電(ILD)層774。第二複數個導電互連線776是在第二ILD層774中，以及第二複數個導電互連線776之個別者藉由第二ILD層774之部分而彼此間隔開。複數個導電互連線776之個別者包括導電障壁層778以及導電填充材料780。
根據本揭示之實施例並再次參考圖7B，製造積體電路結構之方法包括形成第一複數個導電互連線756在基板752上方的第一層間介電(ILD)層754中，並且該第一複數個導電互連線756藉由該第一層間介電(ILD)層754而彼此間隔開。第一複數個導電互連線756是使用間隔件為基節距四分製程而形成的，其中該製程例如是結合圖6之操作(a)-(e)所描述之方法。第二複數個導電互連線776經形成在第一ILD層754上方的第二ILD層774中，並且該第二複數個導電互連線776藉由該第二ILD層774而彼此間隔開。第二複數個導電互連線776是使用間隔件為基節距減半製程形成的，其中該製程例如是結合圖6之操作(a)及(b)所描述之方法。
在實施例中，第一複數個導電互連線756在緊鄰的線間具有大於40奈米之節距(P1)。第二複數個導電互連線776在緊鄰的線間具有44奈米以上之節距(P2)。在實施例中，間隔件為基節距四分製程以及間隔件為基節距減半製程是基於浸沒193nm微影製程。
在實施例中，第一複數個導電互連線754之個別者包括第一導電障壁襯墊758以及第一導電填充材料760。第二複數個導電互連線756之個別者包括第二導電障壁襯墊778以及第二導電填充材料780。在一此類實施例中，第一導電填充材料760的組成物與第二導電填充材料780的組成物不同。在另一實施例中，第一導電填充材料760的組成物與第二導電填充材料780的組成物相同。在一實施例中，第一導電障壁襯墊758及/或第二導電障壁襯墊778是單一無氮的鉭(Ta)障壁層。
雖然並未描繪但在實施例中，該方法進一步包括將第三複數個導電互連線形成在第二ILD層774上方的第三ILD層中，並且該第三複數個導電互連線藉由該第三ILD層而彼此間隔開。在未使用節距劃分的情況下形成第三複數個導電互連線。
雖然並未描繪但在實施例中，在形成第二複數個導電互連線776之前，該方法進一步包括將第三複數個導電互連線形成在第一ILD層754上方的第三ILD層中，並且該第三複數個導電互連線藉由該第三ILD層而彼此間隔開。第三複數個導電互連線是使用間隔件為基節距四分製程所形成的。在一此類實施例中，在形成第二複數個導電互連線776之後，第四複數個導電互連線經形成在第二ILD層774上方的第四ILD層中，並且該第四複數個導電互連線藉由該第四ILD層而彼此間隔開。第四複數個導電互連線是使用間隔件為基節距減半製程所形成的。在一實施例中，此類方法進一步包括將第五複數個導電互連線形成在第四ILD層上方的第五ILD層中，並且該第五複數個導電互連線藉由該第五ILD層而彼此間隔開，該第五複數個導電互連線是使用間隔件為基節距減半製程所形成的。接著將第六複數個導電互連線形成在第五ILD層上方的第六ILD層中，並且該第六複數個導電互連線藉由該第六ILD層而彼此間隔開，該第六複數個導電互連線是使用間隔件為基節距減半製程所形成的。接著將第七複數個導電互連線形成在第六ILD層上方的第七ILD層中，並且該第七複數個導電互連線藉由該第七ILD層而彼此間隔開。在未使用節距劃分的情況下形成第七複數個導電互連線。
在另一態樣中，金屬線組成物在金屬化層之間有所不同。此類配置可被稱作異質金屬化層。在一實施例中，針對相對較大互連線使用銅作為導電填充材料，而針對相對較小互連線使用鈷作為導電填充材料。較小的線具有鈷作為填充材料，這可提供降低的電遷移，同時維持低電阻性。針對較小互連線，使用鈷取代銅可解決縮小銅線之問題，其中導電障壁層消耗大量的互連體積且銅被降低，這本質上會抑制通常與銅互連線相關之優勢。
在第一實例中，圖8A描繪根據本揭示之實施例的積體電路結構之橫截面圖，其具有的具備金屬線組成物之金屬化層在具備不同金屬線組成物之金屬化層上方。
參照圖8A，積體電路結構800包括在基板802上方的第一層間介電(ILD)層804中的第一複數個導電互連線806，並且該第一複數個導電互連線806藉由該第一層間介電(ILD)層804而彼此間隔開。導電互連線806A之一被顯示為具有下層通孔807。第一複數個導電互連線806之個別者包括沿著第一導電填充材料810之側壁與底部之第一導電障壁材料808。
第二複數個導電互連線816在第一ILD層804上方的第二ILD層814中，並且該第二複數個導電互連線816藉由該第二ILD層814而彼此間隔開。導電互連線816A之一被顯示為具有下層通孔817。第二複數個導電互連線816之個別者包括沿著第二導電填充材料820之側壁與底部之第二導電障壁材料818。第二導電填充材料820的組成物與第一導電填充材料810的組成物不同。在一實施例中，第二導電障壁材料818是單一無氮的鉭(Ta)障壁層。在一實施例中，使用部分溝槽、懸掛通孔、最終溝槽製程流形成互連線816A/下伏通孔817。
在實施例中，第二導電填充材料820基本上由銅構成，而第一導電填充材料810基本上由鈷構成。在一此類實施例中，第一導電障壁材料808的組成物與第二導電障壁材料818的組成物不同。在另一此類實施例中，第一導電障壁材料808的組成物與第二導電障壁材料818的組成物相同。
在一實施例中，第一導電填充材料810包括銅，其具有第一濃度之摻雜劑雜質原子，並且第二導電填充材料820包括銅，其具有第二濃度之摻雜劑雜質原子。第二濃度之摻雜劑雜質原子比第一濃度之摻雜劑雜質原子低。在一此類實施例中，摻雜劑雜質原子是選自由鋁(Al)及錳(Mn)所組成之群組。在一實施例中，第一導電障壁材料810與第二導電障壁材料820具有相同組成物。在實施例中，第一導電障壁材料810與第二導電障壁材料820具有不同組成物。
再次參照圖8Ａ，第二ILD層814在蝕刻停止層822上。導電通孔817是在第二ILD層814中以及在蝕刻停止層822之開口中。在一實施例中，第一及第二ILD層804及814包括矽、碳及氧，以及蝕刻停止層822包括矽及氮。在一實施例中，第一複數個導電互連線806之個別者具有第一寬度(W1)，以及第二複數個導電互連線816之個別者具有比第一寬度(W1)大之第二寬度(W2)。
在第二實例中，圖8B描繪根據本揭示之實施例的積體電路結構之橫截面圖，其具有的具備金屬線組成物之金屬化層耦接至具備不同金屬線組成物之金屬化層。
參照圖8B，積體電路結構850包括在基板852上方的第一層間介電(ILD)層854中的第一複數個導電互連線856，並且該第一複數個導電互連線856藉由該第一層間介電(ILD)層854而彼此間隔開。導電互連線856A之一被顯示為具有下層通孔857。第一複數個導電互連線856之個別者包括沿著第一導電填充材料860之側壁與底部之第一導電障壁材料858。
第二複數個導電互連線866在第一ILD層854上方的第二ILD層864中，並且該第二複數個導電互連線866藉由該第二ILD層864而彼此間隔開。導電互連線866A之一被顯示為具有下層通孔867。第二複數個導電互連線866之個別者包括沿著第二導電填充材料870之側壁與底部之第二導電障壁材料868。第二導電填充材料870的組成物與第一導電填充材料860的組成物不同。在一實施例中，第二導電障壁材料868是單一無氮的鉭(Ta)障壁層。在一實施例中，使用部分溝槽、懸掛通孔、最終溝槽製程流形成互連線866A/下伏通孔867。
在一實施例中，導電通孔857是電性耦接到並且在第一複數個導電互連線856之個別者856B上，並將第二複數個導電互連線866之個別者866A電性耦接到第一複數個導電互連線856之個別者856B。在一實施例中，第一複數個導電互連線856之個別者是沿著第一方向898(例如，進出頁面)，並且第二複數個導電互連線866之個別者是沿著與第一方向898正交之第二方向899，如所描繪般。在一實施例中，導電通孔867包括沿著第二導電填充材料870之側壁與底部之第二導電障壁材料868，如所描繪般。
在一實施例中，第二ILD層864在第一ILD層854上的蝕刻停止層872上。導電通孔867是在第二ILD層864中以及在蝕刻停止層872之開口中。在一實施例中，第一及第二ILD層854及864包括矽、碳及氧，並且蝕刻停止層872包括矽及氮。在一實施例中，第一複數個導電互連線856之個別者具有第一寬度，以及第二複數個導電互連線866之個別者具有比第一寬度大之第二寬度。
在一實施例中，第二導電填充材料870基本上由銅構成，而第一導電填充材料860基本上由鈷構成。在一此類實施例中，第一導電障壁材料858的組成物與第二導電障壁材料868的組成物不同。在另一此類實施例中，第一導電障壁材料858的組成物與第二導電障壁材料868的組成物相同。
在一實施例中，第一導電填充材料860包括銅，其具有第一濃度之摻雜劑雜質原子，並且第二導電填充材料870包括銅，其具有第二濃度之摻雜劑雜質原子。第二濃度之摻雜劑雜質原子比第一濃度之摻雜劑雜質原子低。在一此類實施例中，摻雜劑雜質原子是選自由鋁(Al)及錳(Mn)所組成之群組。在一實施例中，第一導電障壁材料860與第二導電障壁材料870具有相同組成物。在一實施例中，第一導電障壁材料860與第二導電障壁材料870具有不同組成物。
圖9A-9C說明根據本揭示之實施例的具有適用於結合圖8A及8B所述結構的各種障壁襯墊及導電覆蓋結構配置之個別互連線的橫截面圖。在一實施例中，包括單一無氮的鉭(Ta)障壁層之通孔落在圖9A-9C之互連上。
參照圖9A，介電層901中的互連線900包括導電障壁材料902以及導電填充材料904。導電障壁材料902包括遠離導電填充材料904之外層906以及接近導電填充材料904之內層908。在一實施例中，導電填充材料904包括鈷，外層906包括鈦及氮，以及內層908包括鎢、氮及碳。在一此類實施例中，外層906具有約2奈米之厚度，以及內層908具有約0.5奈米之厚度。在另一實施例中，導電填充材料904包括鈷，外層906包括鉭，以及內層908包括釕。在一此類實施例中，外層906進一步包括氮。
參照圖9B，介電層921中的互連線920包括導電障壁材料922以及導電填充材料924。導電帽層930是在導電填充材料924頂部上。在一此類實施例中，導電帽層930是進一步在導電障壁材料922頂部上，如所描繪一般。在另一實施例中，導電帽層930不在導電障壁材料922頂部上。在一實施例中，導電帽層930基本上由鈷構成，而導電填充材料924基本上由銅構成。
參照圖9C，介電層941中的互連線940包括導電障壁材料942以及導電填充材料944。導電障壁材料942包括遠離導電填充材料944之外層946以及接近導電填充材料944之內層948。導電帽層950是在導電填充材料944頂部上。在一實施例中，導電帽層950僅是導電填充材料944之頂部。然而在另一實施例中，導電帽層950進一步在導電障壁材料942之內層948頂部上，亦即在位置952處。在一此類實施例中，導電帽層950進一步在導電障壁材料942之外層946頂部上，亦即在位置954處。
在實施例中，參考圖9B及9C，製造積體電路結構之方法包括在基板上方形成層間介電(ILD)層921或941。複數個導電互連線920或940經形成在溝槽中並且被ILD層間隔開，該複數個導電互連線920或940之個別者是在溝槽之對應者中。藉由先在溝槽之底部與側壁上形成導電障壁材料922或942，並接著在導電障壁材料922或942上個別形成導電填充材料942或944，並且填充溝槽，以形成複數個導電互連線，其中導電障壁材料922或942是個別沿著導電填充材料924或944之底部與側壁。接著用包括氧及碳之氣體處理導電填充材料924或944之頂部。在用包括氧及碳之氣體處理(treat)導電填充材料924或944之頂部之後，導電帽層930或950個別經形成在導電填充材料924或944之頂部上。
在一實施例中，用包括氧及碳之氣體處理導電填充材料924或944之頂部包括用一氧化碳(CO)處理導電填充材料924或944之頂部。在一實施例中，導電填充材料924或944包括銅，以及在導電填充材料924或944頂部上形成導電帽層930或950包括使用化學氣相沉積(CVD)形成包括鈷之層。在一實施例中，導電帽層930或950經形成在導電填充材料924或944頂部上，但不在導電障壁材料922或942頂部上。
在一實施例中，形成導電障壁材料922或942包括在溝槽之底部及側壁上形成第一導電層，該第一導電層包括鉭。先使用原子層沉積(ALD)形成第一導電層之第一部分，並且接著使用物理氣相沉積(PVD)形成第一導電層之第二部分。在一此類實施例中，形成導電障壁材料進一步包括在溝槽之底部及側壁上的第一導電層上形成第二導電層，該第二導電層包括釕，以及該導電填充材料包括銅。在一實施例中，第一導電層進一步包括氮。
圖10描繪根據本發明之實施例的積體電路結構之橫截面圖，其具備金屬線組成物及節距之四層金屬化層在具備不同金屬線組成物及較小節距之兩層金屬化層上方。
參照圖10，積體電路結構1000包括在基板1001上方的第一層間介電(ILD)層1002中的第一複數個導電互連線1004，並且該第一複數個導電互連線1004藉由該第一層間介電(ILD)層1002而彼此間隔開。第一複數個導電互連線1004之個別者包括沿著第一導電填充材料1008之側壁與底部之第一導電障壁材料1006。第一複數個導電互連線1004之個別者是沿著第一方向1098(例如，進出頁面)。
第二複數個導電互連線1014在第一ILD層1002上方的第二ILD層1012中，並且該第二複數個導電互連線1014藉由該第二ILD層1012而彼此間隔開。第二複數個導電互連線1014之個別者包括沿著第一導電填充材料1008之側壁與底部之第一導電障壁材料1006。第二複數個導電互連線1014之個別者是沿著與第一方向1098正交之第二方向1099。
第三複數個導電互連線1024在第二ILD層1012上方的第三ILD層1022中，並且該第三複數個導電互連線1024藉由該第三ILD層1022而彼此間隔開。第三複數個導電互連線1024之個別者包括沿著第二導電填充材料1028之側壁與底部之第二導電障壁材料1026。第二導電填充材料1028的組成物與第一導電填充材料1008的組成物不同。第三複數個導電互連線1024之個別者是沿著第一方向1098。在一實施例中，第二導電障壁材料1026是單一無氮的鉭(Ta)障壁層。
第四複數個導電互連線1034在第三ILD層1022上方的第四ILD層1032中，並且該第四複數個導電互連線1034藉由該第四ILD層1032而彼此間隔開。第四複數個導電互連線1034之個別者包括沿著第二導電填充材料1028之側壁與底部之第二導電障壁材料1026。第四複數個導電互連線1034之個別者是沿著第二方向1099。
第五複數個導電互連線1044在第四ILD層1032上方的第五ILD層1042中，並且該第五複數個導電互連線1044藉由該第五ILD層1042而彼此間隔開。第五複數個導電互連線1044之個別者包括沿著第二導電填充材料1028之側壁與底部之第二導電障壁材料1026。第五複數個導電互連線1044之個別者是沿著第一方向1098。
第六複數個導電互連線1054在第五ILD層上方的第六ILD層1052中，並且該第六複數個導電互連線1054藉由該第六ILD層1052而彼此間隔開。第六複數個導電互連線1054之個別者包括沿著第二導電填充材料1028之側壁與底部之第二導電障壁材料1026。第六複數個導電互連線1054之個別者是沿著第二方向1099。
在實施例中，第二導電填充材料1028基本上由銅構成，而第一導電填充材料1008基本上由鈷構成。在實施例中，第一導電填充材料1008包括銅，其具有第一濃度之摻雜劑雜質原子，並且第二導電填充材料1028包括銅，其具有第二濃度之摻雜劑雜質原子，該第二濃度之摻雜劑雜質原子比該第一濃度之摻雜劑雜質原子低。
在實施例中，第一導電障壁材料1006的組成物與第二導電障壁材料1026的組成物不同。在另一實施例中，第一導電障壁材料1006與第二導電障壁材料1026具有相同組成物。
在實施例中，第一導電通孔1019是電性耦接到並且在第一複數個導電互連線1004之個別者1004A上。第二複數個導電互連線1014之個別者1014A是電性耦接到並且在第一導電通孔1019上。
第二導電通孔1029是電性耦接到並且在第二複數個導電互連線1014之個別者1014B上。第三複數個導電互連線1024之個別者1024A是電性耦接到並且在第二導電通孔1029上。
第三導電通孔1039是電性耦接到並且在第三複數個導電互連線1024之個別者1024B上。第四複數個導電互連線1034之個別者1034A是電性耦接到並且在第三導電通孔1039上。
第四導電通孔1049是電性耦接到並且在第四複數個導電互連線1034之個別者1034B上。第五複數個導電互連線1044之個別者1044A是電性耦接到並且在第四導電通孔1049上。
第五導電通孔1059是電性耦接到並且在第五複數個導電互連線1044之個別者1044B上。第六複數個導電互連線1054之個別者1054A是電性耦接到並且在第五導電通孔1059上。
在實施例中，第一導電通孔1019包括沿著第一導電填充材料1008之側壁與底部之第一導電障壁材料1006。第二1029、第三1039、第四1049及第五1059導電通孔包括沿著第二導電填充材料1028之側壁與底部之第二導電障壁材料1026。
在一實施例中，第一1002、第二1012、第三1022、第四1032、第五1042及第六1052 ILD層藉由在相鄰ILD層之間的對應蝕刻停止層1090而彼此分離。在一實施例中，第一1002、第二1012、第三1022、第四1032、第五1042及第六1052 ILD層包括矽、碳及氧。
在一實施例中，第一1004與第二1014複數個導電互連線之個別者具有第一寬度(W1)。第三1024、第四1034、第五1044與第六1054複數個導電互連線之個別者具有比第一寬度(W1)大之第二寬度(W2)。
在另一態樣中，說明用於圖案化金屬線端之技術。為提供上下文，在半導體製造之進階節點中，可藉由線柵狀、線端及端部之分離圖案化製程以建立下階層的互連。然而，構成圖案之保真度可隨著通孔侵入線端且反之亦然而趨向劣化。本文所描述實施例提供線端製程，亦稱作插塞製程，其消除相關的臨近規則(proximity rule)。實施例可允許通孔被置於線端處，以及允許大通孔搭接跨過線端。
為提供進一步上下文，圖11A說明根據本發明之實施例的金屬化層平面圖與沿著該金屬化層平面圖之a-a’軸所截取到的對應橫截面圖。圖11B描繪根據本揭示之實施例的線端或插塞之橫截面圖。圖11C描繪根據本揭示之實施例的線端或插塞之另一橫截面圖。
參照圖11A，金屬化層1100包括形成在介電層1104中的金屬線1102。金屬線1102可耦接到下層通孔1103。介電層1104可包括線端或插塞區1105。參照圖11B，介電層1104之線端或插塞區1105可藉由將硬遮罩層1110圖案化到介電層1104上並接著蝕刻介電層1104之暴露部分以製造出來。介電層1104之暴露部分可接著被蝕刻到適用於形成線溝槽1106之深度，或可進一步蝕刻到適用於形成通孔溝槽1108之深度。參照圖11C，相鄰於線端或插塞1105之相對側壁的兩個通孔可被製造在單一大曝光(single large exposure)1116中，以最終形成線溝槽1112及通孔溝槽1114。
然而，再次參照圖11A-11C，保真問題及/或硬遮罩侵蝕問題可能會導致不完全圖案化配套。相較之下，本文所述之一或多實施例包括涉及在溝槽與通孔圖案化製程之後建立線端介電質(插塞)之製程流的實作。
接著在一態樣中，本文所述一或多實施例涉及用於建構在金屬線(參照作「線端」、「插塞」或「切割」)之間，以及在若干實施例中在相關導電通孔之間，的非導電空間或中斷之方法。在定義上而言，導電通孔用以落在(land on)先前層金屬圖案化上。為此，本文所述實施例賦能更穩健的互連製造方案，這是因為以較少的程度上倚靠藉由微影設備之對準。此類互連製造方案可用以放寬對對準/曝光之限制，可用以改善電性接觸(例如，藉由降低通孔電阻)，且可用以降低否則使用習知方法用於將此類特徵圖案化所需之總製程操作以及處理時間。
圖12A-12F描繪根據本發明之實施例代表插塞最後製程方案中各種操作的平面圖及對應橫截面圖。
參照圖12A，製造積體電路結構之方法包括在形成於下層金屬化層1200上方的層間介電質(ILD)材料層1202之上部分1204中形成線溝槽1206。通孔溝槽1208經形成在ILD材料層1202之下部分1210中。通孔溝槽1208暴露下層金屬化層1200之金屬線1212。
參照圖12B，犧牲材料1214經形成在ILD材料層1202上方以及在線溝槽1206與通孔溝槽1208中。犧牲材料1214其上可形成有硬遮罩1215，如圖12B所描繪般。在一實施例中，犧牲材料1214包括碳。
參照圖12C，犧牲材料1214經圖案化以中斷在線溝槽1206中的犧牲材料1214之連續性，例如以在犧牲材料1214中提供開口1216。
參照圖12D，在犧牲材料1214中的開口1216經介電質材料填充以形成介電質插塞1218。在一實施例中，在使用介電質材料填充犧牲材料1214中的開口1216之後，移除硬遮罩1215以提供介電質插塞1218，該插塞具有在ILD材料1202之上表面1222上方的上表面1220，如圖12D所描繪般。移除犧牲材料1214以留下介電質插塞1218。
在一實施例中，使用介電質材料填充犧牲材料1214之開口1216包括使用金屬氧化物材料填充其。在一此類實施例中，金屬氧化物材料是氧化鋁。在一實施例中，使用介電質材料填充犧牲材料1216之開口1214包括使用原子層沉積(ALD)填充。
參照圖12E，線溝槽1206及通孔溝槽1208被填充導電材料1224。在一實施例中，導電材料1224經形成在介電質插塞1218上方以及ILD層1202上方，如所描繪一般。
參照圖12F，導電材料1224及介電質插塞1218經平面化以提供中斷在線溝槽1206中的導電材料1224之連續性的平面化介電質插塞1218’。
根據本發明之實施例，再次參照圖12F，積體電路結構1250包括在基板上方的層間介電(ILD)層1202。導電互連線1224是在ILD層1202中的溝槽1206中。導電互連線1224具有第一部分1224A及第二部分1224B，該第一部分1224A橫向相鄰於該第二部分1224B。介電質插塞1218’在導電互連線1224之第一1224A與第二1224B部分之間並且橫向相鄰於該兩部分。雖然並未描繪但在實施例中，導電互連線1224包括導電障壁襯墊及導電填充材料，其例示性材料已描述於上文中。在一此類實施例中，導電填充材料包括鈷。
在一實施例中，介電質插塞1218’包括金屬氧化物材料。在一此類實施例中，金屬氧化物材料是氧化鋁。在一實施例中，介電質插塞1218’直接接觸導電互連線1224之第一1224A與第二1224B部分。
在一實施例中，介電質插塞1218’具有與導電互連線1224之底部1224C實質共平面之底部1218A。在一實施例中，第一導電通孔1226是在ILD層1202中的溝槽1208中。在一此類實施例中，第一導電通孔1226是在互連線1224之底部1224C下方，以及第一導電通孔1226是電性耦接至導電互連線1224之第一部分1224A。
在一實施例中，第二導電通孔1228是在ILD層1202中的第三溝槽1230中。第二導電通孔1228是在互連線1224之底部1224C下方，以及第二導電通孔1228是電性耦接至導電互連線1224之第二部分1224B。
可使用諸如化學氣相沉積製程等填充製程來形成介電質插塞。產物(artifact)可能維持在製造的介電質插塞中。作為一實例，圖13A說明根據本揭示之實施例的其內具有接縫的導電線插塞之橫截面圖。
參照圖13A，介電質插塞1318具有近似垂直的接縫1300，該接縫約等距間距於導電互連線1224之第一部分1224A與導電互連線1224之第二部分1224B。
應瞭解，與容納介電質插塞之ILD材料組成物不同的該介電質插塞可僅被包括在諸如下金屬化層等所選的金屬化層上。作為一實例，圖13B說明根據本揭示之實施例的在下金屬線位置處包括導電線插塞之金屬化層堆疊之橫截面圖。
參照圖13B，積體電路結構1350包括在基板1352上方的第一層間介電(ILD)層1354中的第一複數個導電互連線1356，並且該第一複數個導電互連線1356藉由該第一層間介電(ILD)層1354而彼此間隔開。第一複數個導電互連線1356之個別者具有由一或多介電質插塞1358中斷之連續性。在一實施例中，一或多介電質插塞1358包括與ILD層1352不同之材料。第二複數個導電互連線1366在第一ILD層1354上方的第二ILD層1364中，並且該第二複數個導電互連線1366藉由該第二ILD層1364而彼此間隔開。在一實施例中，第二複數個導電互連線1366之個別者具有由第二ILD層1364之一或多部分1368中斷之連續性。應瞭解如所描繪的，其他金屬化層可被包括在積體電路結構1350中。
在一實施例中，一或多介電質插塞1358包括金屬氧化物材料。在一此類實施例中，金屬氧化物材料是氧化鋁。在一實施例中，第一ILD層1354及第二ILD層1364(且因此第二ILD層1364之一或多部分1368)包括碳摻雜的氧化矽材料。
在一實施例中，第一複數個導電互連線1356之個別者包括第一導電障壁襯墊1356A以及第一導電填充材料1356B。第二複數個導電互連線1366之個別者包括第二導電障壁襯墊1366A以及第二導電填充材料1366B。在一此類實施例中，第一導電填充材料1356B的組成物與第二導電填充材料1366B的組成物不同。在此類特定實施例中，第一導電填充材料1356B包括鈷，以及第二導電填充材料1366B包括銅。
在一實施例中，第一複數個導電互連線1356具有第一節距(P1，如在相似層1370中所示者)。第二複數個導電互連線1366具有第二節距(P2，如在相似層1380中所示者)。第二節距(P2)大於第一節距(P1)。在一實施例中，第一複數個導電互連線1356之個別者具有第一寬度(W1，如在相似層1370中所示者)。第二複數個導電互連線1366之個別者具有第二寬度(W2，如在相似層1380中所示者)。第二寬度(W2)大於第一寬度(W1)。
應瞭解，以上結合後端製程(BEOL)結構及製程所描述之層及材料可被形成在下層半導體基板上或諸如積體電路之下層裝置層等結構上方。在實施例中，下層半導體基板代表用以製造積體電路之一般工件(workpiece object)。半導體基板通常包括晶圓或其他件矽或另一半導體材料。適當半導體基板包括但不限於：單晶矽、多晶矽以及絕緣體上矽(SOI)，以及由其他半導體材料所形成的相似基板，例如包括鍺、碳或第III-V族材料的基板。取決於製造之階段，半導體基板通常包括電晶體、積體電路及類似者等。基板亦可包括半導體材料、金屬、介電質、摻雜劑、以及其他常見於半導體基板中的材料。此外，所描繪之該結構可被製造在下層的下層級互連層上。
儘管相關於所選操作詳細描述了製造BEOL金屬化層的金屬化層或金屬化層的部分的先前方法，但應瞭解用於製造之附加或中間操作可包括標準微電子製造製程，諸如微影、蝕刻、薄膜沉積、平面化(諸如化學機械式拋光(CMP))、擴散、度量(metrology)、使用犧牲層、使用蝕刻停止層、使用平面化停止層、或任何其他與微電子組件製造相關之操作。另外，應瞭解針對上述製程流程所描述的製程操作可以替代順序被實作，且並非每一個操作皆必須被執行，或者可執行附加製程操作，或兩者皆可屬實。
在一實施例中，如本說明中通篇使用的，層間介電質(ILD)材料包括或由介電質或絕緣材料之層構成。適當介電質材料之實例包括但不限於矽之氧化物(例如二氧化矽(SiO2 ))、摻雜的矽氧化物、矽的氟化氧化物、碳摻雜的矽氧化物、本領域已知的各種低k值介電質材料、以及其組合。層間介電質材料可由舉例而言諸如化學氣相沉積(CVD)、物理氣相沉積(PVD)、或藉由其他沉積方法等技術所形成。
在一實施例中，亦如本說明中通篇使用的，金屬線或互連線材料(以及通孔材料)是由一或多金屬或其他導電結構構成。一種常見實例是使用銅線及結構，其可包括或可不包括障壁層在銅與環繞ILD材料之間。如本文所使用，術語「金屬」可包括數種金屬之合金、堆疊、以及其他組合。舉例而言，金屬互連線可包括障壁層(例如，包括Ta、TaN、Ti或TiN之一或多者的層)、不同金屬或合金之堆疊等。因此，互連線可是單材料層，或可形成自包括導電襯墊層及填充層等若干層。諸如電鍍、化學氣相沉積或物理氣相沉積等任何適當沉積製程可用以形成互連線。在實施例中，互連線是由諸如但不限於Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金等導電材料所構成的。互連線有時在該技術領域中亦被參照為跡線、線路、線、金屬或單純稱作互連。
在一實施例中，亦如本說明中通篇使用的，硬遮罩材料是由與層間介電質材料不同之介電質材料所構成的。在一實施例中，不同的硬遮罩材料可用於不同的區中，用以對彼此及對下層介電與金屬層提供不同之生長或蝕刻選擇性。在若干實施例中，硬遮罩層包括矽之氮化物(例如，氮化矽)的層或矽之氧化物的層，或包括兩者，或包括其組合。其他適當材料可包括碳基之材料。在另一實施例中，硬遮罩材料包括一金屬種類。舉例而言，硬遮罩或其他覆蓋材料可包括鈦或另一金屬之氮化物(例如氮化鈦)的層。潛在較少量的其他材料，諸如氧，可被包括在此等層之一或多者中。替代地，取決於特定實作，在該技術領域中已知之其他硬遮罩層可被使用。硬遮罩層可由CVD、PVD、或藉由其他沉積方法所形成。
在實施例中，亦如本說明中通篇使用的，使用193nm浸沒式微影(i193)、紫外光(EUV)微影或電子束直接寫入(EBDW)微影等來執行微影操作。可使用正調或負調抗蝕劑。在一實施例中，微影遮罩是由形貌遮罩部分、抗反射塗(ARC)層和光阻層構成之三層遮罩。在此類特定實施例中，形貌遮罩部分是碳硬遮罩(CHM)層且抗反射塗層是矽ARC層。
本文所揭露實施例可用以製造各式各樣不同類型之積體電路或微電子裝置。此類積體電路之實例包括但不限於處理器、晶片組組件、繪圖處理器、數位訊號處理器、及微控制器等。在其他實施例中，可製造半導體記憶體。此外，該積體電路或其他微電子裝置可被運用在該技術領域中習知的各式各樣電子裝置中。舉例而言，在電腦系統(例如桌上型、膝上型、伺服器)、蜂巢式電話、個人電子等中。該積體電路可與匯流排以及系統中的其他組件耦接。舉例而言，藉由一或多匯流排，處理器可與記憶體、晶片組等耦接。處理器、記憶體、以及晶片組之各者可潛在是使用本文所揭示方法所製造出。
圖14說明根據本揭示之一實作之計算裝置1400。計算裝置1400容納板體1402。板體1402可包括數個組件，其包括但未限於處理器1404以及至少一通訊晶片1406。處理器1404是物理以及電性耦接到板體1402。在若干實作中，至少一通訊晶片1406亦是物理以及電性耦接到板體1402。在進一步實作中，通訊晶片1406是處理器1404的一部分。
取決於其應用，計算裝置1400可包括其他組件，該等其他組件可能或可能不會物理以及電性地耦接到板體1402。此等其他組件包括但未限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、繪圖處理器、數位訊號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、揚聲器、相機、及大容量儲存裝置(諸如硬碟機、光碟片(CD)、及數位多功能碟片(DVD)等)。
通訊晶片1406賦能針對通往計算裝置1400以及來自計算裝置1400之資料傳輸的無線通訊。術語「無線」與其衍生詞可被用於描述其可藉由使用經調變電磁輻射穿過非固體介質而通訊資料之電路、裝置、系統、方法、技術、通訊通道等。該術語並不暗示相關裝置不包含任何線路，雖然在一些實施例中其可能沒有任何線路。通訊晶片1406可實作數種無線標準或協定之任意者，包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍伸物、以及指定為3G、4G、5G與之後的任何其他無線協定。計算裝置1400可包括複數個通訊晶片1406。例如，第一通訊晶片1406可專用於諸如Wi-Fi與藍芽等短程無線通訊，而第二通訊晶片1406可專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等長程無線通訊。
計算裝置1400之處理器1404包括封裝於處理器1404內之積體電路晶粒。在本揭示實施例之若干實作中，處理器之積體電路晶粒包括一或多結構，諸如根據本揭示實作所建立之積體電路結構。術語「處理器」可指處理來自暫存器及/或記憶體之電子資料以將該電子資料轉變成為可儲存於暫存器及/或記憶體中之其他電子資料的任何裝置或裝置之部分。
通訊晶片1406亦包括被封裝於該通訊晶片1406內之積體電路晶粒。根據本揭示之另一實作，通訊晶片之積體電路晶粒是根據本揭示實作所建立的。
在進一步實作中，容納於計算裝置1400內之另一組件可包含根據本揭示實施例之實作所建立之積體電路晶粒。
在各種實施例中，計算裝置1400可係膝上型電腦、易網機、筆記型電腦、超筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超極行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描機、顯示器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在進一步實施中，計算裝置1400可係任何其他處理資料的電子裝置。
圖15顯示包括本揭示一或多個實施例之中介物1500。中介物1500是用以將第一基板1502橋接到第二基板1504之中介基板。舉例而言，第一基板1502可以是積體電路晶粒。舉例而言，第二基板1504可以是記憶體模組、電腦主機板、或另一積體電路晶粒。一般而言，中介物1500之目的在於擴展連結至更廣之節距，或用以重新路由一連結至一不同連結。例如，中介物1500可將積體電路晶粒耦接至球狀柵陣列(BGA)1506，該BGA 1506可接續地耦接至該第二基板1504。在一些實施例中，該第一及第二基板1502/1504被附接至該中介物1500之相對側。在其他實施例中，該第一及第二基板1502/1504被附接到該中介物1500之同一側。且在進一步實施例中，三或更多基板藉由使用中介物1500而互連。
該中介物1500可由環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或諸如聚醯亞胺之聚合物材料所形成。在進一步實作中，中介物1500可由替代剛性或撓性材料所形成，該材料可包括上述用於半導體基板的相同材料(諸如矽、鍺、與其他第III-V族與第IV族材料)。
該中介物1500可包括金屬互連1508及通孔1510，其包括但不限於矽穿孔(TSV)1512。中介物1500可另外包括嵌入式裝置1514，包括被動及主動裝置。此類裝置包括，但不限於，電容器、去耦電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、及靜電放電(ESD)裝置。諸如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感測器、與MEMS裝置等較複雜裝置亦可被形成在中介物1500上。依據本發明之實施例，本文揭露之設備或製程可用於中介物1500之製造中或用於中介物1500中所包括組件之製造中。
圖16係根據本揭示之實施例的採用根據本文描述的一個或多製程所製造的積體電路(IC)或包括本文描述的一個或多特徵之行動計算平台1600的等角視圖。
行動計算平台1600可是任何經組態用於電子資料顯示、電子資料處理、以及線路電子資料傳輸之各者的可攜式裝置。舉例而言，行動計算平台1600可是平板電腦、智慧型電話、膝上型電腦等之任意者，並且包括在例示性實施例中為(電容式、電感式、電阻式等)觸控螢幕的顯示器螢幕1605、晶片層級(SoC)或封裝層級整合系統1610、以及電池1613。如所說明的，藉由較高電晶體封裝密度所賦能之系統1610中的整合程度越高，行動計算平台1600中可被電池1613或諸如固態硬碟等非揮發性儲存器等佔用之部分可越大，或者用於提高平台功能性之電晶體閘極數可越多。相似的，在系統1610中各電晶體的載體遷移率越大，功能性就越大。如此，本文所述技術可賦能在行動計算平台1600中效能與形狀因子之提高。
將在擴大視圖1620中進一步說明整合系統1610。在例示性實施例中，封裝裝置1677包括至少一記憶體晶片(例如，RAM)或根據本文所述一或多製程所製造或包括本文所述一或多特徵之至少一處理器晶片(例如，多核心微處理器及/或繪圖處理器)。封裝裝置1677進一步連同其控制器1611、功率管理積體電路(PMIC)1615、以及RF(無線)積體電路(RFIC)1625而耦接到板體1660，其中該RF(無線)積體電路(RFIC)1625包括寬頻RF(無線)傳輸器及/或接收器(例如，包括數位基頻帶以及類比前端模組，該類比前端模組進一步包含在傳輸路徑上之功率放大器以及在接收路徑上之低雜訊放大器)。功能性而言，PMIC 1615執行電池功率調節、DC對DC轉換等，並且具有耦接到電池1613之輸入以及具有提供電源供應給所有其他功能性模組之輸出。如進一步說明的，在例示性實施例中，RFIC 1625具有耦接到天線之輸出，經設置用以實作數種無線標準或協定之任意者，包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍伸物、以及指定為3G、4G、5G與之後的任何其他無線協定。在替代實作中，此等板層級模組之各者可被整合到耦接到封裝裝置1677之封裝基板的分離IC上或耦接到封裝裝置1677之封裝基板的單一IC(SoC)內。
在另一態樣中，半導體封裝被用以保護積體電路(IC)晶片或晶粒，以及亦提供到外部電路之電性介面給該晶粒。隨著針對較小電子裝置之需求增加，半導體封裝經設計成更為緊縮且必須支援更大的電路密度。此外，針對較高效能裝置之需求導致對賦能與接續總成製程相容的總體低彎曲性以及薄封裝輪廓外形之經改善半導體封裝之需求。
在一實施例中，使用線路接合到陶磁或有機封裝基板。在另一實施例中，使用C4製程以將晶粒安裝到陶瓷或有機封裝基板。特別而言，可實作C4焊球連接以在半導體裝置與基板之間提供倒裝晶片互連。倒裝晶片或受控晶片連接(Controlled Collapse Chip Connection，C4)是一種用於諸如積體電路(IC)晶片、MEMS或組件等半導體裝置之安裝類型，其使用焊點凸塊以取代線路接合。焊點凸塊經沉積在C4墊上，位於基板封裝之頂側上。為了將半導體裝置安裝到基板，該半導體裝置被翻轉，以令主動側向下面向安裝區域。使用焊點凸塊以將半導體裝置直接連接到基板。
圖17描繪根據本發明之實施例的倒裝晶片安裝晶粒之橫截面圖。
參照圖17，根據本揭示之實施例的設備1700包括晶粒1702，諸如根據本文描述的一個或多製程所製造的積體電路(IC)或包括本文描述的一個或多特徵。晶粒1702包括在其上的金屬化墊1704。諸如陶瓷或有機基板等封裝基板1706包括在其上的連接1708。藉由耦接到金屬化墊1704與連接1708之焊球1710，晶粒1702與封裝基板1706電性連接。底部填充材料1712環繞焊球1710。
處理倒裝晶片可能是類似於習知IC製造，其中具有幾個附加操作。接近製造製程尾聲，附接墊被金屬化以使其更易於接收焊接。這典型上包括幾種處理。小焊接點接著被沉積在各金屬化墊上。接著正常方式從晶圓切割出該等晶片。為了將倒裝晶片附接到電路，將該晶片倒置以令焊點往下接觸到下層電子或電路板上的連接器。然後通常使用超聲波或替代地回流焊接製程來重新熔化焊料以產生電性連接。這亦在晶片電路與下層安裝之間留下些許空間。在大部分情況下，電性絕緣附著劑接著被「底部填充」以提供較強機械連接、提供熱橋接、以及確保焊點不會因晶片和系統其他部分的差異加熱而受到應力。
在其他實施例中，根據本發明之實施例的較新封裝以及晶粒對晶粒互連方法，諸如矽通孔(TSV)以及矽中介物，經實作以製造包括根據本文描述的一個或多製程所製造的積體電路(IC)或包括本文描述的一個或多特徵之高效能多晶片模組(MCM)以及封裝中系統(SiP)。
因此，本揭示之實施例包括進階積體電路結構製造。
雖然已於上文中描述特定實施例，但此等實施例目的並非在於限制本揭示之範疇，即使當僅有單一實施例描述特定特徵時亦是如此。本揭示中所提供特徵之實例目的在於是說明性而非限制性的，除非另有聲明。上述說明目的在於涵蓋此類替代、修改、及等效物，如同對於受益於本揭示的本領域技術人員是顯而易見般。
本揭示的範圍包括本文揭露的任何特徵或特徵的組合(不論是明確地或隱含地)，或其任何概括，無論其是否減輕本文所提及的任何或所有問題。據此，在本申請案(或主張其優先權之申請案)審查期間，可提出該等特徵之任意此類組合之新請求項。更明確地，參照所附申請專利範圍，附屬項的特徵可以與獨立項的特徵組合，以及各個獨立項的特徵可以以任何適當的方式組合，而不僅僅是在所附申請專利範圍中列舉的特定組合中。
以下實例關於進一步實施例。不同實施例之各種特徵可與所包括之若干特徵以各種方式結合，且其它特徵可被排除以適用於各式各樣之不同應用。
例示性實施例1：一種積體電路結構包括位於基板上方的第一層間介電(ILD)層中的第一導電互連線、位於第一ILD層上方的第二ILD層中的第二導電互連線、以及導電通孔將第一導電互連線與第二導電互連線耦接，導電通孔具有單一無氮的鉭(Ta)障壁層。
例示性實施例2：如例示性實施例1所述之積體電路結構，其中該單一無氮的鉭(Ta)障壁層具有在1-5奈米的範圍內之厚度。
例示性實施例3：如例示性實施例1或2所述之積體電路結構，其中該單一無氮的鉭(Ta)障壁層從該導電通孔延伸至該第二導電互連線。
例示性實施例4：如例示性實施例3所述之積體電路結構，更包括：導電填充物，其在該導電通孔和該第二導電互連線中的該單一無氮的鉭(Ta)障壁層中，該導電填充物包括直接在該單一無氮的鉭(Ta)障壁層上的銅。
例示性實施例5：如例示性實施例1、2、3或4所述之積體電路結構，其中該單一無氮的鉭(Ta)障壁層直接在該第一導電互連線的導電填充物上，該導電填充物包括銅或鈷。
例示性實施例6：一種製造積體電路結構的方法包括在層間介電(ILD)層(該ILD層在蝕刻停止層上)中形成部分溝槽，蝕刻落在蝕刻停止層上的懸掛通孔，以及執行穿透蝕刻通過蝕刻停止層以在ILD層和蝕刻停止層中形成溝槽和通孔開口。
例示性實施例7：如例示性實施例6所述之方法，其中執行該穿透蝕刻使該部分溝槽延伸更深到該ILD層中。
例示性實施例8：如例示性實施例6或7所述之方法，更包括：沿著該溝槽和通孔開口的表面形成單一無氮的鉭(Ta)障壁層。
例示性實施例9：如例示性實施例8所述之方法，更包括：在該單一無氮的鉭(Ta)障壁層上形成導電填充物，該導電填充物包括直接在該單一無氮的鉭(Ta)障壁層上的銅。
例示性實施例10：如例示性實施例9所述之方法，更包括：在形成該導電填充物之前，降低該單一無氮的鉭(Ta)障壁層的厚度。
例示性實施例11：一種計算裝置包括板體，以及耦接到該板體之組件。該組件包括積體電路結構，其包括位於基板上方的第一層間介電(ILD)層中的第一導電互連線、位於第一ILD層上方的第二ILD層中的第二導電互連線、以及導電通孔將第一導電互連線與第二導電互連線耦接，導電通孔具有單一無氮的鉭(Ta)障壁層。
例示性實施例12：如例示性實施例11所述之計算裝置，更包括耦接至該板體的記憶體。
例示性實施例13：如例示性實施例11或12所述之計算裝置，更包括耦接至該板體的通訊晶片。
例示性實施例14：如例示性實施例11、12或13所述之計算裝置，更包括耦接至該板體的相機。
例示性實施例15：如例示性實施例11、12、13或14所述之計算裝置，其中該組件是封裝積體電路晶粒。
例示性實施例16：一種計算裝置包括板體，以及耦接到該板體之組件。該組件包括積體電路結構，該積體電路結構根據一種方法製造，該方法包括在層間介電(ILD)層(該ILD層在蝕刻停止層上)中形成部分溝槽，蝕刻落在蝕刻停止層上的懸掛通孔，以及執行穿透蝕刻通過蝕刻停止層以在ILD層和蝕刻停止層中形成溝槽和通孔開口。
例示性實施例17：如例示性實施例16所述之計算裝置，更包括耦接至該板體的記憶體。
例示性實施例18：如例示性實施例16或17所述之計算裝置，更包括耦接至該板體的通訊晶片。
例示性實施例19：如例示性實施例16、17或18所述之計算裝置，更包括耦接至該板體的相機。
例示性實施例20：如例示性實施例16、17、18或19所述之計算裝置，其中該組件是封裝積體電路晶粒。
100:積體電路結構 102:下金屬化層 104:蝕刻停止層 106:上金屬化層 108:互連線或溝槽 112:銅填充物 114:Ta層 116:TaN層 120:互連線或溝槽 122:互連線或溝槽 150:積體電路結構 152:下金屬化層 154:蝕刻停止層 156:上金屬化層 158:互連線或溝槽 162:銅填充物 164:Ta層 166:TaN層 172:互連線或溝槽 172A:互連線或溝槽 172B:互連線或溝槽 200:起始結構 202:層間介電(ILD)層 204:溝槽 206:TaN層 206A:TaN層 206B:侵蝕區 208:Ta層 208A:Ta層 208B:位置 208C:位置 208D:厚度 250:修改結構 300:積體電路結構 302:僅有Ta障壁層 304:銅填充物 306:第二ILD層 308:第二導電互連線 309:導電通孔 310:第一導電互連線 312:第一ILD層 350:積體電路結構 352:Ta障壁層 354:導電填充物 356:第二ILD層 358:第二導電互連線 359:導電通孔 360:第一導電互連線 362:第一ILD層 400:曲線圖 502:蝕刻停止(ES)層 502A:蝕刻停止層 504:層間介電(ILD)層 504A:ILD層 506:硬遮罩(HM)層 508:的完整溝槽 510:完整通孔 552:蝕刻停止(ES)層 552A:蝕刻停止層 554:層間介電(ILD)層 554A:層間介電(ILD)層 554B:層間介電(ILD)層 556:第一硬遮罩(HM1)層 557:第二硬遮罩(HM2)層 558:部分溝槽 558A:溝槽深度 558B:溝槽 560:通孔 560B:通孔 600:節距四分方法 602:支柱特徵 604:第一間隔件特徵 604’:第一間隔件特徵 606:第二間隔件特徵 607:互補區 B:支柱 S:間隔件 C:互補區 700:積體電路結構 702:基板 704:層間介電(ILD)層 706:導電互連線 706B:導電互連線 706S:導電互連線 706C:導電互連線 708:導電障壁層 710:導電填充材料 P1:節距 P2:節距 W1:寬度 W2:寬度 W3:寬度 750:積體電路結構 752:基板 754:第一層間介電(ILD)層 756:導電互連線 758:導電障壁層 760:導電填充材料 774:第二層間介電(ILD)層 776:導電互連線 778:導電障壁層 780:導電填充材料 800:積體電路結構 802:基板 804:第一層間介電(ILD)層 806:導電互連線 806A:導電互連線 807:下層通孔 808:第一導電障壁材料 810:第一導電填充材料 814:第二ILD層 816:導電互連線 816A:導電互連線 817:下層通孔 818:第二導電障壁材料 820:第二導電填充材料 822:蝕刻停止層 850:積體電路結構 852:基板 854:第一層間介電(ILD)層 856:導電互連線 856A:導電互連線 856B:導電互連線 857:導電通孔 858:第一導電障壁材料 860:第一導電填充材料 864:第二層間介電(ILD)層 866:導電互連線 866A:導電互連線 867:下層通孔 868:第二導電障壁材料 870:第二導電填充材料 872:蝕刻停止層 898:第一方向 899:第二方向 900:互連線 901:介電層 902:導電障壁材料 904:導電填充材料 906:外層 908:內層 920:互連線 921:介電層 922:導電障壁材料 924:導電填充材料 930:導電帽層 940:互連線 941:層間介電(ILD)層 942:導電障壁材料 946:外層 948:內層 950:導電帽層 952:位置 954:位置 1000:積體電路結構 1001:基板 1002:第一層間介電(ILD)層 1004:導電互連線 1004A:導電互連線 1006:第一導電障壁材料 1008:第一導電填充材料 1012:第二層間介電(ILD)層 1014:導電互連線 1014A:導電互連線 1014B:導電互連線 1019:第一導電通孔 1022:第三層間介電(ILD)層 1024:導電互連線 1024A:導電互連線 1024B:導電互連線 1026:第二導電障壁材料 1028:第二導電填充材料 1029:第二導電通孔 1032:第四層間介電(ILD)層 1034:導電互連線 1034A:導電互連線 1034B:導電互連線 1039:第三導電通孔 1042:第五層間介電(ILD)層 1044:導電互連線 1044A:導電互連線 1044B:導電互連線 1049:第四導電通孔 1052:第六層間介電(ILD)層 1054:導電互連線 1054A:導電互連線 1059:第五導電通孔 1090:蝕刻停止層 1095:碳摻雜區 1098:第一方向 1099:第二方向 a-a’:軸 b-b’:軸 c-c’:軸 d-d’:軸 e-e’:軸 f-f’:軸 HM:硬遮罩 1100:金屬化層 1102:金屬線 1103:下層通孔 1104:介電層 1105:插塞 1106:線溝槽 1108:通孔溝槽 1110:硬遮罩層 1112:線溝槽 1114:通孔溝槽 1116:曝光 1200:金屬化層 1202:層間介電質(ILD)材料層 1204:上部分 1206:線溝槽 1208:通孔溝槽 1210:下部分 1212:金屬線 1214:犧牲材料 1215:硬遮罩 1216:開口 1218:介電質插塞 1218’:介電質插塞 1218A:底部 1220:上表面 1222:上表面 1224:導電互連線 1224A:第一部分 1224B:第二部分 1224C:底部 1226:第一導電通孔 1228:第二導電通孔 1230:第三溝槽 1250:積體電路結構 1300:接縫 1318:介電質插塞 1350:積體電路結構 1352:基板 1354:第一層間介電(ILD)層 1356:導電互連線 1356A:第一導電障壁襯墊 1356B:第一導電填充材料 1358:介電質插塞 1364:第二層間介電(ILD)層 1366:導電互連線 1366A:第二導電障壁襯墊 1366B:第二導電填充材料 1368:部分 1370:層 1380:層 1400:計算裝置 1402:板體 1404:處理器 1406:通訊晶片 1500:中介物 1502:第一基板 1504:第二基板 1506:球狀柵陣列 1508:金屬互連 1510:通孔 1512:矽穿孔 1514:嵌入式裝置 1600:行動計算平台 1605:顯示器螢幕 1610:封裝層級整合系統 1611:控制器 1613:電池 1615:功率管理積體電路(PMIC) 1620:視圖 1625:RF(無線)積體電路(RFIC) 1660:板體 1677:封裝裝置 1700:設備 1702:晶粒 1704:金屬化墊 1706:封裝基板 1708:連接 1710:焊球 1712:底部填充材料
[圖1A]描繪具有障壁層和銅層的典型互連的橫截面圖。
[圖1B]描繪雙鑲嵌互連中典型的銅和TaN/Ta障壁層的橫截面圖。
[圖2]描繪使用藉由PVD沉積的TaN/Ta形成的結構的橫截面圖(左側)和隨後的濺鍍蝕刻以減少底部障壁的橫截面圖(右側)。
[圖3]包括根據本發明實施例，使用藉由PVD沉積的形成的結構的橫截面圖(左側)和隨後的濺鍍蝕刻以減少Ta厚度的橫截面圖(右側)。
[圖4]是示出根據本發明的實施例的開爾文(Kelvin)通孔電阻隨著更薄的障壁而降低約30%的曲線圖。
[圖5A]圖示代表完整溝槽加完整通孔製程方案中的各種操作的橫截面圖。
[圖5B]描繪根據本發明的實施例的表示部分溝槽加懸掛通孔(hanging via)加穿透(breakthrough，BT)蝕刻製程方案中的各種操作的橫截面圖。
[圖6]係根據本發明之實施例的製造用於互連結構之溝槽所使用的節距四分方法之示意圖。
[圖7A]描繪根據本發明之實施例的使用節距四分方案製造的金屬化層之橫截面圖。
[圖7B]描繪根據本發明之實施例在使用節距四分方案製造的金屬化層上的使用節距減半方案製造的金屬化層之橫截面圖。
[圖8A]描繪根據本發明之實施例的積體電路結構之橫截面圖，其具備金屬線組成物之金屬化層在具備不同金屬線組成物之金屬化層上方。
[圖8B]描繪根據本發明之實施例的積體電路結構之橫截面圖，其具備金屬線組成物之金屬化層耦接至具備不同金屬線組成物之金屬化層。
[圖9A-9C]描繪根據本發明之實施例的具有各種襯墊及導電覆蓋結構配置之個別互連線的橫截面圖。
[圖10]描繪根據本發明之實施例的積體電路結構之橫截面圖，其具備金屬線組成物及節距之四層金屬化層在具備不同金屬線組成物及較小節距之兩層金屬化層上方。
[圖11A]描繪根據本發明之實施例的金屬化層平面圖與沿著該金屬化層平面圖之a-a’軸所截取到的對應橫截面圖。
[圖11B]描繪根據本發明之實施例的線端或插塞之橫截面圖。
[圖11C]描繪根據本發明之實施例的線端或插塞之另一橫截面圖。
[圖12A-12F]描繪根據本發明之實施例代表插塞最後製程方案中各種操作的平面圖及對應橫截面圖。
[圖13A]描繪根據本發明之實施例的其內具有接縫的導電線插塞之橫截面圖。
[圖13B]描繪根據本發明之實施例的在下金屬線位置處包括導電線插塞之金屬化層堆疊之橫截面圖。
[圖14]描繪根據本發明之一實作之計算裝置。
[圖15]描繪包括本發明之一或多實施例之中介物。
[圖16]係根據本發明之實施例的採用根據本文描述的一個或多製程所製造的IC或包括本文描述的一個或多特徵之行動計算平台的等角視圖。
[圖17]描繪根據本發明之實施例的倒裝晶片安裝晶粒之橫截面圖。
300:積體電路結構
302:僅有Ta障壁層
304:銅填充物
306:第二ILD層
308:第二導電互連線
309:導電通孔
310:第一導電互連線
312:第一ILD層
350:積體電路結構
352:Ta障壁層
354:導電填充物
356:第二ILD層
358:第二導電互連線
359:導電通孔
360:第一導電互連線
362:第一ILD層
A:光場影像
B:暗場影像

Claims (20)

  1. 一種積體電路結構，其包含： 第一導電互連線，在基板上方的第一層間介電(ILD)層中； 第二導電互連線，在該第一ILD層上方的第二ILD層中；以及 導電通孔，將該第一導電互連線與該第二導電互連線耦接，該導電通孔具有單一無氮的鉭(Ta)障壁層。
  2. 如請求項1所述之積體電路結構，其中該單一無氮的鉭(Ta)障壁層具有在1-5奈米的範圍內之厚度。
  3. 如請求項1或2所述之積體電路結構，其中該單一無氮的鉭(Ta)障壁層從該導電通孔延伸至該第二導電互連線。
  4. 如請求項3所述之積體電路結構，更包含： 導電填充物，其在該導電通孔和該第二導電互連線中的該單一無氮的鉭(Ta)障壁層中，該導電填充物包含直接在該單一無氮的鉭(Ta)障壁層上的銅。
  5. 如請求項1或2所述之積體電路結構，其中該單一無氮的鉭(Ta)障壁層直接在該第一導電互連線的導電填充物上，該導電填充物包含銅或鈷。
  6. 一種製造積體電路結構之方法，該方法包含： 在層間介電(ILD)層中形成部分溝槽，該ILD層在蝕刻停止層上； 蝕刻落在該蝕刻停止層上的懸掛通孔；以及 執行穿透蝕刻通過該蝕刻停止層以在該ILD層和該蝕刻停止層中形成溝槽和通孔開口。
  7. 如請求項6所述之方法，其中執行該穿透蝕刻使該部分溝槽延伸更深到該ILD層中。
  8. 如請求項6或7所述之方法，其更包含： 沿著該溝槽和通孔開口的表面形成單一無氮的鉭(Ta)障壁層。
  9. 如請求項8所述之方法，更包含： 在該單一無氮的鉭(Ta)障壁層上形成導電填充物，該導電填充物包含直接在該單一無氮的鉭(Ta)障壁層上的銅。
  10. 如請求項9所述之方法，更包含： 在形成該導電填充物之前，降低該單一無氮的鉭(Ta)障壁層的厚度。
  11. 一種計算裝置，包含： 板體；以及 耦接至該板體的組件，該組件包括積體電路結構，其包含： 第一導電互連線，在基板上方的第一層間介電(ILD)層中； 第二導電互連線，在該第一ILD層上方的第二ILD層中；以及 導電通孔，將該第一導電互連線與該第二導電互連線耦接，該導電通孔具有單一無氮的鉭(Ta)障壁層。
  12. 如請求項11所述之計算裝置，更包含： 記憶體，耦接至該板體。
  13. 如請求項11或12所述之計算裝置，更包含： 通訊晶片，耦接至該板體。
  14. 如請求項11或12所述之計算裝置，更包含： 相機，耦接至該板體。
  15. 如請求項11或12所述之計算裝置，其中該組件是封裝積體電路晶粒。
  16. 一種計算裝置，包含： 板體；以及 耦接至該板體的組件，該組件包括積體電路結構，該積體電路結構根據下述方法進行製造，該方法包含： 在層間介電(ILD)層中形成部分溝槽，該ILD層在蝕刻停止層上； 蝕刻落在該蝕刻停止層上的懸掛通孔； 執行穿透蝕刻通過該蝕刻停止層以在該ILD層和該蝕刻停止層中形成溝槽和通孔開口。
  17. 如請求項16所述之計算裝置，更包含： 記憶體，耦接至該板體。
  18. 如請求項16或17所述之計算裝置，更包含： 通訊晶片，耦接至該板體。
  19. 如請求項16或17所述之計算裝置，更包含： 相機，耦接至該板體。
  20. 如請求項16或17所述之計算裝置，其中該組件是封裝積體電路晶粒。
TW110127143A 2020-08-31 2021-07-23 用於進階積體電路結構製造的金屬線與通孔障壁層以及通孔輪廓 TW202211410A (zh)

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