KR20220030330A - 진보된 집적 회로 구조체 제조를 위한 금속 라인 및 비아 장벽 층들, 및 비아 프로파일들 - Google Patents

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아툴 마다반
고쿨 말리아바나탐
필립 야샤르
마크 코퍼
바라스 뱅갈로어 라지바
크리시나 티. 말라
우망 데사이
해리 비. 러셀
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인텔 코포레이션
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Abstract

본 개시내용의 실시예들은 집적 회로 구조체 제조의 분야에 관한 것이다. 일 예에서, 집적 회로 구조체는 기판 위의 제1 층간 유전체(ILD) 층 내의 제1 전도성 인터커넥트 라인, 제1 ILD 층 위의 제2 ILD 층 내의 제2 전도성 인터커넥트 라인, 및 제1 전도성 인터커넥트 라인과 제2 전도성 인터커넥트 라인을 결합시키는 전도성 비아 - 전도성 비아는 단일 무질소 탄탈륨(Ta) 장벽 층을 가짐 - 를 포함한다. 다른 예에서, 집적 회로 구조체를 제조하는 방법은 층간 유전체(ILD) 층 내에 부분 트렌치를 형성하는 단계 - ILD 층은 에칭 정지 층 상에 있음 - , 에칭 정지 층 상에 랜딩하는 행잉 비아를 에칭하는 단계, 및 에칭 정지 층을 관통하는 브레이크스루 에칭을 수행하여 ILD 층 및 에칭 정지 층 내에 트렌치 및 비아 개구를 형성하는 단계를 포함한다.

Description

진보된 집적 회로 구조체 제조를 위한 금속 라인 및 비아 장벽 층들, 및 비아 프로파일들{METAL LINE AND VIA BARRIER LAYERS, AND VIA PROFILES, FOR ADVANCED INTEGRATED CIRCUIT STRUCTURE FABRICATION}
관련 출원들에 대한 교차 참조
본 출원은 2020년 8월 31일자로 출원된, 발명의 명칭이 "METAL LINE AND VIA BARRIER LAYERS FOR ADVANCED INTEGRATED CIRCUIT STRUCTURE FABRICATION"인 미국 가출원 제63/072,811호의 이익을 주장하고, 2020년 8월 31일자로 출원된, 발명의 명칭이 "VIA PROFILES FOR ADVANCED INTEGRATED CIRCUIT STRUCTURE FABRICATION"인 미국 가출원 제63/072,826호의 이익을 주장하며, 그 전체 내용은 본 명세서에 참고로 포함된다.
기술분야
본 개시내용의 실시예들은 진보된 집적 회로 구조체 제조의 분야에 관한 것이고, 특히, 10 나노미터 노드 및 더 작은 집적 회로 구조체 제조 및 결과적인 구조체들에 관한 것이다.
지난 수십 년 동안, 집적 회로들에서 피처들(features)의 스케일링(scaling)은 점점 더 성장하는 반도체 산업의 견인차였다. 점점 더 작은 피처들로의 스케일링은 반도체 칩들의 제한된 면적(real estate) 상에서의 기능 유닛들의 증가된 밀도들을 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소하는 것은 증가된 개수의 메모리 또는 로직 디바이스들을 칩에 통합할 수 있게 하여, 용량(capacity)이 증가된 제품의 제조를 돕는다. 하지만, 점점 더 많은 용량에 대한 욕구가 쟁점이다. 각각의 디바이스의 성능을 최적화할 필요성이 점점 중요해지고 있다.
종래의 그리고 현재 알려진 제조 프로세스들에서의 가변성은, 그것들을 10 나노미터 노드 또는 10 나노미터 노드 미만의 범위로 추가로 확장할 가능성을 제한할 수 있다. 결과적으로, 장래 기술의 노드들을 위해 필요한 기능 컴포넌트들의 제조는 새로운 방법론들의 도입 또는 현재의 제조 프로세스들에의 또는 현재의 제조 프로세스들 대신에 새로운 기술들의 통합을 필요로 할 수 있다.
도 1a는 장벽 및 구리 층들을 갖는 전형적인 인터커넥트의 단면도를 예시한다.
도 1b는 듀얼 다마신 인터커넥트(dual damascene interconnect)에서의 전형적인 구리 및 TaN/Ta 장벽의 단면도를 예시한다.
도 2는 PVD(좌측) 및 하단 장벽을 감소시키기 위한 후속 스퍼터 에칭(우측)에 의해 퇴적된 TaN/Ta를 사용하여 형성된 구조체의 단면도를 예시한다.
도 3은 본 개시내용의 실시예에 따른, PVD(좌측) 및 Ta 두께를 감소시키기 위한 후속 스퍼터 에칭(우측)에 의해 퇴적된 Ta를 사용하여 형성된 구조체의 단면 이미지들을 포함한다.
도 4는 본 개시내용의 실시예에 따른, 더 얇은 장벽으로 약 30%만큼 켈빈 비아 저항(Kelvin via resistance)이 감소하는 것을 보여주는 플롯이다.
도 5a는 풀 트렌치 플러스 풀 비아 프로세스(full trench plus full via process) 방식에서의 다양한 동작들을 나타내는 단면도들을 예시한다.
도 5b는 본 개시내용의 실시예에 따른, 부분 트렌치 플러스 행잉 비아 플러스 브레이크스루(breakthrough, BT) 에칭 프로세스(partial trench plus hanging via plus breakthrough (BT) etch process) 방식에서의 다양한 동작들을 나타내는 단면도들을 예시한다.
도 6은 본 개시내용의 실시예에 따른, 인터커넥트 구조체들에 대한 트렌치들을 제조하는 데 사용되는 피치 사등분(pitch quartering) 접근법의 개략도이다.
도 7a는 본 개시내용의 실시예에 따른, 피치 사등분 방식을 사용하여 제조된 금속화 층의 단면도를 예시한다.
도 7b는 본 개시내용의 실시예에 따른, 피치 사등분 방식을 사용하여 제조된 금속화 층 위의 피치 이등분(pitch halving) 방식을 사용하여 제조된 금속화 층의 단면도를 예시한다.
도 8a는 본 개시내용의 실시예에 따른, 상이한 금속 라인 조성을 갖는 금속화 층 위에 한 금속 라인 조성을 갖는 금속화 층을 갖는 집적 회로 구조체의 단면도를 예시한다.
도 8b는 본 개시내용의 실시예에 따른, 상이한 금속 라인 조성을 갖는 금속화 층에 결합된 한 금속 라인 조성을 갖는 금속화 층을 갖는 집적 회로 구조체의 단면도를 예시한다.
도 9a 내지 도 9c는 본 개시내용의 실시예에 따른, 다양한 라이너 및 전도성 캡핑 구조적 배열들(liner and conductive capping structural arrangements)을 갖는 개개의 인터커넥트 라인들의 단면도들을 예시한다.
도 10은 본 개시내용의 실시예에 따른, 상이한 금속 라인 조성 및 더 작은 피치를 갖는 2개의 금속화 층 위에 한 금속 라인 조성 및 피치를 갖는 4개의 금속화 층을 갖는 집적 회로 구조체의 단면도를 예시한다.
도 11a는 본 개시내용의 실시예에 따른, 금속화 층의 평면도 및 평면도의 a-a' 축을 따라 절취된 대응하는 단면도를 예시한다.
도 11b는 본 개시내용의 실시예에 따른, 라인 단부 또는 플러그의 단면도를 예시한다.
도 11c는 본 개시내용의 실시예에 따른, 라인 단부 또는 플러그의 다른 단면도를 예시한다.
도 12a 내지 도 12f는 본 개시내용의 실시예에 따른, 플러그 마지막 처리(plug last processing) 방식에서의 다양한 동작들을 나타내는 평면도들 및 대응하는 단면도들을 예시한다.
도 13a는 본 개시내용의 실시예에 따른, 안에 심(seam)을 갖는 전도성 라인 플러그의 단면도를 예시한다.
도 13b는 본 개시내용의 실시예에 따른, 하부 금속 라인 위치에 전도성 라인 플러그를 포함하는 금속화 층들의 스택의 단면도를 예시한다.
도 14는 본 개시내용의 일 구현에 따른 컴퓨팅 디바이스를 예시한다.
도 15는 본 개시내용의 하나 이상의 실시예를 포함하는 인터포저를 도시한다.
도 16은 본 개시내용의 실시예에 따른, 본 명세서에 설명된 하나 이상의 프로세스에 따라 제조된 또는 본 명세서에 설명된 하나 이상의 피처(feature)를 포함하는 IC를 이용하는 모바일 컴퓨팅 플랫폼의 등각투영도(isometric view)이다.
도 17은 본 개시내용의 실시예에 따른, 플립-칩 장착 다이(flip-chip mounted die)의 단면도를 예시한다.
진보된 집적 회로 구조체 제조가 설명된다. 다음의 설명에서는, 본 개시내용의 실시예들의 철저한 이해를 제공하기 위해, 특정 집적 및 재료 요법들과 같은 다수의 특정 상세가 제시된다. 본 개시내용의 실시예들이 이 특정 상세들 없이 실시될 수 있다는 것이 본 기술분야의 통상의 기술자에게는 명백할 것이다. 다른 사례들에서, 집적 회로 설계 레이아웃들과 같은 잘 알려진 피처들은 본 개시내용의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 설명되지 않는다. 또한, 도면들에 도시된 다양한 실시예들은 예시적인 표현들이며, 반드시 비례에 맞춰 그려진 것은 아니라는 것을 이해할 것이다.
다음의 상세한 설명은 본질적으로 예시적인 것에 불과하며, 주제(subject matter)의 실시예들 또는 이러한 실시예들의 적용 및 사용을 제한하도록 의도되지 않는다. 본 명세서에서 사용되는 바와 같이, "예시적인"이라는 단어는 "예시, 사례, 또는 실례로서 역할을 하는"을 의미한다. 본 명세서에서 예시적인 것으로 설명된 임의의 구현은 반드시 다른 구현들보다 바람직하거나 유리한 것으로 해석될 필요는 없다. 또한, 선행하는 기술분야, 배경기술, 간단한 개요 또는 후속하는 상세한 설명에서 제시되는 임의의 명시적 또는 묵시적 이론에 의해 구속될 의도가 없다.
본 명세서는 "일 실시예" 또는 "실시예"에 대한 참조들을 포함한다. "일 실시예에서" 또는 "실시예에서"라는 구문의 출현은 반드시 동일한 실시예를 지칭하는 것은 아니다. 특정 특징들, 구조들, 또는 특성들은 본 개시내용과 일관되는 임의의 적합한 방식으로 조합될 수 있다.
용어. 다음의 단락들은 본 개시내용(첨부된 청구항들을 포함함)에서 발견되는 용어들에 대한 정의들 또는 맥락을 제공한다:
"포함하는(Comprising)." 이 용어는 개방형(open-ended)이다. 첨부된 청구항들에서 사용되는 바와 같이, 이 용어는 추가적인 구조체 또는 동작들을 배제하지 않는다.
"하도록 구성된(Configured To)." 다양한 유닛들 또는 컴포넌트들이 태스크 또는 태스크들을 수행"하도록 구성된" 것으로 설명되거나 청구될 수 있다. 이러한 맥락들에서, "하도록 구성된"은 유닛들 또는 컴포넌트들이 동작 동안 그 태스크 또는 태스크들을 수행하는 구조체를 포함한다는 것을 나타냄으로써 구조를 암시하는 데 사용된다. 이와 같이, 유닛 또는 컴포넌트는 지정된 유닛 또는 컴포넌트가 현재 동작하지 않을(예를 들어, 온(on) 또는 활성이 아닐) 때에도 태스크를 수행하도록 구성되어 있다고 말할 수 있다. 유닛 또는 회로 또는 컴포넌트가 하나 이상의 태스크를 수행"하도록 구성된다"는 언급은 그 유닛 또는 컴포넌트에 대해 35 U.S.C. §112, 여섯 번째 단락을 적용(invoke)하지 않는 것으로 명백하게 의도된다.
"제1", "제2" 등. 본 명세서에서 사용되는 바와 같이, 이러한 용어들은 이들이 선행하는 명사들에 대한 라벨들로서 사용되며, 임의의 타입의 순서화(예를 들어, 공간적, 시간적, 논리적 등)를 암시하지 않는다.
"결합된(Coupled)" - 다음의 설명은 함께 "결합된" 요소들 또는 노드들 또는 피처들을 언급한다. 본 명세서에서 사용되는 바와 같이, 명백하게 달리 언급되지 않는 한, "결합된"은 하나의 요소 또는 노드 또는 피처가 다른 요소 또는 노드 또는 피처에, 반드시 기계적으로가 아니라, 직접적으로 또는 간접적으로 조인(join)된다(또는 그와 직접적으로 또는 간접적으로 통신한다)는 것을 의미한다.
추가적으로, 특정 용어는 또한 참조의 목적만을 위해 이하의 설명에 사용될 수 있고, 따라서 제한적인 것으로 의도되지 않는다. 예를 들어, "상부(upper)", "하부(lower)", "위(above)", 및 "아래(below)"와 같은 용어들은 참조가 이루어지는 도면들에서의 방향들을 지칭한다. "앞(front)", "뒤(back)", "후방(rear)", 및 "측면(side)", "외측(outboard)" 및 "내측(inboard)"과 같은 용어들은, 논의 중인 컴포넌트를 설명하는 텍스트 및 연관된 도면들을 참조하여 명확해지는 일관되지만 임의의 기준 프레임 내에서의 컴포넌트의 부분들의 배향 또는 위치 또는 양자 모두를 설명한다. 이러한 용어는 앞서 특정하여 언급된 단어들, 그 파생어들, 및 유사한 의미의 단어들을 포함할 수 있다.
"억제(Inhibit)" - 본 명세서에서 사용되는 바와 같이, 억제는 효과를 감소시키는 것 또는 최소화시키는 것을 설명하는 데 사용된다. 컴포넌트 또는 피처가 액션, 모션, 또는 조건을 억제하는 것으로 설명될 때, 이는 결과(result) 또는 결과물(outcome) 또는 장래의 상태를 완전히 방지할 수 있다. 추가적으로, "억제"는 또한 그렇지 않았더라면 발생할 수 있는 결과물, 성능, 또는 효과의 감소 또는 완화를 지칭할 수 있다. 따라서, 컴포넌트, 요소, 또는 피처가 결과 또는 상태를 억제하는 것으로 언급될 때, 이는 결과 또는 상태를 완전히 방지하거나 제거할 필요는 없다.
본 명세서에 설명된 실시예들은 FEOL(front-end-of-line) 반도체 처리 및 구조체들에 관한 것일 수 있다. FEOL은 개개의 디바이스들(예를 들어, 트랜지스터들, 커패시터들, 저항기들 등)이 반도체 기판 또는 층에 패터닝되는 집적 회로(IC) 제조의 제1 부분이다. FEOL은 일반적으로 금속 인터커넥트 층들의 퇴적까지의 모든 것을 커버한다(그러나 퇴적은 포함하지 않음). 마지막 FEOL 동작 이후에, 결과는 전형적으로 격리된 트랜지스터들을 갖는 웨이퍼이다(예를 들어, 어떠한 와이어들도 갖지 않음).
본 명세서에 설명된 실시예들은 BEOL(back end of line) 반도체 처리 및 구조들에 관한 것일 수 있다. BEOL은 개개의 디바이스들(예를 들어, 트랜지스터들, 커패시터들, 저항기들 등)이 웨이퍼 상의 배선(wiring), 예를 들어, 금속화 층 또는 층들과 상호접속되는 IC 제조의 제2 부분이다. BEOL은 콘택들, 절연 층들(유전체들), 금속 레벨들, 및 칩-패키지 간(chip-to-package) 접속들을 위한 본딩 사이트(bonding site)들을 포함한다. 제조 스테이지의 BEOL 파트에서, 콘택들(패드들), 인터커넥트 와이어들, 비아들 및 유전체 구조체들이 형성된다. 최신의 IC 프로세스들의 경우, 10개 초과의 금속 층이 BEOL에서 추가될 수 있다.
아래에 설명되는 실시예들은 FEOL 처리 및 구조체들, BEOL 처리 및 구조체들, 또는 FEOL 및 BEOL 처리 및 구조체들 둘 다에 적용가능할 수 있다. 특히, 비록 예시적인 처리 방식이 FEOL 처리 시나리오를 사용하여 예시될 수 있지만, 이러한 접근법들은 또한 BEOL 처리에도 적용가능할 수 있다. 마찬가지로, 비록 예시적인 처리 방식이 BEOL 처리 시나리오를 사용하여 예시될 수 있지만, 이러한 접근법들은 또한 FEOL 처리에도 적용가능할 수 있다.
FEOL이 주어진 프로세스에 대한 기술 동인(technology driver)이라는 것을 이해할 것이다. 다른 실시예에서, FEOL 고려사항들은 BEOL 10 나노미터 또는 10 나노미터 미만 처리 요건들에 의해 좌우될 수 있다. 예를 들어, FEOL 층들 및 디바이스들에 대한 재료 선택 및 레이아웃들은 BEOL 처리를 수용할 필요가 있을 수 있다. 하나의 이러한 실시예에서, 재료 선택 및 게이트 스택 아키텍처들은 BEOL 층들의 고밀도 금속화를 수용하도록, 예를 들어, FEOL 층들에 형성되지만 BEOL 층들의 고밀도 금속화에 의해 함께 결합되는 트랜지스터 구조체들에서의 프린지 커패시턴스(fringe capacitance)를 감소시키도록 선택된다.
집적 회로들의 BEOL(back end of line) 층들은, 비아들 위의 금속 라인들 또는 다른 인터커넥트들을 비아들 아래의 금속 라인들 또는 다른 인터커넥트들에 전기적으로 연결하기 위해, 본 기술분야에서 비아들이라고 알려진 전기 전도성 마이크로전자 구조체들을 일반적으로 포함한다. 비아들은 리소그래피 프로세스에 의해 형성될 수 있다. 대표적으로, 포토레지스트 층은 유전체 층 위에 스핀 코팅될 수 있고, 포토레지스트 층은 패터닝된 마스크를 통해 패터닝된 화학 방사선(patterned actinic radiation)에 노출될 수 있으며, 이후 노출된 층은 포토레지스트 층에 개구를 형성하기 위해 현상될 수 있다. 다음으로, 포토레지스트 층 내의 개구를 에칭 마스크로서 사용하여 유전체 층에 비아를 위한 개구가 에칭될 수 있다. 이 개구는 비아 개구(via opening)라고 지칭된다. 최종적으로, 비아 개구는 하나 이상의 금속 또는 다른 전도성 재료로 채워져서 비아를 형성할 수 있다.
비아들의 크기들 및 간격은 점진적으로 감소하였으며, 적어도 일부 타입들의 집적 회로들(예를 들어, 진보된 마이크로프로세서들, 칩셋 컴포넌트들, 그래픽 칩들 등)에 대해, 장래에 비아들의 크기들 및 간격이 계속해서 점진적으로 감소할 것으로 예상된다. 이러한 리소그래피 프로세스들에 의해 극도로 작은 피치들로 극도로 작은 비아들을 패터닝할 때, 몇 가지 과제들이 나타난다. 하나의 이러한 과제는, 비아들과 위에 놓인 인터커넥트들 사이의 오버레이(overlay) 및 비아들과 아래에 놓인 랜딩(landing) 인터커넥트들 사이의 오버레이가 일반적으로 비아 피치의 1/4 정도의 높은 허용오차들(tolerances)로 제어될 필요가 있다는 점이다. 비아 피치들이 시간 경과에 따라 점점 더 작게 스케일링됨에 따라, 오버레이 허용오차들이 리소그래피 장비가 따라잡을 수 있는 것보다 훨씬 더 빠른 레이트로 비아 피치들과 함께 스케일링되는 경향이 있다.
또 다른 이러한 과제는, 비아 개구들의 임계 치수들이 일반적으로 리소그래피 스캐너들의 분해 능력들보다 빠르게 스케일링되는 경향이 있다는 점이다. 비아 개구들의 임계 치수들을 축소(shrink)하기 위한 축소 기술들이 존재한다. 그러나, 축소량이 최소 비아 피치에 의해 제한되는 경향이 있을 뿐만 아니라, 축소 프로세스가 광학적 근접 보정(optical proximity correction, OPC)을 충분히 중립적으로 유지하고, 라인 폭 거칠기(line width roughness, LWR) 또는 임계 치수 균일성(critical dimension uniformity, CDU), 또는 양자 모두를 크게 손상시키지 않는 능력에 의해 제한되는 경향이 있다. 또 다른 이러한 과제는, 임계 치수 예산의 동일한 전체 비율(overall fraction)을 유지하기 위해 비아 개구들의 임계 치수들이 감소함에 따라 포토레지스트들의 LWR 또는 CDU, 또는 양자 모두의 특성들이 일반적으로 개선될 필요가 있다는 점이다.
위의 인자들은 또한 금속 라인들 사이의 비-전도성 공간들 또는 중단(interruption)들(BEOL(back end of line) 금속 인터커넥트 구조체들의 금속 라인들 사이의 "플러그들", "유전체 플러그들" 또는 "금속 라인 단부들"로 지칭됨)의 배치 및 스케일링을 고려하는 것에 대해 관련성이 있다. 따라서, 금속 라인들, 금속 비아들, 및 유전체 플러그들을 제조하기 위한 백 엔드 금속화 제조 기술들의 영역에서 개선들이 필요하다.
제1 양태에서, 비아 저항 감소를 위한 얇은 무질소 탄탈륨(Ta) 장벽을 가능하게 하는 프로세스가 설명된다.
맥락을 제공하기 위해, 더 높은 밀도 및 더 나은 성능을 위한 백엔드에서의 인터커넥트 스케일링은, 신호 지연에 영향을 미치고 성능 손실로 이어지기 때문에 RC 및 비아 저항에 초점을 맞췄다. 설계 규칙 변경들을 강제하지 않고 단락 마진(shorting margin)을 유지하면서 비아 저항을 감소시키는 것은 성능 개선을 돕는다.
본 명세서에 개시된 하나 이상의 실시예는, 임의의 신뢰성 또는 수율 위험을 추가하지 않고 프로세스 스택과 통합하면서, 장벽 두께를 스케일링하고 또한 이중-층 장벽의 질화물 성분(TaN: 약 200 μΩ-cm의 비저항)을 제거하여 솔루션을 제공함으로써 비아 저항 감소를 해결하는 프로세스에 관한 것이다.
추가 맥락을 제공하기 위해, 표준 프로세스 솔루션들은 층간 유전체로의 구리(Cu) 확산을 방지하고 마이크로프로세서에 신뢰성을 제공하기 위해 이중-층(TaN 플러스 Ta) 장벽을 포함했다. 두께를 감소시키기 위해, 일부 경우에 장벽 막 퇴적 후의 에칭 동작이 추가된다. 그러나, Cu 및 TaN 상호작용을 방지하기 위해, 매우 얇은 최종 Ta 스텝이 전형적으로 추가된다. 이러한 이중-층 장벽 프로세스는 장벽을 위해 2개의 막이 퇴적될 필요가 있기 때문에 스케일링에 한계가 있으며, Cu가 TaN에 덩어리질 때 TaN 및 Cu 상호작용을 방지하기 위해 각별한 주의가 필요하다.
참조로서, 도 1a는 장벽 및 구리 층들을 갖는 전형적인 인터커넥트의 단면도를 예시한다. 도 1a를 참조하면, 집적 회로 구조체(100)는 하부 금속화 층(102) 및 상부 금속화 층(106)을 포함하고, 상부 금속화 층은 에칭 정지 층(104)을 포함할 수 있다. 하부 금속화 층(102)은 TaN 층(116) 상의 Ta 층(114) 상의 구리 충전물(copper fill)(112)을 포함하는 인터커넥트 라인 또는 트렌치(108)를 포함한다. 상부 금속화 층(106)은 인터커넥트 라인 또는 트렌치(120) 및 대응하는 비아를 갖는 인터커넥트 라인 또는 트렌치(집합적으로 122로 도시됨)를 포함한다. 120과 122 양자 모두는 TaN 층(116) 상의 Ta 층(114) 상의 구리 충전물(112)을 포함한다. 도시된 바와 같이, 상부 금속화 층(106)의 라인 방향은 하부 금속화 층(102)의 라인 방향에 직교할 수 있다는 것을 이해할 것이다.
본 개시내용의 실시예에 따르면, 트랜지스터에 더 가까운 성능 임계 인터커넥트 Cu 층들을 위해 얇은 Ta 유일 장벽 층(thin Ta only barrier layer)이 제조된다. 더 얇은 Ta 및 TaN의 제거는 이러한 임계 인터커넥트 층들에 대한 비아 저항을 감소시킬 수 있다.
본 명세서에 설명된 실시예들을 구현하는 이점들은 다음을 포함할 수 있지만 이에 제한되지 않는다: (1) 비아 바닥 두께를 제어하기 위한 Ar 에칭을 갖는 단일 장벽 층: 이중-층(TaN+Ta)으로부터 단일 층(Ta)으로의 스위칭은 장벽 막이 더 얇아질 수 있게 하고 추가 아르곤 에칭을 사용하여 최소 바닥 두께를 타겟으로 하여 신뢰성 목표들을 충족할 수 있다; (2) 더 낮은 비아 저항: 더 얇은 장벽은 비아 저항을 30%까지 감소시키고 체인 저항을 약 10%까지 감소시킨다. 검출은 TEM으로 검출된 장벽 층 내의 질소의 부재를 포함할 수 있다. 조성 분석을 갖는 인터커넥트 피처들의 단면들은 피처 내의 질소의 부재를 나타낼 수 있다.
추가 맥락을 제공하기 위해, BEOL 인터커넥트들에서 전형적으로 비아의 바닥에서 두꺼울 수 있는 PVD TaN/Ta 장벽이 사용된다. 예로서, 도 1b는 듀얼 다마신 인터커넥트에서의 전형적인 구리 및 TaN/Ta 장벽의 단면도를 예시한다. 도 1b를 참조하면, 집적 회로 구조체(150)는 하부 금속화 층(152) 및 상부 금속화 층(156)을 포함하고, 상부 금속화 층은 에칭 정지 층(154)을 포함할 수 있다. 하부 금속화 층(152)은 TaN 층(166) 상의 Ta 층(164) 상의 구리 충전물(162)을 포함하는 인터커넥트 라인들 또는 트렌치들(158)을 포함한다. 상부 금속화 층(156)은 대응하는 비아(172B)를 갖는 인터커넥트 라인 또는 트렌치(172A)(집합적으로 172로 도시됨)를 포함한다. 대응하는 비아를 갖는 인터커넥트 라인 또는 트렌치(172)는 TaN 층(166) 상의 Ta 층(164) 상의 구리 충전물(162)을 포함한다. 172의 비아 부분의 바닥은, 도시된 바와 같이, 막의 다른 위치들에 비해 상대적으로 두꺼울 수 있고, 증가된 비아 저항으로 이어질 수 있다. 도시된 바와 같이, 상부 금속화 층(156)의 라인 방향은 하부 금속화 층(152)의 라인 방향에 직교할 수 있다는 것을 이해할 것이다.
인터커넥트에 대한 비아 저항은 Cu 및 대응하는 TaN/Ta 장벽 박막의 저항의 합이다. 장벽 막들의 비저항은 구리보다 몇 자릿수(a couple of orders of magnitude) 더 높을 수 있기 때문에, 비아 저항은 전형적으로 장벽 막 두께에 의해 좌우되며, 여기서, 비아 저항 = (TaN/Ta 비저항 * 장벽 두께)/비아 바닥의 면적이다. 본 개시내용의 하나 이상의 실시예에 따르면, 비아 저항 개선을 얻기 위해, 변화들의 조합이 구현될 수 있다: (1) 장벽 두께를 감소시키는 것; (2) TaN을 제거하는 것; 및/또는 (3) ILD와 안정적인 결합(bond)을 형성하기 위해 더 높은 입사 에너지에서 Ta를 퇴적하는 것.
추가 맥락을 제공하기 위해, 이전의 접근법들에 대해, 스퍼터 에칭으로 장벽 두께를 감소시키는 것은 Cu가 트렌치 비아 계면에서 직접 TaN과 상호작용하여 Cu 응집을 초래하고 인터커넥트를 보이드화(voiding)할 수 있기 때문에 제한들을 갖는다. 이는 장벽을 더 얇게 하는 것을 방지할 수 있거나 에칭을 수행한 후에 Ta 퇴적의 반복을 필요로 한다. 예로서, 도 2는 PVD(좌측) 및 하단 장벽을 감소시키기 위한 후속 스퍼터 에칭(우측)에 의해 퇴적된 TaN/Ta를 사용하여 형성된 구조체의 단면도를 예시한다.
도 2의 좌측을 참조하면, 종래의 시작 구조체(200)는 층간 유전체(inter-layer dielectric, ILD) 층(202) 내에 트렌치(204)를 포함한다. TaN 층(206)은 트렌치(204)를 라이닝한다. TaN 층(206) 상에는 Ta 층(208)이 있다. 도 2의 우측을 참조하면, 구조체(200)는 에칭된 Ta 층(208A)을 갖는 변형된 구조체(250)를 형성하기 위해 Ar 프로세스와 같은 에칭 프로세스를 거친다. 에칭은 비아의 바닥에서의 Ta 층(208)의 두께를, 예를 들어, 그 위치에서의 비아 저항을 감소시킬 수 있는 두께(208D)로 감소시킬 수 있다. 그러나, 이러한 에칭 프로세스는 위치(208B)에서와 같이 (예를 들어, 국부적인 스퍼터 축적에 의해) 두꺼워지게 할 수 있거나, 위치(208C)에서와 같이 완전히 제거되게 할 수 있다. 일부 사례들에서, TaN 장벽 층(206)은 또한 에칭에 의해 변형되어 침식된 영역들(206B)을 포함할 수 있는 TaN 층(206A)을 형성한다. 이러한 에칭의 결과들은 스케일링을 방해할 수 있고, 에칭을 수행함으로써 목표로 하는 저항 감소의 정도를 제한할 수 있다.
하나 이상의 실시예에 따르면, 이중-층 TaN/Ta 조합 대신에 단일 층 Ta만이 장벽으로서 사용되는 경우에 장벽 두께는 더 감소될 수 있다. 일 실시예에서, 프로세스는 ILD 상에 직접 퇴적하고 신뢰성 및 수율 기준을 여전히 충족시키기 위해 더 높은 운동 에너지(kinetic energy)를 사용하여 Ta를 퇴적하는 것을 수반한다. 이는 Ta 유일 장벽을 더 얇게 할 수 있어 비아 저항 이득을 유도할 수 있다.
예로서, 도 3은 본 개시내용의 실시예에 따른, PVD(좌측) 및 Ta 두께를 감소시키기 위한 후속 스퍼터 에칭(우측)에 의해 퇴적된 Ta를 사용하여 형성된 구조체의 단면 이미지들을 포함한다.
도 3의 좌측을 참조하면, ILD 층(306) 내의 Ta-유일 장벽 층(302) 상에 구리 충전물(304)을 갖는 인터커넥트 라인들/비아들을 포함하는 집적 회로 구조체(300)에 대해 명시야 이미지 A 및 암시야 이미지 B가 제공된다. 일 실시예에서, Ta-유일 장벽 층(302)은 물리 기상 퇴적(physical vapor deposition, PVD)에 의해 퇴적된다. 집적 회로 구조체(300)의 Ta-유일 장벽 층(302)은 퇴적된 대로 사용될 수 있다는 것을 이해할 것이다. 그러나, 또 다른 실시예에서, Ta-유일 장벽 층(302)은 얇아질 수 있다. 예를 들어, 도 3의 우측을 참조하면, ILD 층(356) 내의 얇아진 Ta-유일 장벽 층(352) 상에 구리 충전물(354)을 갖는 인터커넥트 라인들/비아들을 포함하는 집적 회로 구조체(350)에 대해 명시야 이미지 A 및 암시야 이미지 B가 제공된다. 일 실시예에서, Ta-유일 장벽 층(352)은 물리 기상 퇴적(PVD)에 의해 퇴적된 다음, 아르곤 스퍼터 에칭과 같은 스퍼터 에칭을 사용하여 얇아진다.
다시 도 3을 참조하여, 본 개시내용의 실시예에 따르면, 집적 회로 구조체(300 또는 350)는 기판 위의 제1 층간 유전체(ILD) 층(312 또는 362) 내에 제1 전도성 인터커넥트 라인(310 또는 360)을 포함한다. 제2 전도성 인터커넥트 라인(308 또는 358)은 제1 ILD 층(312 또는 362) 위의 제2 ILD 층(306 또는 356) 내에 있다. 전도성 비아(309 또는 359)는 제1 전도성 인터커넥트 라인(310 또는 360)과 제2 전도성 인터커넥트 라인(308 또는 358)을 결합시킨다. 실시예에서, 전도성 비아(309 또는 359)는 단일 무질소 탄탈륨(Ta) 장벽 층(302 또는 352)을 갖는다.
실시예에서, 단일 무질소 탄탈륨(Ta) 장벽 층(302 또는 352)은 1-5 나노미터 범위의 두께를 갖는다. 실시예에서, 도시된 바와 같이, 단일 무질소 탄탈륨(Ta) 장벽 층(302 또는 352)은 전도성 비아(309 또는 359)로부터 제2 전도성 인터커넥트 라인(308 또는 358)으로 연장된다.
실시예에서, 집적 회로 구조체(300 또는 350)는 전도성 비아(309 또는 359) 및 제2 전도성 인터커넥트 라인(308 또는 358) 내의 단일 무질소 탄탈륨(Ta) 장벽 층(302 또는 352) 내에 전도성 충전물(304 또는 354)을 추가로 포함한다. 하나의 이러한 실시예에서, 전도성 충전물(304 또는 354)은 단일 무질소 탄탈륨(Ta) 장벽 층(302 또는 352) 바로 위에 구리를 포함한다.
실시예에서, 단일 무질소 탄탈륨(Ta) 장벽 층(302 또는 352)은 제1 전도성 인터커넥트 라인(310 또는 360)의 전도성 충전물 바로 위에 있다. 일 실시예에서, 제1 전도성 인터커넥트 라인(310 또는 360)의 전도성 충전물은 구리 충전물 또는 코발트 충전물이다.
개선된 프로세스는 TaN을 제거함으로써 표준 프로세스에 비해 약 30%의 비아 저항 감소를 가져올 수 있고, 따라서 비아 바닥 Ta만의 두께를 약 2배만큼 성공적으로 감소시킬 수 있다. 도 4는 본 개시내용의 실시예에 따른, 더 얇은 Ta-유일 장벽(샘플 B 대 샘플들 A, C 및 D)으로 약 30%만큼 켈빈 비아 저항이 감소하는 것을 보여주는 플롯(400)이다.
제2 양태에서, 피치 분할 흐름들을 위한 부분 트렌치, 행잉 비아, 최종 트렌치 프로세스 흐름이 설명된다.
맥락을 제공하기 위해, 공격적인 스케일링으로, 구리(Cu) 갭 충전(gapfill)은 듀얼 다마신 흐름들에서 점점 더 어려워지고 있다. 패터닝의 관점에서 풀 트렌치 풀 비아 프로세스를 사용하는 것이 더 간단하지만, Cu 갭 충전이 일어나는 거의 90도 코너들로 인해 갭 충전이 매우 어렵다. 실시예에서, 부분 트렌치, 행잉 비아, 최종 트렌치 흐름을 사용하면, 결함들이 적거나 없고 양호한 갭 충전을 초래한다. 이전의 솔루션들은 풀 트렌치, 풀 비아 흐름 또는 매우 얕은 첫 번째 트렌치에 이어 행잉 비아 및 남아 있는 트렌치의 대부분을 이용하였다. 이러한 접근법들은 패터닝 또는 갭 충전에서 결함들을 초래하였다.
본 명세서에 개시된 실시예들은 강건한 패터닝 및 갭 충전 프로세스를 달성하기 위한 저비용 및 저위험 방법론을 제공하도록 구현될 수 있다. 검출가능성(detectability)은 강건한 갭 충전을 가능하게 하는 테이퍼형 비아(tapered via)들의 존재를 포함할 수 있으며, 이는 역공학(예를 들어, SEM, TEM)을 사용하여 관찰가능할 수 있다.
실시예에서, 제1 트렌치는 경로의 75% 초과로 패터닝된다. 이는 후속 비아 루프로부터 추가적인 최소 결함을 가능하게 한다. 후속하여, 비아는 에칭 정지(etch stop, ES) 층 상에서 선택적으로 정지하도록 전개(develop)된다. 마지막으로, 브레이크스루 에칭으로 지칭되는 마지막 동작은 Cu 갭 충전을 가능하게 하기 위해 강건한 프로파일뿐만 아니라 추가적인 프로세스 윈도우를 제공하기 위해 트렌치 ILD 재료에 비해 에칭 정지 층을 선택적으로 더 많이 에칭한다. 상이한 ES 방식들이 사용될 수 있다: 유전체 에칭 정지 방식들 또는 금속 산화물 에칭 정지 방식들.
비교 예로서, 도 5a는 풀 트렌치 플러스 풀 비아 프로세스 방식에서의 다양한 동작들을 나타내는 단면도들을 예시한다. 도 5a의 (a) 부분을 참조하면, 층간 유전체(ILD) 층(504)이 에칭 정지(ES) 층(502) 위에 형성된다. 하드마스크(HM) 층(506)이 ILD 층(504) 위에 형성된다. 하드마스크 층(506) 및 ILD 층(504)을 관통하는 풀 트렌치(508)를 형성하기 위해 에칭이 수행된다. 도 5a의 (b) 부분을 참조하면, 풀 비아(510)가 에칭되어, 패터닝된 ILD 층(504A) 및 패터닝된 에칭 정지 층(502A)을 형성한다.
도 5a와는 대조적으로, 도 5b는 본 개시내용의 실시예에 따른, 부분 트렌치 플러스 행잉 비아 플러스 브레이크스루(BT) 에칭 프로세스 방식에서의 다양한 동작들을 나타내는 단면도들을 예시한다. 도 5b의 (a) 부분을 참조하면, 층간 유전체(ILD) 층(554)이 에칭 정지(ES) 층(552) 위에 형성된다. 제1 하드마스크(HM1) 층(556)이 ILD 층(554) 위에 형성된다. 제2 하드마스크(HM2) 층(557)이 제1 하드마스크 층(556) 위에 형성된다. 제2 하드마스크 층(557), 제1 하드마스크 층(556) 및 ILD 층(554)을 관통하는 부분 트렌치(558)를 형성하기 위해 에칭이 수행된다. 목표 트렌치 깊이(558A)는 파선으로 도시되어 있다. 도 5b의 (b) 부분을 참조하면, 에칭 정지 층(552) 상에 랜딩하도록 행잉 비아 에칭을 수행하여, 비아(560)를 갖는 패터닝된 ILD 층(554A)을 형성한다. 도 5b의 (c) 부분을 참조하면, 비아(560)를 에칭 정지 층(552) 내로 연장시키도록 에칭을 수행하여, 패터닝된 에칭 정지 층(552A)을 형성하고, 트렌치(558B) 및 비아(560B)를 2번 패터닝된 ILD 층(554B)으로 형성한다.
다시 도 5b를 참조하여, 본 개시내용의 실시예에 따르면, 집적 회로 구조체를 제조하는 방법은 층간 유전체(ILD) 층(554)에 부분 트렌치(558)를 형성하는 단계를 포함하고, 이 ILD 층(554)은 에칭 정지 층(552) 상에 있다. 이 방법은 또한 에칭 정지 층(552) 상에 랜딩하는 행잉 비아(560)를 에칭하는 단계를 포함한다. 이 방법은 또한 에칭 정지 층(552)을 관통하는 브레이크스루 에칭을 수행하여 ILD 층(554B) 및 에칭 정지 층(552A)에 트렌치(558B) 및 비아(560B) 개구를 형성하는 단계를 포함한다. 일 실시예에서, 브레이크스루 에칭을 수행하는 것은 부분 트렌치(558A)를 ILD 층(554B) 내로 더 깊게 연장시켜 트렌치(558B)를 형성한다.
실시예에서, 이 방법은 트렌치(558B) 및 비아(560B) 개구의 표면들을 따라 단일 무질소 탄탈륨(Ta) 장벽 층을 형성하는 단계를 추가로 포함한다. 하나의 이러한 실시예에서, 이 방법은 단일 무질소 탄탈륨(Ta) 장벽 층 상에 전도성 충전물을 형성하는 단계를 추가로 포함한다. 이러한 특정 실시예에서, 전도성 충전물은 단일 무질소 탄탈륨(Ta) 장벽 층 바로 위에 구리를 포함한다. 실시예에서, 이 방법은, 위에서 설명한 바와 같이, 전도성 충전물을 형성하기 전에 단일 무질소 탄탈륨(Ta) 장벽 층의 두께를 감소시키는 단계를 추가로 포함한다.
다른 양태에서, BEOL 인터커넥트 구조체들을 형성하기 위한 트렌치들을 유전체 층에 패터닝하기 위해 피치 사등분 접근법이 구현된다. 본 개시내용의 실시예에 따르면, BEOL 제조 방식에서 금속 라인들을 제조하기 위해 피치 분할이 적용된다. 실시예들은 최첨단 리소그래피 장비의 분해 능력을 넘어서는 금속 층들의 피치의 계속적인 스케일링을 가능하게 할 수 있다.
도 6은 본 개시내용의 실시예에 따른, 인터커넥트 구조체들에 대한 트렌치들을 제조하는 데 사용되는 피치 사등분 접근법(600)의 개략도이다.
도 6을 참조하면, (a) 동작에서, 백본 피처들(602)이 직접 리소그래피(direct lithography)를 사용하여 형성된다. 예를 들어, 포토레지스트 층 또는 스택이 패터닝되고 패턴이 하드마스크 재료로 전사되어 궁극적으로 백본 피처들(602)을 형성할 수 있다. 백본 피처들(602)을 형성하는 데 사용되는 포토레지스트 층 또는 스택은 193 액침 리소그래피와 같은 표준 리소그래피 처리 기법들을 사용하여 패터닝될 수 있다. 이어서 백본 피처들(602)의 측벽들에 인접하여 제1 스페이서 피처들(604)이 형성된다.
(b) 동작에서, 백본 피처들(602)을 제거하여 제1 스페이서 피처들(604)만을 남겨놓는다. 이 스테이지에서, 제1 스페이서 피처들(604)은, 예를 들어, 피치 이등분 프로세스를 나타내는, 사실상 1/2 피치 마스크(half pitch mask)이다. 제1 스페이서 피처들(604)이 피치 사등분 프로세스에 직접 사용될 수 있거나, 제1 스페이서 피처들(604)의 패턴이 먼저 새로운 하드마스크 재료로 전사될 수 있으며, 여기서는 후자의 접근법이 묘사되어 있다.
(c) 동작에서, 제1 스페이서 피처들(604)의 패턴이 새로운 하드마스크 재료로 전사되어 제1 스페이서 피처들(604')을 형성한다. 이어서 제1 스페이서 피처들(604')의 측벽들에 인접하여 제2 스페이서 피처들(606)이 형성된다.
(d) 동작에서, 제1 스페이서 피처들(604')을 제거하여 제2 스페이서 피처들(606)만을 남겨놓는다. 이 스테이지에서, 제2 스페이서 피처들(606)은, 예를 들어, 피치 사등분 프로세스를 나타내는, 사실상 1/4 피치 마스크(quarter pitch mask)이다.
(e) 동작에서, 제2 스페이서 피처들(606)을 마스크로서 사용하여 유전체 또는 하드마스크 층에 복수의 트렌치들(608)을 패터닝한다. 트렌치들은 궁극적으로 전도성 재료로 채워져서 집적 회로의 금속화 층들 내에 전도성 인터커넥트들을 형성할 수 있다. 라벨 "B"를 갖는 트렌치들(608)은 백본 피처들(602)에 대응한다. 라벨 "S"를 갖는 트렌치들(608)은 제1 스페이서 피처들(604 또는 604')에 대응한다. 라벨 "C"를 갖는 트렌치들(608)은 백본 피처들(602) 사이의 상보적 영역(complementary region)(607)에 대응한다.
도 6의 트렌치들(608)의 개개의 트렌치들이 도 6의 백본 피처들(602), 제1 스페이서 피처들(604 또는 604'), 또는 상보적 영역(607) 중 하나에 대응하는 패터닝 원점(patterning origin)을 갖기 때문에, 이러한 피처들의 폭 및/또는 피치의 차이들이 집적 회로의 금속화 층들에 궁극적으로 형성된 전도성 인터커넥트들에서 피치 사등분 프로세스의 아티팩트들로서 나타날 수 있다는 것을 이해할 것이다. 예로서, 도 7a는 본 개시내용의 실시예에 따른, 피치 사등분 방식을 사용하여 제조된 금속화 층의 단면도를 예시한다.
도 7a를 참조하면, 집적 회로 구조체(700)는 기판(702) 위에 층간 유전체(ILD) 층(704)을 포함한다. 복수의 전도성 인터커넥트 라인들(706)이 ILD 층(704) 내에 있고, 복수의 전도성 인터커넥트 라인들(706)의 개개의 것들은 ILD 층(704)의 부분들에 의해 서로 이격되어 있다. 복수의 전도성 인터커넥트 라인들(706)의 개개의 것들은 전도성 장벽 층(708) 및 전도성 충전 재료(710)를 포함한다.
도 6과 도 7a 양자 모두를 참조하여, 전도성 인터커넥트 라인들(706B)이 백본 피처들(602)로부터 유래하는 패턴을 갖는 트렌치들에 형성된다. 전도성 인터커넥트 라인들(706S)이 제1 스페이서 피처들(604 또는 604')로부터 유래하는 패턴을 갖는 트렌치들에 형성된다. 전도성 인터커넥트 라인들(706C)이 백본 피처들(602) 사이의 상보적 영역(607)으로부터 유래하는 패턴을 갖는 트렌치들에 형성된다.
도 7a를 다시 참조하면, 실시예에서, 복수의 전도성 인터커넥트 라인들(706)은 폭(W1)을 갖는 제1 인터커넥트 라인(706B)을 포함한다. 제2 인터커넥트 라인(706S)은 제1 인터커넥트 라인(706B)에 바로 인접해 있고, 제2 인터커넥트 라인(706S)은 제1 인터커넥트 라인(706B)의 폭(W1)과 상이한 폭(W2)을 갖는다. 제3 인터커넥트 라인(706C)은 제2 인터커넥트 라인(706S)에 바로 인접해 있고, 제3 인터커넥트 라인(706C)은 폭(W3)을 갖는다. 제4 인터커넥트 라인(두 번째 706S)은 제3 인터커넥트 라인(706C)에 바로 인접해 있고, 제4 인터커넥트 라인은 제2 인터커넥트 라인(706S)의 폭(W2)과 동일한 폭(W2)을 갖는다. 제5 인터커넥트 라인(두 번째 706B)은 제4 인터커넥트 라인(두 번째 706S)에 바로 인접해 있고, 제5 인터커넥트 라인(두 번째 706B)은 제1 인터커넥트 라인(706B)의 폭(W1)과 동일한 폭(W1)을 갖는다.
실시예에서, 제3 인터커넥트 라인(706C)의 폭(W3)은 제1 인터커넥트 라인(706B)의 폭(W1)과 상이하다. 하나의 이러한 실시예에서, 제3 인터커넥트 라인(706C)의 폭(W3)은 제2 인터커넥트 라인(706S)의 폭(W2)과 상이하다. 또 다른 이러한 실시예에서, 제3 인터커넥트 라인(706C)의 폭(W3)은 제2 인터커넥트 라인(706S)의 폭(W2)과 동일하다. 또 다른 실시예에서, 제3 인터커넥트 라인(706C)의 폭(W3)은 제1 인터커넥트 라인(706B)의 폭(W1)과 동일하다.
실시예에서, 제1 인터커넥트 라인(706B)과 제3 인터커넥트 라인(706C) 사이의 피치(P1)는 제2 인터커넥트 라인(706S)과 제4 인터커넥트 라인(두 번째 706S) 사이의 피치(P2)와 동일하다. 또 다른 실시예에서, 제1 인터커넥트 라인(706B)과 제3 인터커넥트 라인(706C) 사이의 피치(P1)는 제2 인터커넥트 라인(706S)과 제4 인터커넥트 라인(두 번째 706S) 사이의 피치(P2)와 상이하다.
도 7a를 다시 참조하면, 또 다른 실시예에서, 복수의 전도성 인터커넥트 라인들(706)은 폭(W1)을 갖는 제1 인터커넥트 라인(706B)을 포함한다. 제2 인터커넥트 라인(706S)은 제1 인터커넥트 라인(706B)에 바로 인접해 있고, 제2 인터커넥트 라인(706S)은 폭(W2)을 갖는다. 제3 인터커넥트 라인(706C)은 제2 인터커넥트 라인(706S)에 바로 인접해 있고, 제3 인터커넥트 라인(706C)은 제1 인터커넥트 라인(706B)의 폭(W1)과 상이한 폭(W3)을 갖는다. 제4 인터커넥트 라인(두 번째 706S)은 제3 인터커넥트 라인(706C)에 바로 인접해 있고, 제4 인터커넥트 라인은 제2 인터커넥트 라인(706S)의 폭(W2)과 동일한 폭(W2)을 갖는다. 제5 인터커넥트 라인(두 번째 706B)은 제4 인터커넥트 라인(두 번째 706S)에 바로 인접해 있고, 제5 인터커넥트 라인(두 번째 706B)은 제1 인터커넥트 라인(706B)의 폭(W1)과 동일한 폭(W1)을 갖는다.
실시예에서, 제2 인터커넥트 라인(706S)의 폭(W2)은 제1 인터커넥트 라인(706B)의 폭(W1)과 상이하다. 하나의 이러한 실시예에서, 제3 인터커넥트 라인(706C)의 폭(W3)은 제2 인터커넥트 라인(706S)의 폭(W2)과 상이하다. 또 다른 이러한 실시예에서, 제3 인터커넥트 라인(706C)의 폭(W3)은 제2 인터커넥트 라인(706S)의 폭(W2)과 동일하다.
실시예에서, 제2 인터커넥트 라인(706S)의 폭(W2)은 제1 인터커넥트 라인(706B)의 폭(W1)과 동일하다. 실시예에서, 제1 인터커넥트 라인(706B)과 제3 인터커넥트 라인(706C) 사이의 피치(P1)는 제2 인터커넥트 라인(706S)과 제4 인터커넥트 라인(두 번째 706S) 사이의 피치(P2)와 동일하다. 실시예에서, 제1 인터커넥트 라인(706B)과 제3 인터커넥트 라인(706C) 사이의 피치(P1)는 제2 인터커넥트 라인(706S)과 제4 인터커넥트 라인(두 번째 706S) 사이의 피치(P2)와 상이하다.
도 7b는 본 개시내용의 실시예에 따른, 피치 사등분 방식을 사용하여 제조된 금속화 층 위의 피치 이등분(pitch halving) 방식을 사용하여 제조된 금속화 층의 단면도를 예시한다.
도 7b를 참조하면, 집적 회로 구조체(750)는 기판(752) 위에 제1 층간 유전체(ILD) 층(754)을 포함한다. 제1 복수의 전도성 인터커넥트 라인들(756)은 제1 ILD 층(754) 내에 있고, 제1 복수의 전도성 인터커넥트 라인들(756)의 개개의 것들은 제1 ILD 층(754)의 부분들에 의해 서로 이격되어 있다. 복수의 전도성 인터커넥트 라인들(756)의 개개의 것들은 전도성 장벽 층(758) 및 전도성 충전 재료(760)를 포함한다. 집적 회로 구조체(750)는 기판(752) 위에 제2 층간 유전체(ILD) 층(774)을 추가로 포함한다. 제2 복수의 전도성 인터커넥트 라인들(776)은 제2 ILD 층(774) 내에 있고, 제2 복수의 전도성 인터커넥트 라인들(776)의 개개의 것들은 제2 ILD 층(774)의 부분들에 의해 서로 이격되어 있다. 복수의 전도성 인터커넥트 라인들(776)의 개개의 것들은 전도성 장벽 층(778) 및 전도성 충전 재료(780)를 포함한다.
본 개시내용의 실시예에 따르면, 도 7b를 다시 참조하여, 집적 회로 구조체를 제조하는 방법은 기판(752) 위의 제1 층간 유전체(ILD) 층(754) 내에 있고 제1 층간 유전체(ILD) 층(754)에 의해 이격되는 제1 복수의 전도성 인터커넥트 라인들(756)을 형성하는 단계를 포함한다. 제1 복수의 전도성 인터커넥트 라인들(756)이 스페이서 기반 피치 사등분 프로세스, 예를 들어, 도 6의 동작 (a) 내지 (e)와 연관지어 설명된 접근법을 사용하여 형성된다. 제2 복수의 전도성 인터커넥트 라인들(776)이 제1 ILD 층(754) 위의 제2 ILD 층(774) 내에 형성되고 제2 ILD 층(774)에 의해 이격되어 있다. 제2 복수의 전도성 인터커넥트 라인들(776)이 스페이서 기반 피치 이등분 프로세스, 예를 들어, 도 6의 동작 (a) 및 (b)와 연관지어 설명된 접근법을 사용하여 형성된다.
실시예에서, 제1 복수의 전도성 인터커넥트 라인들(756)은 40 나노미터의 바로 인접한 라인들 사이의 피치(P1)를 갖는다. 제2 복수의 전도성 인터커넥트 라인들(776)은 44 나노미터 이상의 바로 인접한 라인들 사이의 피치(P2)를 갖는다. 실시예에서, 스페이서 기반 피치 사등분 프로세스 및 스페이서 기반 피치 이등분 프로세스는 액침 193nm 리소그래피 프로세스에 기초한다.
실시예에서, 제1 복수의 전도성 인터커넥트 라인들(754)의 개개의 것들은 제1 전도성 장벽 라이너(758) 및 제1 전도성 충전 재료(760)를 포함한다. 제2 복수의 전도성 인터커넥트 라인들(756)의 개개의 것들은 제2 전도성 장벽 라이너(778) 및 제2 전도성 충전 재료(780)를 포함한다. 하나의 이러한 실시예에서, 제1 전도성 충전 재료(760)는 제2 전도성 충전 재료(780)와 조성이 상이하다. 또 다른 실시예에서, 제1 전도성 충전 재료(760)는 제2 전도성 충전 재료(780)와 조성이 동일하다. 실시예에서, 제1 전도성 장벽 라이너(758) 및/또는 제2 전도성 장벽 라이너(778)는 단일 무질소 탄탈륨(Ta) 장벽 층이다.
비록 묘사되지는 않았지만, 실시예에서, 이 방법은 제2 ILD 층(774) 위의 제3 ILD 층 내에 있고 제3 ILD 층에 의해 이격되는 제3 복수의 전도성 인터커넥트 라인들을 형성하는 단계를 추가로 포함한다. 제3 복수의 전도성 인터커넥트 라인들은 피치 분할을 사용하지 않고 형성된다.
비록 묘사되지는 않았지만, 실시예에서, 이 방법은, 제2 복수의 전도성 인터커넥트 라인들(776)을 형성하기 전에, 제1 ILD 층(754) 위의 제3 ILD 층 내에 있고 제3 ILD 층에 의해 이격되는 제3 복수의 전도성 인터커넥트 라인들을 형성하는 단계를 추가로 포함한다. 제3 복수의 전도성 인터커넥트 라인들은 스페이서 기반 피치 사등분 프로세스를 사용하여 형성된다. 하나의 이러한 실시예에서, 제2 복수의 전도성 인터커넥트 라인들(776)을 형성하는 것에 후속하여, 제4 복수의 전도성 인터커넥트 라인들이 제2 ILD 층(774) 위의 제4 ILD 층 내에 형성되고 제4 ILD 층에 의해 이격되어 있다. 제4 복수의 전도성 인터커넥트 라인들은 스페이서 기반 피치 이등분 프로세스를 사용하여 형성된다. 실시예에서, 이러한 방법은 제4 ILD 층 위의 제5 ILD 층 내에 있고 제5 ILD 층에 의해 이격되는 제5 복수의 전도성 인터커넥트 라인들을 형성하는 단계를 추가로 포함하며, 제5 복수의 전도성 인터커넥트 라인들은 스페이서 기반 피치 이등분 프로세스를 사용하여 형성된다. 이어서, 제6 복수의 전도성 인터커넥트 라인들이 제5 ILD 층 위의 제6 ILD 층 내에 형성되고 제6 ILD 층에 의해 이격되어 있으며, 제6 복수의 전도성 인터커넥트 라인들은 스페이서 기반 피치 이등분 프로세스를 사용하여 형성된다. 이어서, 제7 복수의 전도성 인터커넥트 라인들이 제6 ILD 층 위의 제7 ILD 층 내에 형성되고 제7 ILD 층에 의해 이격되어 있다. 제7 복수의 전도성 인터커넥트 라인들은 피치 분할을 사용하지 않고 형성된다.
다른 양태에서, 금속 라인 조성들은 금속화 층들 사이에 달라진다. 이러한 배열은 이종 금속화 층들로 지칭될 수 있다. 실시예에서, 구리는 상대적으로 더 큰 인터커넥트 라인들을 위한 전도성 충전 재료로서 사용되는 반면, 코발트는 상대적으로 더 작은 인터커넥트 라인들을 위한 전도성 충전 재료로서 사용된다. 충전 재료로서 코발트를 갖는 더 작은 라인들은 낮은 비저항을 유지하면서 감소된 일렉트로마이그레이션(electromigration)을 제공할 수 있다. 더 작은 인터커넥트 라인들을 위해 구리 대신에 코발트를 사용하는 것은, 전도성 장벽 층이 더 많은 양의 인터커넥트 체적을 소비하고 구리가 감소되어, 정상적으로 구리 인터커넥트 라인과 연관된 장점들을 본질적으로 방해하는, 구리 라인 스케일링의 문제들을 해결할 수 있다.
제1 예에서, 도 8a는 본 개시내용의 실시예에 따른, 상이한 금속 라인 조성을 갖는 금속화 층 위에 한 금속 라인 조성을 갖는 금속화 층을 갖는 집적 회로 구조체의 단면도를 예시한다.
도 8a를 참조하면, 집적 회로 구조체(800)는 기판(802) 위의 제1 층간 유전체(ILD) 층(804) 내에 있고 제1 ILD 층(804)에 의해 이격되는 제1 복수의 전도성 인터커넥트 라인들(806)을 포함한다. 전도성 인터커넥트 라인들 중 하나(806A)는 아래에 놓인 비아(807)를 갖는 것으로 도시되어 있다. 제1 복수의 전도성 인터커넥트 라인들(806)의 개개의 것들은 제1 전도성 충전 재료(810)의 측벽들 및 바닥을 따라 제1 전도성 장벽 재료(808)를 포함한다.
제2 복수의 전도성 인터커넥트 라인들(816)이 제1 ILD 층(804) 위의 제2 ILD 층(814) 내에 있고 제2 ILD 층(814)에 의해 이격되어 있다. 전도성 인터커넥트 라인들 중 하나(816A)는 아래에 놓인 비아(817)를 갖는 것으로 도시되어 있다. 제2 복수의 전도성 인터커넥트 라인들(816)의 개개의 것들은 제2 전도성 충전 재료(820)의 측벽들 및 바닥을 따라 제2 전도성 장벽 재료(818)를 포함한다. 제2 전도성 충전 재료(820)는 제1 전도성 충전 재료(810)와 조성이 상이하다. 실시예에서, 제2 전도성 장벽 재료(818)는 단일 무질소 탄탈륨(Ta) 장벽 층이다. 실시예에서, 인터커넥트 라인(816A)/아래에 놓인 비아(817)는 부분 트렌치, 행잉 비아, 최종 트렌치 프로세스 흐름을 사용하여 형성된다.
실시예에서, 제2 전도성 충전 재료(820)는 본질적으로 구리로 이루어져 있고, 제1 전도성 충전 재료(810)는 본질적으로 코발트로 이루어져 있다. 하나의 이러한 실시예에서, 제1 전도성 장벽 재료(808)는 제2 전도성 장벽 재료(818)와 조성이 상이하다. 또 다른 이러한 실시예에서, 제1 전도성 장벽 재료(808)는 제2 전도성 장벽 재료(818)와 조성이 동일하다.
실시예에서, 제1 전도성 충전 재료(810)는 제1 농도의 도펀트 불순물 원자를 갖는 구리를 포함하고, 제2 전도성 충전 재료(820)는 제2 농도의 도펀트 불순물 원자를 갖는 구리를 포함한다. 제2 농도의 도펀트 불순물 원자는 제1 농도의 도펀트 불순물 원자보다 적다. 하나의 이러한 실시예에서, 도펀트 불순물 원자는 알루미늄(Al) 및 망간(Mn)으로 이루어지는 그룹으로부터 선택된다. 실시예에서, 제1 전도성 장벽 재료(810)와 제2 전도성 장벽 재료(820)는 동일한 조성을 갖는다. 실시예에서, 제1 전도성 장벽 재료(810)와 제2 전도성 장벽 재료(820)는 상이한 조성을 갖는다.
도 8a를 다시 참조하면, 제2 ILD 층(814)은 에칭 정지 층(822) 상에 있다. 전도성 비아(817)는 제2 ILD 층(814) 내에 그리고 에칭 정지 층(822)의 개구 내에 있다. 실시예에서, 제1 및 제2 ILD 층들(804 및 814)은 실리콘, 탄소 및 산소를 포함하고, 에칭 정지 층(822)은 실리콘 및 질소를 포함한다. 실시예에서, 제1 복수의 전도성 인터커넥트 라인들(806)의 개개의 것들은 제1 폭(W1)을 가지며, 제2 복수의 전도성 인터커넥트 라인들(816)의 개개의 것들은 제1 폭(W1)보다 큰 제2 폭(W2)을 갖는다.
제2 예에서, 도 8b는 본 개시내용의 실시예에 따른, 상이한 금속 라인 조성을 갖는 금속화 층에 결합된 한 금속 라인 조성을 갖는 금속화 층을 갖는 집적 회로 구조체의 단면도를 예시한다.
도 8b를 참조하면, 집적 회로 구조체(850)는 기판(852) 위의 제1 층간 유전체(ILD) 층(854) 내에 있고 제1 ILD 층(854)에 의해 이격되는 제1 복수의 전도성 인터커넥트 라인들(856)을 포함한다. 전도성 인터커넥트 라인들 중 하나(856A)는 아래에 놓인 비아(857)를 갖는 것으로 도시되어 있다. 제1 복수의 전도성 인터커넥트 라인들(856)의 개개의 것들은 제1 전도성 충전 재료(860)의 측벽들 및 바닥을 따라 제1 전도성 장벽 재료(858)를 포함한다.
제2 복수의 전도성 인터커넥트 라인들(866)이 제1 ILD 층(854) 위의 제2 ILD 층(864) 내에 있고 제2 ILD 층(864)에 의해 이격되어 있다. 전도성 인터커넥트 라인들 중 하나(866A)는 아래에 놓인 비아(867)를 갖는 것으로 도시되어 있다. 제2 복수의 전도성 인터커넥트 라인들(866)의 개개의 것들은 제2 전도성 충전 재료(870)의 측벽들 및 바닥을 따라 제2 전도성 장벽 재료(868)를 포함한다. 제2 전도성 충전 재료(870)는 제1 전도성 충전 재료(860)와 조성이 상이하다. 실시예에서, 제2 전도성 장벽 재료(868)는 단일 무질소 탄탈륨(Ta) 장벽 층이다. 실시예에서, 인터커넥트 라인(866A)/아래에 놓인 비아(867)는 부분 트렌치, 행잉 비아, 최종 트렌치 프로세스 흐름을 사용하여 형성된다.
실시예에서, 전도성 비아(867)는 제1 복수의 전도성 인터커넥트 라인들(856)의 개개의 것(856B) 상에 있고 개개의 것(856B)에 전기적으로 결합되어, 제2 복수의 전도성 인터커넥트 라인들(866)의 개개의 것(866A)을 제1 복수의 전도성 인터커넥트 라인들(856)의 개개의 것(856B)에 전기적으로 결합시킨다. 실시예에서, 묘사된 바와 같이, 제1 복수의 전도성 인터커넥트 라인들(856)의 개개의 것들은 (예를 들어, 페이지의 안과 밖으로의) 제1 방향(898)을 따라 있고, 제2 복수의 전도성 인터커넥트 라인들(866)의 개개의 것들은 제1 방향(898)에 직교인 제2 방향(899)을 따라 있다. 실시예에서, 묘사된 바와 같이, 전도성 비아(867)는 제2 전도성 충전 재료(870)의 측벽들 및 바닥을 따라 제2 전도성 장벽 재료(868)를 포함한다.
실시예에서, 제2 ILD 층(864)은 제1 ILD 층(854) 상의 에칭 정지 층(872) 상에 있다. 전도성 비아(867)는 제2 ILD 층(864) 내에 그리고 에칭 정지 층(872)의 개구 내에 있다. 실시예에서, 제1 및 제2 ILD 층들(854 및 864)은 실리콘, 탄소 및 산소를 포함하고, 에칭 정지 층(872)은 실리콘 및 질소를 포함한다. 실시예에서, 제1 복수의 전도성 인터커넥트 라인들(856)의 개개의 것들은 제1 폭을 가지며, 제2 복수의 전도성 인터커넥트 라인들(866)의 개개의 것들은 제1 폭보다 큰 제2 폭을 갖는다.
실시예에서, 제2 전도성 충전 재료(870)는 본질적으로 구리로 이루어져 있고, 제1 전도성 충전 재료(860)는 본질적으로 코발트로 이루어져 있다. 하나의 이러한 실시예에서, 제1 전도성 장벽 재료(858)는 제2 전도성 장벽 재료(868)와 조성이 상이하다. 또 다른 이러한 실시예에서, 제1 전도성 장벽 재료(858)는 제2 전도성 장벽 재료(868)와 조성이 동일하다.
실시예에서, 제1 전도성 충전 재료(860)는 제1 농도의 도펀트 불순물 원자를 갖는 구리를 포함하고, 제2 전도성 충전 재료(870)는 제2 농도의 도펀트 불순물 원자를 갖는 구리를 포함한다. 제2 농도의 도펀트 불순물 원자는 제1 농도의 도펀트 불순물 원자보다 적다. 하나의 이러한 실시예에서, 도펀트 불순물 원자는 알루미늄(Al) 및 망간(Mn)으로 이루어지는 그룹으로부터 선택된다. 실시예에서, 제1 전도성 장벽 재료(860)와 제2 전도성 장벽 재료(870)는 동일한 조성을 갖는다. 실시예에서, 제1 전도성 장벽 재료(860)와 제2 전도성 장벽 재료(870)는 상이한 조성을 갖는다.
도 9a 내지 도 9c는 본 개시내용의 실시예에 따른, 도 8a 및 도 8b와 연관지어 설명된 구조체들에 적합한 다양한 장벽 라이너 및 전도성 캡핑 구조적 배열들을 갖는 개개의 인터커넥트 라인들의 단면도들을 예시한다. 실시예에서, 단일 무질소 탄탈륨(Ta) 장벽 층을 포함하는 비아는 도 9a 내지 도 9c의 인터커넥트 상에 랜딩한다.
도 9a를 참조하면, 유전체 층(901) 내의 인터커넥트 라인(900)은 전도성 장벽 재료(902) 및 전도성 충전 재료(904)를 포함한다. 전도성 장벽 재료(902)는 전도성 충전 재료(904)로부터 먼 외부 층(906) 및 전도성 충전 재료(904)에 근접한 내부 층(908)을 포함한다. 실시예에서, 전도성 충전 재료(904)는 코발트를 포함하고, 외부 층(906)은 티타늄 및 질소를 포함하며, 내부 층(908)은 텅스텐, 질소 및 탄소를 포함한다. 하나의 이러한 실시예에서, 외부 층(906)은 대략 2 나노미터의 두께를 갖고, 내부 층(908)은 대략 0.5 나노미터의 두께를 갖는다. 다른 실시예에서, 전도성 충전 재료(904)는 코발트를 포함하고, 외부 층(906)은 탄탈륨을 포함하며, 내부 층(908)은 루테늄을 포함한다. 하나의 이러한 실시예에서, 외부 층(906)은 질소를 추가로 포함한다.
도 9b를 참조하면, 유전체 층(921) 내의 인터커넥트 라인(920)은 전도성 장벽 재료(922) 및 전도성 충전 재료(924)를 포함한다. 전도성 캡 층(930)이 전도성 충전 재료(924)의 상단 상에 있다. 하나의 이러한 실시예에서, 묘사된 바와 같이, 전도성 캡 층(930)은 추가로 전도성 장벽 재료(922)의 상단 상에 있다. 다른 실시예에서, 전도성 캡 층(930)은 전도성 장벽 재료(922)의 상단 상에 있지 않다. 실시예에서, 전도성 캡 층(930)은 본질적으로 코발트로 이루어져 있고, 전도성 충전 재료(924)는 본질적으로 구리로 이루어져 있다.
도 9c를 참조하면, 유전체 층(941) 내의 인터커넥트 라인(940)은 전도성 장벽 재료(942) 및 전도성 충전 재료(944)를 포함한다. 전도성 장벽 재료(942)는 전도성 충전 재료(944)로부터 먼 외부 층(946) 및 전도성 충전 재료(944)에 근접한 내부 층(948)을 포함한다. 전도성 캡 층(950)이 전도성 충전 재료(944)의 상단 상에 있다. 일 실시예에서, 전도성 캡 층(950)은 전도성 충전 재료(944)의 상단에만 있다. 그러나, 또 다른 실시예에서, 전도성 캡 층(950)은 추가로 전도성 장벽 재료(942)의 내부 층(948)의 상단 상에, 즉, 위치(952)에 있다. 하나의 이러한 실시예에서, 전도성 캡 층(950)은 추가로 전도성 장벽 재료(942)의 외부 층(946)의 상단 상에, 즉, 위치(954)에 있다.
실시예에서, 도 9b 및 도 9c를 참조하여, 집적 회로 구조체를 제조하는 방법은 기판 위에 층간 유전체(ILD) 층(921 또는 941)을 형성하는 단계를 포함한다. 복수의 전도성 인터커넥트 라인들(920 또는 940)은 ILD 층 내에 있고 ILD 층에 의해 이격되는 트렌치들 내에 형성되고, 복수의 전도성 인터커넥트 라인들(920 또는 940)의 개개의 것들은 트렌치들의 대응하는 것 내에 있다. 복수의 전도성 인터커넥트 라인들은, 먼저 트렌치들의 바닥들 및 측벽들 상에 전도성 장벽 재료(922 또는 942)를 형성하고, 이어서 전도성 장벽 재료(922 또는 942) 상에 각각 전도성 충전 재료(924 또는 944)를 형성하여 트렌치들을 충전하는 것에 의해 형성되며, 여기서 전도성 장벽 재료(922 또는 942)는 각각 전도성 충전 재료(924 또는 944)의 바닥을 따라 그리고 그의 측벽들을 따라 있다. 이어서, 전도성 충전 재료(924 또는 944)의 상단이 산소 및 탄소를 포함하는 가스로 처리(treat)된다. 전도성 충전 재료(924 또는 944)의 상단을 산소 및 탄소를 포함하는 가스로 처리하는 것에 후속하여, 전도성 캡 층(930 또는 950)이 각각 전도성 충전 재료(924 또는 944)의 상단 상에 형성된다.
일 실시예에서, 전도성 충전 재료(924 또는 944)의 상단을 산소 및 탄소를 포함하는 가스로 처리하는 것은 전도성 충전 재료(924 또는 944)의 상단을 일산화탄소(CO)로 처리하는 것을 포함한다. 일 실시예에서, 전도성 충전 재료(924 또는 944)는 구리를 포함하고, 전도성 충전 재료(924 또는 944)의 상단 상에 전도성 캡 층(930 또는 950)을 형성하는 것은 화학 기상 퇴적(chemical vapor deposition, CVD)을 사용하여 코발트를 포함하는 층을 형성하는 것을 포함한다. 일 실시예에서, 전도성 캡 층(930 또는 950)은 전도성 충전 재료(924 또는 944)의 상단 상에 형성되지만, 전도성 장벽 재료(922 또는 942)의 상단 상에는 형성되지 않는다.
일 실시예에서, 전도성 장벽 재료(922 또는 942)를 형성하는 것은 트렌치들의 바닥들 및 측벽들 상에 제1 전도성 층을 형성하는 것을 포함하고, 제1 전도성 층은 탄탈륨을 포함한다. 제1 전도성 층의 제1 부분이 먼저 원자 층 퇴적(atomic layer deposition, ALD)을 사용하여 형성되고, 이어서 제1 전도성 층의 제2 부분이 이어서 물리 기상 퇴적(PVD)을 사용하여 형성된다. 하나의 이러한 실시예에서, 전도성 장벽 재료를 형성하는 것은 트렌치들의 바닥들 및 측벽들 상의 제1 전도성 층 상에 제2 전도성 층을 형성하는 것을 추가로 포함하고, 제2 전도성 층은 루테늄을 포함하며, 전도성 충전 재료는 구리를 포함한다. 일 실시예에서, 제1 전도성 층은 질소를 추가로 포함한다.
도 10은 본 개시내용의 실시예에 따른, 상이한 금속 라인 조성 및 더 작은 피치를 갖는 2개의 금속화 층 위에 한 금속 라인 조성 및 피치를 갖는 4개의 금속화 층을 갖는 집적 회로 구조체의 단면도를 예시한다.
도 10을 참조하면, 집적 회로 구조체(1000)는 기판(1001) 위의 제1 층간 유전체(ILD) 층(1002) 내에 있고 제1 ILD 층(1002)에 의해 이격되는 제1 복수의 전도성 인터커넥트 라인들(1004)을 포함한다. 제1 복수의 전도성 인터커넥트 라인들(1004)의 개개의 것들은 제1 전도성 충전 재료(1008)의 측벽들 및 바닥을 따라 제1 전도성 장벽 재료(1006)를 포함한다. 제1 복수의 전도성 인터커넥트 라인들(1004)의 개개의 것들은 (예를 들어, 페이지의 안과 밖으로의) 제1 방향(1098)을 따라 있다.
제2 복수의 전도성 인터커넥트 라인들(1014)이 제1 ILD 층(1002) 위의 제2 ILD 층(1012) 내에 있고 제2 ILD 층(1012)에 의해 이격되어 있다. 제2 복수의 전도성 인터커넥트 라인들(1014)의 개개의 것들은 제1 전도성 충전 재료(1008)의 측벽들 및 바닥을 따라 제1 전도성 장벽 재료(1006)를 포함한다. 제2 복수의 전도성 인터커넥트 라인들(1014)의 개개의 것들은 제1 방향(1098)에 직교인 제2 방향(1099)을 따라 있다.
제3 복수의 전도성 인터커넥트 라인들(1024)은 제2 ILD 층(1012) 위의 제3 ILD 층(1022) 내에 있고 제3 ILD 층(1022)에 의해 이격되어 있다. 제3 복수의 전도성 인터커넥트 라인들(1024)의 개개의 것들은 제2 전도성 충전 재료(1028)의 측벽들 및 바닥을 따라 제2 전도성 장벽 재료(1026)를 포함한다. 제2 전도성 충전 재료(1028)는 제1 전도성 충전 재료(1008)와 조성이 상이하다. 제3 복수의 전도성 인터커넥트 라인들(1024)의 개개의 것들은 제1 방향(1098)을 따라 있다. 실시예에서, 제2 전도성 장벽 재료(1026)는 단일 무질소 탄탈륨(Ta) 장벽 층이다.
제4 복수의 전도성 인터커넥트 라인들(1034)이 제3 ILD 층(1022) 위의 제4 ILD 층(1032) 내에 있고 제4 ILD 층(1032)에 의해 이격되어 있다. 제4 복수의 전도성 인터커넥트 라인들(1034)의 개개의 것들은 제2 전도성 충전 재료(1028)의 측벽들 및 바닥을 따라 제2 전도성 장벽 재료(1026)를 포함한다. 제4 복수의 전도성 인터커넥트 라인들(1034)의 개개의 것들은 제2 방향(1099)을 따라 있다.
제5 복수의 전도성 인터커넥트 라인들(1044)이 제4 ILD 층(1032) 위의 제5 ILD 층(1042) 내에 있고 제5 ILD 층(1042)에 의해 이격되어 있다. 제5 복수의 전도성 인터커넥트 라인들(1044)의 개개의 것들은 제2 전도성 충전 재료(1028)의 측벽들 및 바닥을 따라 제2 전도성 장벽 재료(1026)를 포함한다. 제5 복수의 전도성 인터커넥트 라인들(1044)의 개개의 것들은 제1 방향(1098)을 따라 있다.
제6 복수의 전도성 인터커넥트 라인들(1054)이 제5 ILD 층 위의 제6 ILD 층(1052) 내에 있고 제6 ILD 층(1052)에 의해 이격되어 있다. 제6 복수의 전도성 인터커넥트 라인들(1054)의 개개의 것들은 제2 전도성 충전 재료(1028)의 측벽들 및 바닥을 따라 제2 전도성 장벽 재료(1026)를 포함한다. 제6 복수의 전도성 인터커넥트 라인들(1054)의 개개의 것들은 제2 방향(1099)을 따라 있다.
실시예에서, 제2 전도성 충전 재료(1028)는 본질적으로 구리로 이루어져 있고, 제1 전도성 충전 재료(1008)는 본질적으로 코발트로 이루어져 있다. 실시예에서, 제1 전도성 충전 재료(1008)는 제1 농도의 도펀트 불순물 원자를 갖는 구리를 포함하고, 제2 전도성 충전 재료(1028)는 제2 농도의 도펀트 불순물 원자를 갖는 구리를 포함하며, 제2 농도의 도펀트 불순물 원자는 제1 농도의 도펀트 불순물 원자보다 적다.
실시예에서, 제1 전도성 장벽 재료(1006)는 제2 전도성 장벽 재료(1026)와 조성이 상이하다. 또 다른 실시예에서, 제1 전도성 장벽 재료(1006)와 제2 전도성 장벽 재료(1026)는 동일한 조성을 갖는다.
실시예에서, 제1 전도성 비아(1019)는 제1 복수의 전도성 인터커넥트 라인들(1004)의 개개의 것(1004A) 상에 있고 그에 전기적으로 결합된다. 제2 복수의 전도성 인터커넥트 라인들(1014)의 개개의 것(1014A)은 제1 전도성 비아(1019) 상에 있고 그에 전기적으로 결합된다.
제2 전도성 비아(1029)는 제2 복수의 전도성 인터커넥트 라인들(1014)의 개개의 것(1014B) 상에 있고 그에 전기적으로 결합된다. 제3 복수의 전도성 인터커넥트 라인들(1024)의 개개의 것(1024A)은 제2 전도성 비아(1029) 상에 있고 그에 전기적으로 결합된다.
제3 전도성 비아(1039)는 제3 복수의 전도성 인터커넥트 라인들(1024)의 개개의 것(1024B) 상에 있고 그에 전기적으로 결합된다. 제4 복수의 전도성 인터커넥트 라인들(1034)의 개개의 것(1034A)은 제3 전도성 비아(1039) 상에 있고 그에 전기적으로 결합된다.
제4 전도성 비아(1049)는 제4 복수의 전도성 인터커넥트 라인들(1034)의 개개의 것(1034B) 상에 있고 그에 전기적으로 결합된다. 제5 복수의 전도성 인터커넥트 라인들(1044)의 개개의 것(1044A)은 제4 전도성 비아(1049) 상에 있고 그에 전기적으로 결합된다.
제5 전도성 비아(1059)는 제5 복수의 전도성 인터커넥트 라인들(1044)의 개개의 것(1044B) 상에 있고 그에 전기적으로 결합된다. 제6 복수의 전도성 인터커넥트 라인들(1054)의 개개의 것(1054A)은 제5 전도성 비아(1059) 상에 있고 그에 전기적으로 결합된다.
일 실시예에서, 제1 전도성 비아(1019)는 제1 전도성 충전 재료(1008)의 측벽들 및 바닥을 따라 제1 전도성 장벽 재료(1006)를 포함한다. 제2(1029), 제3(1039), 제4(1049) 및 제5(1059) 전도성 비아들은 제2 전도성 충전 재료(1028)의 측벽들 및 바닥을 따라 제2 전도성 장벽 재료(1026)를 포함한다.
실시예에서, 제1(1002), 제2(1012), 제3(1022), 제4(1032), 제5(1042) 및 제6(1052) ILD 층들은 인접한 ILD 층들 사이의 대응하는 에칭 정지 층(1090)에 의해 서로 분리된다. 실시예에서, 제1(1002), 제2(1012), 제3(1022), 제4(1032), 제5(1042) 및 제6(1052) ILD 층들은 실리콘, 탄소 및 산소를 포함한다.
실시예에서, 제1(1004) 및 제2(1014) 복수의 전도성 인터커넥트 라인들의 개개의 것들은 제1 폭(W1)을 갖는다. 제3(1024), 제4(1034), 제5(1044) 및 제6(1054) 복수의 전도성 인터커넥트 라인들의 개개의 것들은 제1 폭(W1)보다 큰 제2 폭(W2)을 갖는다.
다른 양태에서, 금속 라인 단부들을 패터닝하기 위한 기법들이 설명된다. 맥락을 제공하기 위해, 진보된 반도체 제조 노드들에서, 라인 격자, 라인 단부들, 및 비아들의 개별적인 패터닝 프로세스들에 의해 하위 레벨 인터커넥트들이 생성될 수 있다. 그러나, 비아들이 라인 단부들을 침식할 때 그리고 그 반대일 때 복합 패턴(composite pattern)의 충실도(fidelity)가 열화되는 경향이 있다. 본 명세서에 설명된 실시예들은 연관된 근접 규칙(proximity rule)들을 제거하는 플러그 프로세스라고도 알려진 라인 단부 프로세스를 제공한다. 실시예들은 비아가 라인 단부에 배치되고 큰 비아가 라인 단부를 가로질러 스트랩핑(strap)하는 것을 허용할 수 있다.
추가 맥락을 제공하기 위해, 도 11a는 본 개시내용의 실시예에 따른, 금속화 층의 평면도 및 평면도의 a-a' 축을 따라 절취된 대응하는 단면도를 예시한다. 도 11b는 본 개시내용의 실시예에 따른, 라인 단부 또는 플러그의 단면도를 예시한다. 도 11c는 본 개시내용의 실시예에 따른, 라인 단부 또는 플러그의 다른 단면도를 예시한다.
도 11a를 참조하면, 금속화 층(1100)은 유전체 층(1104)에 형성된 금속 라인들(1102)을 포함한다. 금속 라인들(1102)은 아래에 놓인 비아들(1103)에 결합될 수 있다. 유전체 층(1104)은 라인 단부 또는 플러그 영역들(1105)을 포함할 수 있다. 도 11b를 참조하면, 유전체 층(1104)의 라인 단부 또는 플러그 영역(1105)은 유전체 층(1104) 상에 하드마스크 층(1110)을 패터닝한 다음 유전체 층(1104)의 노출된 부분들을 에칭함으로써 제조될 수 있다. 유전체 층(1104)의 노출된 부분들은 라인 트렌치(1106)를 형성하기에 적합한 깊이까지 에칭되거나 비아 트렌치(1108)를 형성하기에 적합한 깊이까지 추가로 에칭될 수 있다. 도 11c를 참조하면, 궁극적으로 라인 트렌치들(1112) 및 비아 트렌치들(1114)을 형성하기 위해 라인 단부 또는 플러그(1105)의 대향하는 측벽들에 인접한 2개의 비아가 단일의 큰 노출(1116)로 제조될 수 있다.
그러나, 도 11a 내지 도 11c를 다시 참조하면, 충실도 문제들 및/또는 하드마스크 침식 문제들은 불완전한 패터닝 체제들로 이어질 수 있다. 이와 달리, 본 명세서에 설명된 하나 이상의 실시예는 트렌치 및 비아 패터닝 프로세스 이후에 라인 단부 유전체(플러그)의 구성을 수반하는 프로세스 흐름의 구현을 포함한다.
일 양태에서, 그러면, 본 명세서에 설명된 하나 이상의 실시예는 금속 라인들("라인 단부들", "플러그들" 또는 "컷(cut)들"로 지칭됨)과, 일부 실시예들에서, 연관된 전도성 비아들 사이에 비-전도성 공간들 또는 중단(interruption)들을 구축하기 위한 접근법들에 관한 것이다. 전도성 비아들은, 정의에 의해, 이전 층 금속 패턴 상에 랜딩하는 데 사용된다. 이러한 맥락에서, 본 명세서에 설명된 실시예들은 리소그래피 장비에 의한 정렬에 더 적은 정도로 의존하기 때문에 더 강건한 인터커넥트 제조 방식을 가능하게 해준다. 이러한 인터커넥트 제조 방식은 정렬/노광에 대한 제약들을 완화시키는 데 사용될 수 있고, (예를 들어, 비아 저항을 감소시킴으로써) 전기적 접촉을 개선시키는 데 사용될 수 있으며, 그렇지 않았으면 종래의 접근법들을 사용하여 이러한 피처들을 패터닝하는 데 요구되는 전체 프로세스 동작들 및 처리 시간을 감소시키는 데 사용될 수 있다.
도 12a 내지 도 12f는 본 개시내용의 실시예에 따른, 플러그 마지막 처리(plug last processing) 방식에서의 다양한 동작들을 나타내는 평면도들 및 대응하는 단면도들을 예시한다.
도 12a를 참조하면, 집적 회로 구조체를 제조하는 방법은 아래에 놓인 금속화 층(1200) 위에 형성된 층간 유전체(ILD) 재료 층(1202)의 상부 부분(1204)에 라인 트렌치(1206)를 형성하는 단계를 포함한다. ILD 재료 층(1202)의 하부 부분(1210)에 비아 트렌치(1208)가 형성된다. 비아 트렌치(1208)는 아래에 놓인 금속화 층(1200)의 금속 라인(1212)을 노출시킨다.
도 12b를 참조하면, ILD 재료 층(1202) 위에 그리고 라인 트렌치(1206) 및 비아 트렌치(1208) 내에 희생 재료(1214)가 형성된다. 도 12b에 묘사된 바와 같이, 희생 재료(1214)는 그 위에 형성된 하드마스크(1215)를 가질 수 있다. 일 실시예에서, 희생 재료(1214)는 탄소를 포함한다.
도 12c를 참조하면, 희생 재료(1214)는 라인 트렌치(1206) 내의 희생 재료(1214)의 연속성을 단절(break)하도록, 예를 들어, 희생 재료(1214) 내에 개구(1216)를 제공하도록 패터닝된다.
도 12d를 참조하면, 희생 재료(1214) 내의 개구(1216)는 유전체 재료로 충전되어 유전체 플러그(1218)를 형성한다. 실시예에서, 희생 재료(1214) 내의 개구(1216)를 유전체 재료로 충전하는 것에 후속하여, 도 12d에 묘사된 바와 같이, 하드마스크(1215)를 제거하여 ILD 재료(1202)의 상부 표면(1222) 위에 상부 표면(1220)을 갖는 유전체 플러그(1218)를 제공한다. 희생 재료(1214)는 유전체 플러그(1218)가 남아 있도록 제거된다.
실시예에서, 희생 재료(1214)의 개구(1216)를 유전체 재료로 충전하는 것은 금속 산화물 재료로 충전하는 것을 포함한다. 하나의 이러한 실시예에서, 금속 산화물 재료는 알루미늄 산화물이다. 실시예에서, 희생 재료(1216)의 개구(1214)를 유전체 재료로 충전하는 것은 원자 층 퇴적(ALD)을 사용하여 충전하는 것을 포함한다.
도 12e를 참조하면, 라인 트렌치(1206) 및 비아 트렌치(1208)는 전도성 재료(1224)로 충전된다. 실시예에서, 묘사된 바와 같이, 전도성 재료(1224)는 유전체 플러그(1218) 및 ILD 층(1202) 위에 형성된다.
도 12f를 참조하면, 전도성 재료(1224) 및 유전체 플러그(1218)가 평탄화되어, 라인 트렌치(1206) 내의 전도성 재료(1224)의 연속성을 단절하는 평탄화된 유전체 플러그(1218')를 제공한다.
도 12f를 다시 참조하면, 본 개시내용의 실시예에 따르면, 집적 회로 구조체(1250)는 기판 위에 층간 유전체(ILD) 층(1202)을 포함한다. 전도성 인터커넥트 라인(1224)은 ILD 층(1202) 내의 트렌치(1206) 내에 있다. 전도성 인터커넥트 라인(1224)은 제1 부분(1224A) 및 제2 부분(1224B)을 가지며, 제1 부분(1224A)은 제2 부분(1224B)에 측방향으로 인접해 있다. 유전체 플러그(1218')는 전도성 인터커넥트 라인(1224)의 제1 부분(1224A)과 제2 부분(1224B) 사이에 그리고 이들에 측방향으로 인접해 있다. 비록 묘사되지는 않았지만, 실시예에서, 전도성 인터커넥트 라인(1224)은 전도성 장벽 라이너 및 전도성 충전 재료를 포함하고, 이에 대한 예시적인 재료들은 위에서 설명되어 있다. 하나의 이러한 실시예에서, 전도성 충전 재료는 코발트를 포함한다.
실시예에서, 유전체 플러그(1218')는 금속 산화물 재료를 포함한다. 하나의 이러한 실시예에서, 금속 산화물 재료는 알루미늄 산화물이다. 실시예에서, 유전체 플러그(1218')는 전도성 인터커넥트 라인(1224)의 제1 부분(1224A) 및 제2 부분(1224B)과 직접 접촉한다.
실시예에서, 유전체 플러그(1218')는 전도성 인터커넥트 라인(1224)의 바닥(1224C)과 실질적으로 동일 평면인 바닥(1218A)을 갖는다. 실시예에서, 제1 전도성 비아(1226)는 ILD 층(1202) 내의 트렌치(1208) 내에 있다. 하나의 이러한 실시예에서, 제1 전도성 비아(1226)는 인터커넥트 라인(1224)의 바닥(1224C) 아래에 있고, 제1 전도성 비아(1226)는 전도성 인터커넥트 라인(1224)의 제1 부분(1224A)에 전기적으로 결합된다.
실시예에서, 제2 전도성 비아(1228)는 ILD 층(1202) 내의 제3 트렌치(1230) 내에 있다. 제2 전도성 비아(1228)는 인터커넥트 라인(1224)의 바닥(1224C) 아래에 있고, 제2 전도성 비아(1228)는 전도성 인터커넥트 라인(1224)의 제2 부분(1224B)에 전기적으로 결합된다.
유전체 플러그는 화학 기상 퇴적 프로세스와 같은 충전 프로세스를 사용하여 형성될 수 있다. 제조된 유전체 플러그 내에 아티팩트들이 남아 있을 수 있다. 예로서, 도 13a는 본 개시내용의 실시예에 따른, 안에 심(seam)을 갖는 전도성 라인 플러그의 단면도를 예시한다.
도 13a를 참조하면, 유전체 플러그(1318)는 전도성 인터커넥트 라인(1224)의 제1 부분(1224A)으로부터 그리고 전도성 인터커넥트 라인(1224)의 제2 부분(1224B)으로부터 대략 동등하게 이격된 대략 수직인 심(1300)을 갖는다.
유전체 플러그들이 하우징되는 ILD 재료와 조성이 상이한 유전체 플러그들은 선택 금속화 층들 상에만, 예컨대 하부 금속화 층들에 포함될 수 있다는 것을 이해할 것이다. 예로서, 도 13b는 본 개시내용의 실시예에 따른, 하부 금속 라인 위치에 전도성 라인 플러그를 포함하는 금속화 층들의 스택의 단면도를 예시한다.
도 13b를 참조하면, 집적 회로 구조체(1350)는 기판(1352) 위의 제1 층간 유전체(ILD) 층(1354) 내에 있고 제1 ILD 층(1354)에 의해 이격되는 제1 복수의 전도성 인터커넥트 라인들(1356)을 포함한다. 제1 복수의 전도성 인터커넥트 라인들(1356)의 개개의 것들은 하나 이상의 유전체 플러그(1358)에 의해 연속성이 단절되어 있다. 실시예에서, 하나 이상의 유전체 플러그(1358)는 ILD 층(1352)과 상이한 재료를 포함한다. 제2 복수의 전도성 인터커넥트 라인들(1366)이 제1 ILD 층(1354) 위의 제2 ILD 층(1364) 내에 있고 제2 ILD 층(1364)에 의해 이격되어 있다. 실시예에서, 제2 복수의 전도성 인터커넥트 라인들(1366)의 개개의 것들은 제2 ILD 층(1364)의 하나 이상의 부분(1368)에 의해 연속성이 단절되어 있다. 묘사된 바와 같이, 다른 금속화 층들이 집적 회로 구조체(1350) 내에 포함될 수 있다는 것을 이해할 것이다.
일 실시예에서, 하나 이상의 유전체 플러그(1358)는 금속 산화물 재료를 포함한다. 하나의 이러한 실시예에서, 금속 산화물 재료는 알루미늄 산화물이다. 일 실시예에서, 제1 ILD 층(1354) 및 제2 ILD 층(1364)(그리고, 따라서, 제2 ILD 층(1364)의 하나 이상의 부분(1368))은 탄소 도핑된 실리콘 산화물 재료를 포함한다.
일 실시예에서, 제1 복수의 전도성 인터커넥트 라인들(1356)의 개개의 것들은 제1 전도성 장벽 라이너(1356A) 및 제1 전도성 충전 재료(1356B)를 포함한다. 제2 복수의 전도성 인터커넥트 라인들(1366)의 개개의 것들은 제2 전도성 장벽 라이너(1366A) 및 제2 전도성 충전 재료(1366B)를 포함한다. 하나의 이러한 실시예에서, 제1 전도성 충전 재료(1356B)는 제2 전도성 충전 재료(1366B)와 조성이 상이하다. 특정의 이러한 실시예에서, 제1 전도성 충전 재료(1356B)는 코발트를 포함하고, 제2 전도성 충전 재료(1366B)는 구리를 포함한다.
일 실시예에서, 제1 복수의 전도성 인터커넥트 라인들(1356)은 제1 피치(유사 층(1370)에 도시된 바와 같은, P1)를 갖는다. 제2 복수의 전도성 인터커넥트 라인들(1366)은 제2 피치(유사 층(1380)에 도시된 바와 같은, P2)를 갖는다. 제2 피치(P2)는 제1 피치(P1)보다 크다. 일 실시예에서, 제1 복수의 전도성 인터커넥트 라인들(1356)의 개개의 것들은 제1 폭(유사 층(1370)에 도시된 바와 같은, W1)을 갖는다. 제2 복수의 전도성 인터커넥트 라인들(1366)의 개개의 것들은 제2 폭(유사 층(1380)에 도시된 바와 같은, W2)을 갖는다. 제2 폭(W2)은 제1 폭(W1)보다 크다.
BEOL(back end of line) 구조체들 및 처리와 연관하여 위에서 설명된 층들 및 재료들은 집적 회로의 아래에 놓인 디바이스 층(들)과 같은 아래에 놓인 반도체 기판 또는 구조체 상에 또는 그 위에 형성될 수 있다는 것을 이해할 것이다. 일 실시예에서, 기저 반도체 기판은 집적 회로들을 제조하는 데 사용되는 일반적인 워크피스 오브젝트(workpiece object)를 나타낸다. 반도체 기판은 종종 웨이퍼 또는 다른 피스(piece)의 실리콘 또는 다른 반도체 재료를 포함한다. 적합한 반도체 기판들은 단결정 실리콘, 다결정 실리콘 및 실리콘 온 절연체(silicon on insulator, SOI)뿐만 아니라, 게르마늄, 탄소, 또는 III-V족 재료들을 포함하는 기판들과 같은, 다른 반도체 재료들로 형성된 유사한 기판들을 포함하지만, 이에 제한되지는 않는다. 반도체 기판은 제조 스테이지에 따라 종종 트랜지스터, 집적 회로 등을 포함한다. 기판은 또한 반도체 재료들, 금속들, 유전체들, 도펀트들, 및 반도체 기판들에서 흔히 발견되는 다른 재료들을 포함할 수 있다. 게다가, 묘사된 구조체들은 아래에 놓인 하위 레벨 인터커넥트 층들 상에 제조될 수 있다.
비록 BEOL 금속화 층의 금속화 층 또는 금속화 층의 부분들을 제조하는 이전의 방법들이 선택 동작들과 관련하여 상세히 설명되어 있지만, 제조를 위한 부가의 또는 중간 동작들이 리소그래피, 에칭, 박막들 퇴적, 평탄화(예컨대 화학 기계적 연마(chemical mechanical polishing, CMP)), 확산, 계측, 희생 층들의 사용, 에칭 정지 층들의 사용, 평탄화 정지 층들의 사용, 또는 마이크로전자 컴포넌트 제조와 연관된 임의의 다른 액션과 같은 표준 마이크로전자 제조 프로세스들을 포함할 수 있다는 것을 이해할 것이다. 또한, 선행하는 프로세스 흐름들에 대해 설명된 프로세스 동작들이 대안적인 시퀀스들로 실시될 수 있다는 것, 모든 동작이 수행될 필요는 없다는 것 또는 부가의 프로세스 동작들이 수행될 수 있다는 것 또는 양자 모두를 이해할 것이다.
실시예에서, 본 설명 전반에 걸쳐 사용되는 바와 같이, 층간 유전체(ILD) 재료는 유전체 또는 절연 재료의 층으로 구성되거나 그를 포함한다. 적합한 유전체 재료들의 예들은 실리콘의 산화물들(예를 들어, 실리콘 이산화물(SiO2)), 실리콘의 도핑된 산화물들, 실리콘의 플루오르화된 산화물들, 실리콘의 탄소 도핑된 산화물들, 이 기술분야에 알려진 다양한 로우-k 유전체 재료들, 및 이들의 조합들을 포함하며, 이에 제한되는 것은 아니다. 층간 유전체 재료는, 예를 들어, CVD(chemical vapor deposition), PVD(physical vapor deposition), 또는 다른 퇴적 방법들과 같은 기법들에 의해 형성될 수 있다.
실시예에서, 또한 본 설명 전반에 걸쳐 사용되는 바와 같이, 금속 라인들 또는 인터커넥트 라인 재료(및 비아 재료)는 하나 이상의 금속 또는 다른 전도성 구조체로 구성된다. 공통적인 예는 구리와 주변 ILD 재료 사이에 장벽 층들을 포함할 수 있거나 포함하지 않을 수 있는 구리 라인들 및 구조체들의 사용이다. 본 명세서에서 사용되는 바와 같이, 금속이라는 용어는 다수의 금속들의 합금들, 스택들, 및 다른 조합들을 포함한다. 예를 들어, 금속 인터커넥트 라인들은 장벽 층들(예를 들어, Ta, TaN, Ti 또는 TiN 중 하나 이상을 포함하는 층들), 상이한 금속들 또는 합금들의 스택들 등을 포함할 수 있다. 따라서, 인터커넥트 라인들은 단일 재료 층일 수 있거나, 또는 전도성 라이너 층들 및 충전 층들을 포함한, 수 개의 층으로 형성될 수 있다. 전기도금, 화학 기상 퇴적 또는 물리 기상 퇴적과 같은, 임의의 적합한 퇴적 프로세스가 인터커넥트 라인들을 형성하는 데 사용될 수 있다. 실시예에서, 인터커넥트 라인들은 Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au 또는 이들의 합금들과 같은, 그러나 이에 제한되지 않는, 전도성 재료로 구성된다. 인터커넥트 라인들은 또한 때때로 본 기술분야에서 트레이스들, 와이어들, 라인들, 금속, 또는 단순히 인터커넥트로 지칭된다.
실시예에서, 또한 본 설명 전반에 걸쳐 사용되는 바와 같이, 하드마스크 재료들은 층간 유전체 재료와 상이한 유전체 재료들로 구성된다. 일 실시예에서, 서로에 대한 그리고 아래에 있는 유전체 및 금속 층들에 대한 상이한 성장 또는 에칭 선택도를 제공하기 위해 상이한 영역들에서 상이한 하드마스크 재료들이 사용될 수 있다. 일부 실시예들에서, 하드마스크 층은 실리콘의 질화물(예를 들어, 실리콘 질화물)의 층 또는 실리콘의 산화물의 층, 또는 양자 모두, 또는 이들의 조합을 포함한다. 다른 적합한 재료들은 탄소계 재료들을 포함할 수 있다. 다른 실시예에서, 하드마스크 재료는 금속 종을 포함한다. 예를 들어, 하드마스크 또는 다른 위에 놓인 재료는 티타늄 또는 다른 금속의 질화물(예를 들어, 티타늄 질화물) 층을 포함할 수 있다. 잠재적으로 더 적은 양의 다른 재료들, 예컨대 산소가 이 층들 중 하나 이상에 포함될 수 있다. 대안적으로, 본 기술분야에 알려진 다른 하드마스크 층들이 특정 구현에 따라 사용될 수 있다. 하드마스크 층들은 CVD, PVD에 의해, 또는 다른 퇴적 방법들에 의해 형성될 수 있다.
일 실시예에서, 또한 본 설명 전반에 걸쳐 사용되는 바와 같이, 리소그래피 동작들은 193nm 액침 리소그래피(i193), EUV(extreme ultra-violet) 리소그래피 또는 EBDW(electron beam direct write) 리소그래피, 또는 이와 유사한 것을 사용하여 수행된다. 포지티브 톤(positive tone) 또는 네거티브 톤(negative tone) 레지스트가 사용될 수 있다. 일 실시예에서, 리소그래피 마스크는 토포그래피 마스킹 부분(topographic masking portion), 반사 방지 코팅(anti-reflective coating, ARC) 층, 및 포토레지스트 층으로 구성되는 삼중층 마스크(trilayer mask)이다. 특정의 이러한 실시예에서, 토포그래피 마스킹 부분은 탄소 하드마스크(carbon hardmask, CHM) 층이고 반사 방지 코팅 층은 실리콘 ARC 층이다.
본 명세서에 개시되는 실시예들은 매우 다양한 상이한 타입들의 집적 회로들 또는 마이크로전자 디바이스들을 제조하기 위해 사용될 수 있다. 이러한 집적 회로들의 예들은 프로세서들, 칩셋 컴포넌트들, 그래픽 프로세서들, 디지털 신호 프로세서들, 마이크로-컨트롤러들, 및 이와 유사한 것을 포함하지만, 이들로 제한되지 않는다. 다른 실시예들에서, 반도체 메모리가 제조될 수 있다. 더욱이, 집적 회로들 또는 다른 마이크로전자 디바이스들은 본 기술분야에 알려진 매우 다양한 전자 디바이스들에서 사용될 수 있다. 예를 들어, 컴퓨터 시스템들(예를 들어, 데스크톱, 랩톱, 서버), 셀룰러 폰들, 퍼스널 전자기기 등에서, 집적 회로들은 시스템들 내의 버스 및 다른 컴포넌트들과 결합될 수 있다. 예를 들어, 프로세서는 하나 이상의 버스에 의해 메모리, 칩셋 등에 결합될 수 있다. 프로세서, 메모리, 및 칩셋 각각은 본 명세서에 개시된 접근법들을 사용하여 잠재적으로 제조될 수 있다.
도 14는 본 개시내용의 일 구현에 따른 컴퓨팅 디바이스(1400)를 도시한다. 컴퓨팅 디바이스(1400)는 보드(1402)를 하우징한다. 보드(1402)는 프로세서(1404) 및 적어도 하나의 통신 칩(1406)을 포함하지만 이에 제한되지 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(1404)는 보드(1402)에 물리적으로 및 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(1406)이 또한 보드(1402)에 물리적으로 및 전기적으로 결합된다. 추가 구현들에서, 통신 칩(1406)은 프로세서(1404)의 일부이다.
그 응용들에 따라, 컴퓨팅 디바이스(1400)는 보드(1402)에 물리적으로 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(global positioning system, GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, 콤팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등)를 포함할 수 있지만, 이에 제한되지 않는다.
통신 칩(1406)은 컴퓨팅 디바이스(1400)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 방사(modulated electromagnetic radiation)의 사용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 설명하는 데 이용될 수 있다. 이 용어는, 연관된 디바이스들이 임의의 와이어들을 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서는 그렇지 않을 수도 있다. 통신 칩(1406)은 Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱 텀 에볼루션(long term evolution, LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스(Bluetooth), 그 파생어들뿐만 아니라, 3G, 4G, 5G 이상으로서 지정되는 임의의 다른 무선 프로토콜들을 포함하지만 이에 제한되지 않는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(1400)는 복수의 통신 칩(1406)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1406)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신들(shorter range wireless communications)에 전용될 수 있고, 제2 통신 칩(1406)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 장거리 무선 통신들(longer range wireless communications)에 전용될 수 있다.
컴퓨팅 디바이스(1400)의 프로세서(1404)는 프로세서(1404) 내에 패키징된 집적 회로 다이(integrated circuit die)를 포함한다. 본 개시내용의 실시예들의 일부 구현들에서, 프로세서의 집적 회로 다이는, 본 개시내용의 구현들에 따라 제작된 집적 회로 구조체들과 같은 하나 이상의 구조체를 포함한다. 용어 "프로세서"는, 레지스터들 또는 메모리, 또는 양자 모두로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 또는 메모리, 또는 양자 모두에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(1406)은 또한 통신 칩(1406) 내에 패키징된 집적 회로 다이를 포함한다. 본 개시내용의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는 본 개시내용의 구현들에 따라 제작된다.
추가 구현들에서, 컴퓨팅 디바이스(1400) 내에 하우징된 다른 컴포넌트는 본 개시내용의 실시예들의 구현들에 따라 제작된 집적 회로 다이를 포함할 수 있다.
다양한 실시예들에서, 컴퓨팅 디바이스(1400)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(1400)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
도 15는 본 개시내용의 하나 이상의 실시예를 포함하는 인터포저(1500)를 예시한다. 인터포저(1500)는 제1 기판(1502)을 제2 기판(1504)에 브리지(bridge)하기 위해 사용되는 개재 기판이다. 제1 기판(1502)은, 예를 들어, 집적 회로 다이일 수 있다. 제2 기판(1504)은, 예를 들어, 메모리 모듈, 컴퓨터 마더보드, 또는 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(1500)의 목적은 접속을 더 넓은 피치로 확산(spread)시키거나 또는 접속을 상이한 접속으로 재라우팅(reroute)하는 것이다. 예를 들어, 인터포저(1500)는 집적 회로 다이를 BGA(ball grid array)(1506)에 결합할 수 있고, BGA는 후속하여 제2 기판(1504)에 결합될 수 있다. 일부 실시예들에서, 제1 및 제2 기판들(1502/1504)은 인터포저(1500)의 대향 측면들에 부착된다. 다른 실시예들에서, 제1 및 제2 기판들(1502/1504)은 인터포저(1500)의 동일 측면에 부착된다. 그리고 추가 실시예들에서, 3개의 이상의 기판이 인터포저(1500)를 통해 상호접속된다.
인터포저(1500)는 에폭시 수지, 섬유유리-강화 에폭시 수지(fiberglass-reinforced epoxy resin), 세라믹 재료, 또는 폴리이미드와 같은 폴리머 재료로 형성될 수 있다. 추가 구현들에서, 인터포저(1500)는 실리콘, 게르마늄, 및 다른 III-V족 및 IV족 재료들과 같이, 반도체 기판에 사용하기 위해 위에서 설명한 동일한 재료들을 포함할 수 있는 대안적인 강성 또는 연성 재료들로 형성될 수 있다.
인터포저(1500)는, 실리콘-관통 비아(through-silicon via, TSV)들(1512)을 포함하지만 이에 제한되지 않는, 비아들(1510) 및 금속 인터커넥트들(1508)을 포함할 수 있다. 인터포저(1500)는 수동 및 능동 디바이스들을 둘 다 포함하는 내장형 디바이스들(1514)을 추가로 포함할 수 있다. 그러한 디바이스들은 커패시터들, 디결합 커패시터들(decoupling capacitors), 저항기들, 인덕터들, 퓨즈들, 다이오드들, 트랜스포머들, 센서들, 및 정전기 방전(electrostatic discharge, ESD) 디바이스들을 포함할 수 있지만, 이들로 제한되지 않는다. RF(radio-frequency) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들, 및 MEMS 디바이스들과 같은 보다 복잡한 디바이스들이 또한 인터포저(1500) 상에 형성될 수 있다. 본 개시내용의 실시예들에 따르면, 본 명세서에 개시된 장치들 또는 프로세스들은 인터포저(1500)의 제조에 또는 인터포저(1500)에 포함된 컴포넌트들의 제조에 사용될 수 있다.
도 16은 본 개시내용의 실시예에 따른, 본 명세서에 설명된 하나 이상의 프로세스에 따라 제조된 또는 본 명세서에 설명된 하나 이상의 피처를 포함하는 집적 회로(IC)를 이용하는 모바일 컴퓨팅 플랫폼(1600)의 등각투영도이다.
모바일 컴퓨팅 플랫폼(1600)은 전자 데이터 표시, 전자 데이터 처리, 및 무선 전자 데이터 송신 각각을 위해 구성된 임의의 휴대용 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(1600)은 태블릿, 스마트폰, 랩톱 컴퓨터 등 중 임의의 것일 수 있고, 예시적인 실시예에서 터치스크린(용량성, 유도성, 저항성 등)인 디스플레이 스크린(1605), 칩-레벨(SoC) 또는 패키지-레벨 통합 시스템(1610), 및 배터리(1613)를 포함한다. 예시된 바와 같이, 보다 높은 트랜지스터 패킹 밀도에 의해 가능하게 되는 시스템(1610)에서의 집적 레벨이 클수록, 배터리(1613) 또는, 솔리드 스테이트 드라이브와 같은, 비휘발성 스토리지에 의해 점유될 수 있는 모바일 컴퓨팅 플랫폼(1600)의 부분이 커지거나, 개선된 플랫폼 기능을 위한 트랜지스터 게이트 카운트가 많아진다. 유사하게, 시스템(1610) 내의 각각의 트랜지스터의 캐리어 이동성이 클수록, 기능이 좋아진다. 이와 같이, 본 명세서에 설명된 기법들은 모바일 컴퓨팅 플랫폼(1600)에서의 성능 및 폼 팩터 개선들을 가능하게 해줄 수 있다.
통합 시스템(1610)은 확대도(1620)로 더 예시된다. 예시적인 실시예에서, 패키징된 디바이스(1677)는 본 명세서에 설명된 하나 이상의 프로세스에 따라 제조된 또는 본 명세서에 설명된 하나 이상의 피처를 포함하는 적어도 하나의 메모리 칩(예를 들어, RAM) 또는 적어도 하나의 프로세서 칩(예를 들어, 멀티-코어 마이크로프로세서 및/또는 그래픽 프로세서)을 포함한다. 패키징된 디바이스(1677)는 전력 관리 집적 회로(power management integrated circuit, PMIC)(1615), 광대역 RF(무선) 송신기 및/또는 수신기를 포함하는 RF(무선) 집적 회로(RFIC)(1625)(예를 들어, 디지털 기저대역을 포함하고, 아날로그 프런트 엔드 모듈은 송신 경로 상의 전력 증폭기 및 수신 경로 상의 저잡음 증폭기를 추가로 포함함), 및 이들의 제어기(1611) 중 하나 이상과 함께 보드(1660)에 추가로 결합될 수 있다. 기능적으로, PMIC(1615)는 배터리 전력 조절, DC-대-DC 변환 등을 수행하고, 따라서 배터리(1613)에 결합된 입력 및 모든 다른 기능 모듈들에 전류 공급을 제공하는 출력을 갖는다. 추가로 예시된 바와 같이, 예시적인 실시예에서, RFIC(1625)는 Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그 파생어들뿐만 아니라, 3G, 4G, 5G 이상으로서 지정되는 임의의 다른 무선 프로토콜들을 포함하지만 이에 제한되지 않는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현하도록 제공하기 위해 안테나에 결합되는 출력을 갖는다. 대안적인 구현들에서, 이 보드-레벨 모듈들 각각은 패키징된 디바이스(1677)의 패키지 기판에 결합된 개별 IC들 상에 또는 패키징된 디바이스(1677)의 패키지 기판에 결합된 단일 IC(SoC) 내에 집적될 수 있다.
다른 양태에서, 집적 회로(IC) 칩 또는 다이를 보호하기 위해 그리고 또한 외부 회로부에 대한 전기 인터페이스를 다이에 제공하기 위해 반도체 패키지들이 사용된다. 더 작은 전자 디바이스들에 대한 요구의 증가로, 반도체 패키지들은 훨씬 더 소형으로 설계되고 더 큰 회로 밀도를 지원해야 한다. 또한, 더 높은 성능의 디바이스들에 대한 요구는, 후속하는 어셈블리 처리와 양립가능한 얇은 패키징 프로파일 및 낮은 전체 뒤틀림(warpage)이 가능한 개선된 반도체 패키지에 대한 필요성을 초래한다.
실시예에서, 세라믹 또는 유기 패키지 기판에의 와이어 본딩이 사용된다. 다른 실시예에서, C4 프로세스는 다이를 세라믹 또는 유기 패키지 기판에 장착하는 데 사용된다. 특히, C4 솔더 볼 접속부들은 반도체 디바이스들과 기판들 사이의 플립 칩 상호접속부들을 제공하도록 구현될 수 있다. 플립 칩 또는 C4(Controlled Collapse Chip Connection)는 와이어 본드들 대신에 솔더 범프들을 이용하는, 집적 회로(IC) 칩들, MEMS 또는 컴포넌트들과 같은, 반도체 디바이스들에 대해 사용되는 장착부(mounting)의 타입이다. 솔더 범프들은, 기판 패키지의 상단 측면에 위치된, C4 패드들 상에 퇴적된다. 반도체 디바이스를 기판에 장착하기 위해, 장착 영역에서 활성면이 아래를 향하도록 뒤집는다. 솔더 범프들은 반도체 디바이스를 기판에 직접 접속시키는 데 사용된다.
도 17은 본 개시내용의 실시예에 따른, 플립-칩 장착 다이(flip-chip mounted die)의 단면도를 예시한다.
도 17을 참조하면, 장치(1700)는 본 개시내용의 실시예에 따른, 본 명세서에 설명된 하나 이상의 프로세스에 따라 제조된 또는 본 명세서에 설명된 하나 이상의 피처를 포함하는 집적 회로(IC)와 같은 다이(1702)를 포함한다. 다이(1702)는 그 위에 금속화된 패드들(1704)을 포함한다. 세라믹 또는 유기 기판과 같은 패키지 기판(1706)은 그 위에 접속부들(1708)을 포함한다. 다이(1702)와 패키지 기판(1706)은 금속화된 패드들(1704) 및 접속부들(1708)에 결합된 솔더 볼들(1710)에 의해 전기적으로 접속된다. 언더필 재료(1712)는 솔더 볼들(1710)을 둘러싼다.
플립 칩을 처리하는 것은 종래의 IC 제조와 유사할 수 있으며, 몇 개의 부가적인 동작들을 갖는다. 제조 프로세스의 종료 무렵에, 부착 패드들을 금속화하여 부착 패드들이 솔더를 더 잘 수용하게 만든다. 이것은 전형적으로 몇 가지 처리들로 이루어져 있다. 이어서, 작은 솔더 도트(dot of solder)가 각각의 금속화된 패드 상에 퇴적된다. 이어서, 칩들은 정상적으로 웨이퍼로부터 커팅된다. 플립 칩을 회로에 부착하기 위해, 칩은 반전되어 아래에 놓인 전자기기 또는 회로 보드 상의 커넥터들 상에 솔더 도트들을 아래로 오게 한다. 그 후, 일반적으로 초음파 또는 대안적으로 리플로우(reflow) 솔더 프로세스를 사용하여, 솔더를 재용융하여 전기 접속부를 생성한다. 이것은 또한 칩의 회로부와 아래에 놓인 장착부 사이에 작은 공간을 남긴다. 대부분의 경우, 그 후, 전기 절연 접착제를 "언더필"하여 더 강한 기계적 접속부를 제공하고, 히트 브리지(heat bridge)를 제공하고, 칩 및 시스템의 나머지의 차등 가열로 인해 솔더 접합들에 응력이 가해지지 않도록 보장한다.
다른 실시예들에서, 실리콘 관통 비아(TSV) 및 실리콘 인터포저와 같은, 보다 새로운 패키징 및 다이-대-다이(die-to-die) 인터커넥트 접근법들이, 본 개시내용의 실시예에 따른, 본 명세서에 설명된 하나 이상의 프로세스에 따라 제조된 또는 본 명세서에 설명된 하나 이상의 피처를 포함하는 집적 회로(IC)를 통합하는 고성능 멀티-칩 모듈(Multi-Chip Module, MCM) 및 시스템 인 패키지(System in Package, SiP)를 제조하도록 구현될 수 있다.
따라서, 본 개시내용의 실시예들은 진보된 집적 회로 구조체 제조를 포함한다.
특정 실시예들이 위에서 설명되었지만, 특정의 특징과 관련하여 단일 실시예만이 설명되는 경우에도, 이 실시예들은 본 개시내용의 범위를 제한하도록 의도되지 않는다. 본 개시내용에 제공된 특징들의 예들은, 달리 언급되지 않는 한, 제한적이라기보다는 예시적인 것으로 의도된다. 위의 설명은 본 개시내용의 이익을 갖는 본 기술분야의 통상의 기술자에게 명백한 바와 같은 이러한 대안들, 수정들, 및 등가물들을 커버하도록 의도된다.
본 개시내용의 범위는 본 명세서에 (명시적으로 또는 암시적으로) 개시된 임의의 특징 또는 특징들의 조합, 또는 이들의 임의의 일반화를, 그것이 본 명세서에서 언급된 문제들의 임의의 것 또는 전부를 완화시키든 그렇지 않든 간에, 포함한다. 따라서, 본 출원(또는 그에 대한 우선권을 주장하는 출원)의 심사(prosecution) 동안 특징들의 임의의 이러한 조합에 대한 새로운 청구항들이 작성될 수 있다. 특히, 첨부된 청구항들을 참조하면, 종속 청구항들로부터의 특징들이 독립 청구항들의 특징들과 조합될 수 있고, 각자의 독립 청구항들로부터의 특징들은 첨부된 청구항들에 열거된 특정 조합들로만이 아니라 임의의 적절한 방식으로 조합될 수 있다.
다음의 예들은 추가의 실시예들과 관련된다. 상이한 실시예들의 다양한 특징들은 다양한 상이한 응용들에 적합하도록 포함된 일부 특징 및 배제된 다른 특징과 다양하게 조합될 수 있다.
예시적인 실시예 1: 집적 회로 구조체는 기판 위의 제1 층간 유전체(ILD) 층 내의 제1 전도성 인터커넥트 라인, 상기 제1 ILD 층 위의 제2 ILD 층 내의 제2 전도성 인터커넥트 라인, 및 상기 제1 전도성 인터커넥트 라인과 상기 제2 전도성 인터커넥트 라인을 결합시키는 전도성 비아 - 상기 전도성 비아는 단일 무질소 탄탈륨(Ta) 장벽 층을 가짐 - 를 포함한다.
예시적인 실시예 2: 예시적인 실시예 1에 있어서, 상기 단일 무질소 탄탈륨(Ta) 장벽 층은 1-5 나노미터 범위의 두께를 갖는, 집적 회로 구조체.
예시적인 실시예 3: 예시적인 실시예 1 또는 2에 있어서, 상기 단일 무질소 탄탈륨(Ta) 장벽 층은 상기 전도성 비아로부터 상기 제2 전도성 인터커넥트 라인으로 연장되는, 집적 회로 구조체.
예시적인 실시예 4: 예시적인 실시예 3에 있어서, 상기 전도성 비아 및 상기 제2 전도성 인터커넥트 라인 내의 상기 단일 무질소 탄탈륨(Ta) 장벽 층 내에 전도성 충전물을 추가로 포함하고, 상기 전도성 충전물은 상기 단일 무질소 탄탈륨(Ta) 장벽 층 바로 위에 구리를 포함하는, 집적 회로 구조체.
예시적인 실시예 5: 예시적인 실시예 1, 2, 3 또는 4에 있어서, 상기 단일 무질소 탄탈륨(Ta) 장벽 층은 상기 제1 전도성 인터커넥트 라인의 전도성 충전물 바로 위에 있고, 상기 전도성 충전물은 구리 또는 코발트를 포함하는, 집적 회로 구조체.
예시적인 실시예 6: 집적 회로 구조체를 제조하는 방법은 층간 유전체(ILD) 층 내에 부분 트렌치를 형성하는 단계 - 상기 ILD 층은 에칭 정지 층 상에 있음 - , 상기 에칭 정지 층 상에 랜딩하는 행잉 비아를 에칭하는 단계, 및 상기 에칭 정지 층을 관통하는 브레이크스루 에칭을 수행하여 상기 ILD 층 및 상기 에칭 정지 층 내에 트렌치 및 비아 개구를 형성하는 단계를 포함한다.
예시적인 실시예 7: 예시적인 실시예 6에 있어서, 상기 브레이크스루 에칭을 수행하는 것은 상기 부분 트렌치를 상기 ILD 층 내로 더 깊게 연장시키는, 방법.
예시적인 실시예 8: 예시적인 실시예 6 또는 7에 있어서, 상기 트렌치 및 비아 개구의 표면들을 따라 단일 무질소 탄탈륨(Ta) 장벽 층을 형성하는 단계를 추가로 포함하는, 방법.
예시적인 실시예 9: 예시적인 실시예 8에 있어서, 상기 단일 무질소 탄탈륨(Ta) 장벽 층 상에 전도성 충전물을 형성하는 단계를 추가로 포함하고, 상기 전도성 충전물은 상기 단일 무질소 탄탈륨(Ta) 장벽 층 바로 위에 구리를 포함하는, 방법.
예시적인 실시예 10: 예시적인 실시예 9에 있어서, 상기 전도성 충전물을 형성하기 전에 상기 단일 무질소 탄탈륨(Ta) 장벽 층의 두께를 감소시키는 단계를 추가로 포함하는, 방법.
예시적인 실시예 11: 컴퓨팅 디바이스는 보드, 및 상기 보드에 결합된 컴포넌트를 포함한다. 상기 컴포넌트는 집적 회로 구조체를 포함하고, 이 집적 회로 구조체는 기판 위의 제1 층간 유전체(ILD) 층 내의 제1 전도성 인터커넥트 라인, 상기 제1 ILD 층 위의 제2 ILD 층 내의 제2 전도성 인터커넥트 라인, 및 상기 제1 전도성 인터커넥트 라인과 상기 제2 전도성 인터커넥트 라인을 결합시키는 전도성 비아 - 상기 전도성 비아는 단일 무질소 탄탈륨(Ta) 장벽 층을 가짐 - 를 포함한다.
예시적인 실시예 12: 예시적인 실시예 11에 있어서, 상기 보드에 결합된 메모리를 추가로 포함하는, 컴퓨팅 디바이스.
예시적인 실시예 13: 예시적인 실시예 11 또는 12에 있어서, 상기 보드에 결합된 통신 칩을 추가로 포함하는, 컴퓨팅 디바이스.
예시적인 실시예 14: 예시적인 실시예 11, 12 또는 13에 있어서, 상기 보드에 결합된 카메라를 추가로 포함하는, 컴퓨팅 디바이스.
예시적인 실시예 15: 예시적인 실시예 11, 12, 13 또는 14에 있어서, 상기 컴포넌트는 패키징된 집적 회로 다이인, 컴퓨팅 디바이스.
예시적인 실시예 16: 컴퓨팅 디바이스는 보드, 및 상기 보드에 결합된 컴포넌트를 포함한다. 상기 컴포넌트는 집적 회로 구조체를 포함하고, 상기 집적 회로 구조체는 층간 유전체(ILD) 층 내에 부분 트렌치를 형성하는 단계 - 상기 ILD 층은 에칭 정지 층 상에 있음 - , 상기 에칭 정지 층 상에 랜딩하는 행잉 비아를 에칭하는 단계, 및 상기 에칭 정지 층을 관통하는 브레이크스루 에칭을 수행하여 상기 ILD 층 및 상기 에칭 정지 층 내에 트렌치 및 비아 개구를 형성하는 단계를 포함하는 방법에 따라 제조된다.
예시적인 실시예 17: 예시적인 실시예 16에 있어서, 상기 보드에 결합된 메모리를 추가로 포함하는, 컴퓨팅 디바이스.
예시적인 실시예 18: 예시적인 실시예 16 또는 17에 있어서, 상기 보드에 결합된 통신 칩을 추가로 포함하는, 컴퓨팅 디바이스.
예시적인 실시예 19: 예시적인 실시예 16, 17 또는 18에 있어서, 상기 보드에 결합된 카메라를 추가로 포함하는, 컴퓨팅 디바이스.
예시적인 실시예 20: 예시적인 실시예 16, 17, 18 또는 19에 있어서, 상기 컴포넌트는 패키징된 집적 회로 다이인, 컴퓨팅 디바이스.

Claims (20)

  1. 집적 회로 구조체로서,
    기판 위의 제1 층간 유전체(inter-layer dielectric, ILD) 층 내의 제1 전도성 인터커넥트 라인(conductive interconnect line);
    상기 제1 ILD 층 위의 제2 ILD 층 내의 제2 전도성 인터커넥트 라인; 및
    상기 제1 전도성 인터커넥트 라인과 상기 제2 전도성 인터커넥트 라인을 결합시키는 전도성 비아 - 상기 전도성 비아는 단일 무질소(single, nitrogen-free) 탄탈륨(Ta) 장벽 층을 가짐 -
    를 포함하는, 집적 회로 구조체.
  2. 제1항에 있어서, 상기 단일 무질소 탄탈륨(Ta) 장벽 층은 1-5 나노미터 범위의 두께를 갖는, 집적 회로 구조체.
  3. 제1항 또는 제2항에 있어서, 상기 단일 무질소 탄탈륨(Ta) 장벽 층은 상기 전도성 비아로부터 상기 제2 전도성 인터커넥트 라인으로 연장되는, 집적 회로 구조체.
  4. 제3항에 있어서,
    상기 전도성 비아 및 상기 제2 전도성 인터커넥트 라인 내의 상기 단일 무질소 탄탈륨(Ta) 장벽 층 내에 전도성 충전물을 추가로 포함하고, 상기 전도성 충전물은 상기 단일 무질소 탄탈륨(Ta) 장벽 층 바로 위에 구리를 포함하는, 집적 회로 구조체.
  5. 제1항 또는 제2항에 있어서, 상기 단일 무질소 탄탈륨(Ta) 장벽 층은 상기 제1 전도성 인터커넥트 라인의 전도성 충전물 바로 위에 있고, 상기 전도성 충전물은 구리 또는 코발트를 포함하는, 집적 회로 구조체.
  6. 집적 회로 구조체를 제조하는 방법으로서,
    층간 유전체(ILD) 층 내에 부분 트렌치를 형성하는 단계 - 상기 ILD 층은 에칭 정지 층 상에 있음 - ;
    상기 에칭 정지 층 상에 랜딩하는 행잉 비아를 에칭하는 단계; 및
    상기 에칭 정지 층을 관통하는 브레이크스루 에칭(breakthrough etch)을 수행하여 상기 ILD 층 및 상기 에칭 정지 층 내에 트렌치 및 비아 개구를 형성하는 단계
    를 포함하는, 방법.
  7. 제6항에 있어서, 상기 브레이크스루 에칭을 수행하는 것은 상기 부분 트렌치를 상기 ILD 층 내로 더 깊게 연장시키는, 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 트렌치 및 비아 개구의 표면들을 따라 단일 무질소 탄탈륨(Ta) 장벽 층을 형성하는 단계를 추가로 포함하는, 방법.
  9. 제8항에 있어서,
    상기 단일 무질소 탄탈륨(Ta) 장벽 층 상에 전도성 충전물을 형성하는 단계를 추가로 포함하고, 상기 전도성 충전물은 상기 단일 무질소 탄탈륨(Ta) 장벽 층 바로 위에 구리를 포함하는, 방법.
  10. 제9항에 있어서,
    상기 전도성 충전물을 형성하기 전에 상기 단일 무질소 탄탈륨(Ta) 장벽 층의 두께를 감소시키는 단계를 추가로 포함하는, 방법.
  11. 컴퓨팅 디바이스로서,
    보드; 및
    상기 보드에 결합된 컴포넌트
    를 포함하고,
    상기 컴포넌트는 집적 회로 구조체를 포함하고, 상기 집적 회로 구조체는:
    기판 위의 제1 층간 유전체(ILD) 층 내의 제1 전도성 인터커넥트 라인;
    상기 제1 ILD 층 위의 제2 ILD 층 내의 제2 전도성 인터커넥트 라인; 및
    상기 제1 전도성 인터커넥트 라인과 상기 제2 전도성 인터커넥트 라인을 결합시키는 전도성 비아 - 상기 전도성 비아는 단일 무질소 탄탈륨(Ta) 장벽 층을 가짐 - 를 포함하는, 컴퓨팅 디바이스.
  12. 제11항에 있어서,
    상기 보드에 결합된 메모리를 추가로 포함하는, 컴퓨팅 디바이스.
  13. 제11항 또는 제12항에 있어서,
    상기 보드에 결합된 통신 칩을 추가로 포함하는, 컴퓨팅 디바이스.
  14. 제11항 또는 제12항에 있어서,
    상기 보드에 결합된 카메라를 추가로 포함하는, 컴퓨팅 디바이스.
  15. 제11항 또는 제12항에 있어서, 상기 컴포넌트는 패키징된 집적 회로 다이인, 컴퓨팅 디바이스.
  16. 컴퓨팅 디바이스로서,
    보드; 및
    상기 보드에 결합된 컴포넌트
    를 포함하고,
    상기 컴포넌트는 집적 회로 구조체를 포함하고, 상기 집적 회로 구조체는:
    층간 유전체(ILD) 층 내에 부분 트렌치를 형성하는 단계 - 상기 ILD 층은 에칭 정지 층 상에 있음 - ;
    상기 에칭 정지 층 상에 랜딩하는 행잉 비아를 에칭하는 단계;
    상기 에칭 정지 층을 관통하는 브레이크스루 에칭을 수행하여 상기 ILD 층 및 상기 에칭 정지 층 내에 트렌치 및 비아 개구를 형성하는 단계
    를 포함하는 방법에 따라 제조되는, 컴퓨팅 디바이스.
  17. 제16항에 있어서,
    상기 보드에 결합된 메모리를 추가로 포함하는, 컴퓨팅 디바이스.
  18. 제16항 또는 제17항에 있어서,
    상기 보드에 결합된 통신 칩을 추가로 포함하는, 컴퓨팅 디바이스.
  19. 제16항 또는 제17항에 있어서,
    상기 보드에 결합된 카메라를 추가로 포함하는, 컴퓨팅 디바이스.
  20. 제16항 또는 제17항에 있어서, 상기 컴포넌트는 패키징된 집적 회로 다이인, 컴퓨팅 디바이스.
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