KR101620767B1 - 스루-실리콘 비아들과 결합된 미세 피치 싱글 다마신 백사이드 금속 재배선 라인들을 포함하는 ３ｄ 상호연결 구조 - Google Patents

스루-실리콘 비아들과 결합된 미세 피치 싱글 다마신 백사이드 금속 재배선 라인들을 포함하는 ３ｄ 상호연결 구조 Download PDF

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케빈 제이. 리
마크 티. 보어
앤드류 더블유. 예오
크리스토퍼 엠. 펠토
히텐 코타리
세슈 브이. 사티라주
항-싱 마
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Abstract

금속 재배선 층들(RDLs)이 스루-실리콘 비아(TSV)들과 통합되어 있고 싱글 다마신 유형 공정 흐름을 이용하는 3D 상호연결 구조 및 제조 방법이 기술된다. 이 공정 흐름 동안 허메틱 장벽 및 연마 정지 층을 제공하기 위해서 실리콘 질화물 또는 실리콘 카바이드 패시베이션 층이 얇은 장치 웨이퍼 백사이드와 RDLs 사이에 제공될 수 있다.

Description

스루-실리콘 비아들과 결합된 미세 피치 싱글 다마신 백사이드 금속 재배선 라인들을 포함하는 ３Ｄ 상호연결 구조{3D INTERCONNECT STRUCTURE COMPRISING FINE PITCH SINGLE DAMASCENE BACKSIDE METAL REDISTRIBUTION LINES COMBINED WITH THROUGH-SILICON VIAS}
본 발명은 3차원(3D) 패키징에 관한 것이고, 특히 3D 패키지에 스루-실리콘 비아(TSV:through-silicon via)들을 통합하는 것에 관한 것이다.
3D 패키징은 시스템 온 칩(SOC) 및 시스템 패키지(SIP)를 위한 마이크로 전자공학 개발의 솔루션으로 부상하고 있다. 특히, TSV들을 이용한 3D 플립 칩 구조는 널리 채택될 잠재성을 지니고 있다. TSV 3D 패키지는 일반적으로 각 칩상의 회로 요소들 간의 전기적 연결을 만들어 내기 위해 에지 와이어링을 비아-스루 실리콘 기판들이 대체하는 수직으로 스택(stack)된 2 이상의 칩을 포함한다.
JEDEC(Joint Electron Devices Engineering Council)은 현재 로직-메모리 인터페이스를 위한 칩-칩 랜딩 패드 인터페이스를 정의하는 WideIO 표준을 개발하고 있다. 전통적으로, TSV들의 물리적인 위치들은 칩 상의 랜딩 패드 위치들 바로 아래 위치해 있고, 이는 많은 영역(real eatate)을 차지한다. 이는 다른 회로 모두가 TSV 위치들 주위에 배치된다는 것을 의미한다.
TSV 처리 동안, TSV들의 어레이는 얇은 장치 웨이퍼를 통해서 형성된다. 종래의 TSV 구조들은 얇은 장치 웨이퍼의 백사이드에 절연 재료로서 실리콘 다이옥사이드 또는 폴리머를 이용한다. 이들 재료는 허메틱(hermetic)되지 않으며, 얇은 장치 웨이퍼의 백사이드상에 로버스트 패시베이션 층(robust passivation layer)을 제공하지 못한다.
도 1-25는 본 발명의 실시 예에 따른 싱글 다마신(damascene) 처리를 이용하여 3D 상호연결 구조(interconnect structure)를 제조하는 방법의 측 단면도이다.
도 26은 본 발명의 실시 예에 따른 3D 상호연결 구조의 개략적인 평면도이다.
도 27은 본 발명의 실시 예에 따른 TSV들을 구현하는 3D 패키지의 측면도이다.
도 28은 본 발명의 실시 예에 따른 시스템을 보여주고 있다.
도 29는 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주고 있다.
다양한 실시 예에서, 3D 상호연결 구조 및 3D 상호연결 구조를 제조하는 방법이 기술된다. 그러나, 특정 실시 예들은 이들 구체적인 세부사항들 중 1 이상이 없이 실시될 수 있고 또는 다른 공지된 방법 및 재료에 연관해서 실시될 수도 있다. 다음의 기술에서는, 본 발명의 철저한 이해를 제공하기 위해서, 구체적인 재료 및 공정, 등과 같은 수많은 구체적인 세부사항들이 제시된다. 다른 예들에서는, 널리 알려져 있는 패키징 공정 및 제조 기법은 본 발명이 불필요하게 불명료해지지 않도록 특히 상세하게 기술되지 않았다. 이 명세서 전반에서 "실시 예" 또는 "일 실시 예"에 대한 참조는 이 실시 예에 연관해서 기술된 특정한 특징, 구조, 재료 또는 특성이 본 발명의 적어도 일 실시 예에 포함되어 있음을 의미한다. 그래서, 이 명세서 전반의 다양한 곳에서 구문 "실시 예에서" 또는 "일 실시 예에서"의 출현은 반드시 본 발명의 동일 실시 예를 나타내는 것은 아니다. 더욱이, 특정한 특징, 구조, 재료 또는 특성은 1 이상의 실시 예에서 임의 적합한 식으로 조합될 수 있다.
여기서 이용되는 용어 "위에(over)", "에(to)", "사이에(between)" 및 "상에(on)"는 다른 층들에 관련해서 한 층의 상대적인 위치를 나타낼 수 있다. 다른 층 "위의" 또는 다른 층"에" 본딩된 한 층은 다른 층과 직접 접촉할 수 있고 또는 1 이상의 개재된 층들을 가질 수 있다. 층들 "사이의" 한 층은 층들과 직접 접촉할 수도 있고 1 이상의 개재된 층들을 가질 수 있다. 대조적으로, 제2 층 "상의" 제1 층은 제2 층과 접촉해 있다.
일 양태에서, 본 발명의 실시 예들은 스루-실리콘 비아(TSV)들을 매우 미세한 피치 싱글 다마신 유형 백사이드 금속 재배선 층들(RDLs:redistribution layers)에 결합하는 3D 상호연결 구조 및 공정을 기술한다. 이러한 특정 결합은 TSV들의 물리적인 위치들이 칩-칩 랜딩 패드 위치들로부터 분리될 수 있게 해주며, 그래서 보다 큰 회로 레이아웃 유연성이 제공된다. 이러한 식으로 다수의 트레이스들이 인접한 랜딩 패드 행들 또는 열들 사이에 이어질 수 있다. 예를 들어, 다수의 트레이스들은 10 ㎛ - 500 ㎛의 피치만큼 분리되어 인접한 랜딩 패드 행들 또는 열들 사이에 이어질 수 있다. 본 발명의 실시 예들은 허메티컬리 실드(hermetically sealed) 3D 상호연결 구조와 레지스트 방법을 통해 플레이트를 이용해 성취될 수 있을 때보다 더 미세한 RDL 아키텍처를 허용해주며, 알루미늄 RDL 라인들을 생성하기 위한 서브트랙티브 에칭 공정(subtractive etching processes)에는 가능하지 않은 구리 금속의 이용을 허용해 준다.
다른 양태에서, 본 발명의 실시 예들은 백사이드 RDLs를 얇은 장치 웨이퍼의 벌크 반도체(예로, 실리콘)로부터 분리하는 실리콘 질화물(silicon nitride) 또는 실리콘 카바이드(silicon carbide) 패시베이션 층을 기술한다. 실리콘 질화물 또는 실리콘 카바이드 패시베이션 층은 TSV 및 RDL 처리 동안 트레이스 금속 및 습기 오염으로부터 얇은 장치 웨이퍼의 백사이드를 보호하는 허메틱 장벽을 제공할 수 있다. 게다가, 백사이드 패시베이션 층 재료는 싱글 다마신 공정에 유용한데, 이 싱글 다마신 공정에서는, 패시베이션 층 재료가 백사이드 RDLs를 형성하기 위한 산화물 트렌치 에칭 동안 에칭 정지 층으로 작용할 수 있고, 이는 싱글 다마신 처리 동안에 패시베이션 층의 상당한 양이 또한 제거되게 함이 없이 산화물 트렌치 에칭이 많은 양의 과-에칭(over-etch)을 포함할 수 있게 해준다. 더욱이, 실리콘 질화물 또는 실리콘 카바이드와 같은 백사이드 패시베이션 층 재료는 탄탈륨(Ta), 티타늄(Ti), 탄탈륨 질화물(TaN) 또는 티타늄 질화물(TiN)과 같은 TSV 장벽 층 재료들보다 상당히 낮은 제거 비율(removal rate)을 가질 수 있고, 그래서 패시베이션 층은 패시베이션 층의 상당한 양이 제거되게 함이 없이 많은 양의 과-연마(overpolish)가 TSV 장벽 층 화학 기계적 연마(CMP) 단계에 포함될 수 있게 해준다. Ta, Ti, TaN, TiN과 같은 장벽 재료의 제거를 위해 제작된 상업적으로 구입가능한 일반적인 장벽 층 CMP 슬러리(slurry)들은 실리콘 이산화물과 같은 산화물도 제거할 수 있게 제작되어 있다. 그래서, 일부 실시 예들에서, 실리콘 질화물 또는 실리콘 카바이드로 형성된 패시베이션 층은 TSV들 사이의 TSV 장벽 층을 제거할 때 연마 정지 층으로서 이용될 수 있고, 그럼으로써 TSV 구조의 완전성이 보호된다.
따라서, 본 발명의 실시 예들은 싱글 다마신 RDL 처리를 TSV 구조에 통합하는 - 싱글 다마신 처리는 매우 미세한 피치 백사이드 RDLs의 형성 및 보다 큰 회로 레이아웃 유연성을 허용해 줄 수 있음 - 한편, TSV들 사이의 TSV 장벽 층 제거 동안 CMP 정지 층으로 작용하고, RDL 트렌치 에칭 동안 에칭 정지 층으로 작용하고 장치의 개선된 신뢰도 성능을 제공할 수 있는 허메틱 장벽 패시베이션 층을 처리 시퀀스에 통합하는 방식을 기술하고 있다. 실시 예들이 실리콘 장치 웨이퍼의 TSV 처리를 참조로 기술될지라도, 이들 실시 예는 화합물 III-V 웨이퍼 또는 II-VI 웨이퍼와 같은 실리콘 웨이퍼와는 다른 기판에도 적용될 수 있음을 이해할 것이다. 또한 "비아 라스트(via last)" TSV 처리(금속화 구조(metallization structure) 후에 이루어진 비아들)가 상세히 기술되고 도시될지라도, 본 발명의 이들 실시 예는 그에 한정되지 않으며 본 발명의 이들 실시 예는 또한 "비아 퍼스트(via first)" TSV 처리(마이크로 전자 장치가 형성되기 전에 이루어진 비아들) 및 "비아 미들(via middle)" TSV 처리(마이크로 전자 장치의 형성과 금속화 구조 사이에 이루어진 비아들)와 호환될 수 있음을 이해할 것이다. 예를 들어, 싱글 다마신 RDL 처리는 또한 비아 퍼스트 및 비아 미들 TSV 처리 시퀀스들에 통합될 수 있다.
도 25를 참조하면, 실시 예에서, 3D 상호연결 구조(160)는 전면(102) 및 후면(104)을 갖고 있는 반도체 기판(100), 전면(102)과 후면(104) 사이의 반도체 기판(100)을 통해 연장되는 비아(예로, TSV)(142), 및 후면(104) 위에 형성된 싱글 다마신 재배선 층(RDL)(144)을 포함한다. 패시베이션 층(120)은 습기 및 트레이스 금속 오염물이 반도체 기판(100) 내로 들어가는 것을 방지하기 위해서 후면(104)과 RDL(144) 사이에 배치될 수 있다. 적당한 패시베이션 층 재료는 실리콘 카바이드 및 실리콘 질화물일 수 있다. 일부 실시 예에서, 반도체 기판(100)은 복수의 기술된 3D 상호연결 구조를 포함하는 TSV 처리된 장치 웨이퍼일 수 있다. 대안으로, TSV 처리된 장치 웨이퍼는 복수의 반도체 기판을 형성하기 위해 싱귤레이트될 수 있고, 이들 기판은 복수의 칩을 형성하기 위해 더 처리되거나 처리되지 않을 수 있고, 이는 이후 3D 패키징 구조에 통합될 수 있다. 그래서, 실시 예에서 3D 상호연결 구조(160)는 칩이다.
도 26을 참조하면, 실시 예에서 3D 상호연결 구조(160)는 후면(104) 위에 일련의 행들 및 열들로 배열되어 있는 랜딩 패드들(152)의 어레이를 포함한다. 예를 들어, 어레이 내의 행들 및 열들은 10 ㎛ 내지 500 ㎛의 피치를 가질 수 있다. TSV들(142)의 어레이는 TSV들(142)의 어레이가 랜딩 패드들(152)의 어레이와 같은 패턴으로 배열되지 않게 후면(104) 아래에 배열될 수 있다. 실시 예에서, TSV들(142)의 어레이는 랜딩 패드들(152)의 어레이 바로 아래에 있지 않다. 그러한 실시 예에서, 랜딩 패드들(152)의 행들 중 2개의 행 중 한 행을 TSV들(142)의 어레이 내의 대응하는 수의 TSV들(142)에 연결하는 복수의 RDL(144)은 랜딩 패드들(152)의 행들 중 2개의 행 사이에서 이어질 수 있다. 예를 들어, 2개의 행의 랜딩 패드들은 10 ㎛ 내지 500 ㎛의 피치만큼 분리될 수 있다. 이러한 식으로, RDLs(144)는 TSV들(142)의 물리적인 위치 및 회로 레이아웃에서 유연성을 허용한다.
도 27을 참조하면, 실시 예에서 3D 패키지는 인쇄 회로 보드 또는 적층 기판과 같은 베이스 기판(170)을 포함한다. 칩 스택은 베이스 기판 위에 형성되고 여기서 칩 스택은 3D 상호연결 구조로 형성된 칩(160)을 포함한다. 실시 예에서, 칩(160)은 로직 칩이고, 1 이상의 메모리 칩(180)은 로직 칩(160)에 스택되며 여기서 로직 칩의 랜딩 패드 어레이(전도 범프들(154)의 어레이 아래의)는 메모리 칩(180)의 대응하는 랜딩 패드들(182)의 어레이와 결합하고, 그렇더라도 실시 예들이 이에 한정되지 않으며 다양한 칩-칩 구성을 포함할 수 있다.
실시 예에서, 비아(예로, TSV) 및 싱글 다마신 RDL을 포함하는 3D 상호연결 구조를 형성하는 방법이 기술된다. 에칭 정지 층은 장치 웨이퍼의 후면으로부터 전면으로 연장되는 비아(예로, TSV)를 갖는 장치 웨이퍼의 후면 위에 형성될 수 있고, 유전체 층은 에칭 정지 층 위에 형성된다. 이후 트렌치 개구(opening)가 유전체 층 및 에칭 정지 층 내에 형성되어 비아가 노출되고, 트렌치 개구의 벌크 볼륨(bulk volume)은 전도 금속이 채워져서 랜딩 패드를 포함하는 RDL이 형성된다. 실시 예에서, 트렌치 개구를 형성하는 공정은 패턴화된 포토레지스트 층을 마스크로서 이용하여 유전체 층을 플라즈마 에칭하고 플라즈마 에칭을 에칭 정지 층에서 정지함으로써 실행될 수 있다. 이후 에칭 정지 층은 유전체 층 또는 하부 비아(underlying via)의 절연 라이너 층을 실질적으로 에칭하지 않는 에칭 화학(etching chemistry)을 이용하여 에칭될 수 있다. 이후, 전도 범프가 랜딩 패드 위에 형성되고, 여기서 채워진 비아는 랜딩 패드 바로 아래에 있지 않다.
실시 예에서, 비아는 비아 라스트 처리 시퀀스에서 형성된다. 그러한 실시 예에서, 비아를 형성하기 전에, 패시베이션 층을 포함하는 실리콘 카바이드 또는 실리콘 질화물은 장치 웨이퍼의 후면 위에 형성될 수 있다. 이후 비아 개구는 장치 웨이퍼의 후면과 전면 사이의 장치 웨이퍼 내에 형성된다. 절연 라이너 층은 비아 개구의 측벽들 상에 형성된다. 장벽 층은 비아 개구 내에 그리고 패시베이션 층 위에 형성되며, 이후 비아의 벌크 볼륨이, 예를 들어, 전기 도금(electroplating)에 의해서 구리와 같은 전도 금속으로 채워질 수 있다. 비아 개구들 사이의 전도 금속 오버버든(overburden)과 장벽 층은, 예를 들어, 화학 기계적 연마에 의해서 패시베이션 층 위로부터 제거된다. 이러한 식으로, 패시베이션 층은 습기와 트레이스 금속 오염물이 장치 웨이퍼 안에 들어가는 것을 방지하는 기능을 할 수 있을 뿐만 아니라, 상당한 량의 패시베이션 층이 제거되게 함이 없이 많은 양의 과-연마가 TSV 장벽 층 CMP 단계에 포함되게 허용해주는 연마 정지 층으로 기능을 할 수 있다.
이제, 도 1-25를 참조하면, 3D 상호연결 구조를 제조하는 방법이 도면을 참조하여 기술된다. 인버트된 장치 웨이퍼(100)가 도 1에 도시되어 있고, 이는 전면(102)과 후면(104)을 포함할 수 있다. 장치 웨이퍼(100)는 다양한 형태를 가질 수 있다. 예를 들어, 다른 구조가 이용될 수 있을지라도, 장치 웨이퍼는 벌크 반도체일 수 있고, 벌크 반도체 위에 놓이는 에피텍셜 층을 포함하고 또는 반도체-온-절연체(SOI) 구조를 포함한다. 도시된 특정 실시 예에서, 장치 웨이퍼(100)는 벌크 기판(118) 및 절연체 층(114) 위에 놓이는 반도체 층(116)을 포함하는 (SOI) 구조를 포함한다. 장치 웨이퍼(100)는 MOSFET(metal-insulator-semiconductor field effect transistors), 캐패시터, 인덕터, 저항기, 다이오드, MEMS(micro-electro-mechanical systems), 다른 적합한 능동 또는 수동 소자, 및 이들의 조합과 같은 다양한 마이크로 전자 장치들을 형성하기 위해 도우프된 영역들 또는 다른 도우프된 피처들(features)을 추가로 포함할 수 있다.
금속화 구조(112)는 장치 웨이퍼(100)의 전면(102) 위에 형성될 수 있다. 도시된 바와 같이, 금속화 구조(112)는 구리, 알루미늄 등과 같은 전도 금속과, 실리콘 산화물, 카본 도우프된 산화물, 실리콘 질화물 등과 같은 층간 유전 재료로 형성된 다수의 상호연결 층을 포함한다. 패시베이션 층(113)은 금속화 구조(112)의 상부 위에 형성되어 물리적 및 화학적 보호를 제공할 수 있다. 1 이상의 전도 패드(108)(예로, 구리, 알루미늄 등)는 패시베이션 층(113) 내의 개구 위에 제공될 수 있다.
이제, 도 2-3을 참조하면, 장치 웨이퍼(100)는 상업적으로 구입가능한 임시 본딩 접착제(208)와 설비를 이용하여 임시 캐리어 웨이퍼(200)에 접착된다. 장치 웨이퍼(100)는 이후 후면(104)을 연삭 가공(grinding)하고, 화학 기계적 연마(CMP)하고, 플라즈마 에칭 및/또는 습식 에칭함으로써 뒤가 얇아질 수 있다. 예를 들어, 장치 웨이퍼(100)는 한 실시 예에서 대략 50-100 ㎛까지 뒤가 얇아질 수 있다.
장치 웨이퍼(100)를 얇게 만든 다음에, 도 4에 도시된 바와 같이 허메틱 장벽이 제공되도록 패시베이션 층(120)이 후면(104) 위에 형성될 수 있다. 패시베이션 층(120)을 위한 적합한 재료는 실리콘 카바이드 및 실리콘 질화물을 포함하는데, 그 이유는 이들 재료가 얇아진 장치 웨이퍼(100)의 후면(104)이 트레이스 금속과 습기 오염으로부터 보호되는 허메틱 장벽을 제공할 수 있기 때문이다. 실리콘 카바이드 및 실리콘 질화물은 또한 도 12에 관련해서 기술되는 바와 같이, TSV들 간의 패시베이션 층(120) 위로부터 장벽 층 재료를 제거하는 후속 CMP 동안 Ta 또는 Ti와 같은 후속 퇴적된(deposited) TSV 장벽 층 재료보다 상당히 낮은 제거 비율을 가질 수 있다. 패시베이션 층(120)은 화학 기상 증착(CVD)과 같은 적합한 방법에 의해 퇴적될 수 있다. 패시베이션 층(120)은 대안으로 실리콘 산화물이 실리콘 질화물 또는 실리콘 카바이드 위에 형성되어 있는 실리콘 질화물/실리콘 산화물 스택 또는 실리콘 카바이드/실리콘 산화물 스택과 같은, 다층을 포함할 수 있고, 다운스트림 비아 개구 에칭 공정에서 하드-마스크로서 이용될 수 있다.
이제, 도 5-7을 참조하면, 포토레지스트 층은 얇은 장치 웨이퍼 위에 코팅되고, 노광되고(exposed), 현상된다(developed). 현상 후에는 비아들(예로, TSV들)이 요망되는 위치에 개구들이 패턴화된 포토레지스트 층(122) 안에 있다. 이후 비아 개구들(130)(예로, TSV 개구들)은, 패시베이션 층(120)을 통과하고 후면(104)과 전면(102) 사이의 장치 웨이퍼(100)를 통과한 다음 금속화 구조(112) 내의 구리 랜딩 패드들 상에서 멈추는 플라즈마 에칭과 같은 적합한 방법을 이용하여 에칭된다. 패턴화된 포토레지스트 층(122)은 이후 제거되고 임의 남아있는 에칭 폴리머 또는 잔유물은 닦아내어 질 수 있다.
이후, 도 8에 도시된 바와 같이, 패시베이션 층(120) 위의 비아 개구들(130) 사이의 영역들은 물론이고 비아 개구들(130)의 바닥 및 측벽을 라이닝하는 절연 라이너 층(136)이 퇴적된다. 절연 라이너 층(136)을 위한 적합한 재료는 실리콘 이산화물, 실리콘 질화물, 실리콘 카바이드, 및 다양한 폴리머를 포함하며 이들에 한정되지 않는다. 이들 재료는, 예를 들어, CVD, 원자층 퇴적(ALD:atomic layer deposition), 및 스핀 코팅 방법에 의해서 퇴적될 수 있다. 도 9에 도시된 바와 같이, 이후 이방성 플라즈마 에칭 공정을 이용하여, 비아 개구들(130)의 측면 상에 절연 라이너 층(136)의 실질적인 두께를 남겨두면서, 비아 개구들(130)의 바닥 표면은 물론이고 패시베이션 층(120) 위의 비아 개구들 사이의 영역들로부터 절연 라이너 층(136)을 제거할 수 있다. 그러한 실시 예에서, 절연 라이너 층(136)은 벌크 실리콘 기판(118)에 의해 한정된 비아 개구(130) 측벽 상에 직접 형성될 수 있다. 그래서, 절연 라이너 층(136)은 최종 3D 상호연결 구조에서 서라운딩 실리콘 기판 재료로부터 TSV를 절연하는 기능을 한다.
도 10-12를 참조하면, 이후 장벽 층(138) 및 시드 층이 장치 웨이퍼 표면에 퇴적될 수 있다. 예를 들어, 장벽 층(138)은 탄탈륨, 티타늄 또는 코발트를 포함할 수 있다. 시드 층은, 예를 들어, 구리일 수 있다. 이후 구리로 된 블랭킷 층(140)이 장치 웨이퍼 표면에 전기 도금되어 TSV 개구들(130)이 구리로 완전히 채워진다. 이후, 도 12에 도시된 바와 같이, 패시베이션 층(120) 위의 구리 오버버든과 장벽 층이 CMP에 의해서 제거된다. 결과적인 구조는 전면(102)과 후면(104) 사이를 장치 웨이퍼(100)를 통해서 연장되는 TSV들(142)를 포함한다. 그러한 구성에서, 싱글 금속 충진(single metal fill)(140)은 TSV들(142)의 벌크 볼륨을 점유하고, TSV들은 장벽 층(138) 및 시드 층(예로, 전기도금을 위한) 그리고 절연 라이너 층(136)과 나란히 늘어서 있을 수 있다.
한 실시 예에서, 구리(140) 오버버든은 제1 슬러리를 이용하는 제1 CMP 작업에서 제거되고, 이후 제1 슬러리와는 다른 제2 슬러리를 이용하는 제2 CMP 작업에서 장벽 층(138)이 패시베이션 층(120) 위로부터 제거된다. 장벽층(138) 제거를 위한 상업적으로 구입가능한 CMP 슬러리는 Ta, Ti, TaN 및 TiN과 같은 장벽 재료를 에칭할 수 있게 제작되어 있고 또한 통상 산화물을 에칭할 수 있게 제작되어 있다. 본 발명의 실시 예에 따르면, 패시베이션 층(120)은 장벽 층(138)의 제거 동안 연마 정지로서 기능을 할 수 있고, 이는 장벽 층(138) CMP 작업이 패시베이션 층(120)의 상당한 양이 제거되게 함이 없이 많은 량의 과-연마를 통합할 수 있게 해준다.
이제, 도 13-16을 참조하면, 에칭 정지 층(121)이 패시베이션 층(120) 및 비아(142) 위에 형성된다. 에칭 정지 층(121)에 적합한 재료는 실리콘 질화물 또는 실리콘 카바이드를 포함한다. 이후 유전체 층(123)이 에칭 정지 층(121) 위에 형성된다. 예를 들어, 유전체 층(123)은 실리콘 이산화물을 포함할 수 있다. 이후 포토레지스트 층이 유전체 층(123) 위에 코팅되고, 노광되고, 현상된다. 현상 후에는 랜딩 패드들이 있는 미세 피치 RDLs가 요망되는 위치에 개구들이 패턴화된 포토레지스트 층(125) 안에 있다. 이후 플라즈마 에칭과 같은 적합한 기법을 이용하고 마스크로서 패턴화된 포토레지스트 층(125)을 이용하여 트렌치 개구들(134)이 유전체 층(123)의 전체 깊이를 통해 에칭되고 이 에칭은 에칭 정치 층(121)에서 정지한다. 한 실시 예에서, 일단 유전체 층(123)이 에칭 정지 층(121) 아래로 제거되자마자, 플라즈마 에칭 화학은 트렌치 개구(134)의 유전체 층(123) 측벽과 하부 절연 라이너 층(136)에 실질적으로 영향을 주지 않으면서 에칭 정지 층(121)을 선택적으로 에칭할 수 있게 변경된다. 본 발명의 실시 예들에 따르면, 에칭 정지 층(121)은 TSV 구조의 완전성을 보호하기 위해 트렌치 개구(134)를 형성하는 동안 절연 라이너 층(136)이 손상을 입지 않게 보호할 수 있다. 에칭 공정 후에, 패턴화된 포토레지스트 층(125)이 제거되고 임의 잔류 에칭 폴리머 또는 잔유물이 닦아내어 질 수 있다.
이제, 도 17-19를 참조하면, 이후 장벽 층(139)과 시드 층이 장치 웨이퍼 표면에 퇴적될 수 있다. 예를 들어, 장벽 층(139)은 예를 들어, Ta, Ti, TaN, TiN을 포함할 수 있다. 시드 층은, 예를 들어, 구리일 수 있다. 이후 구리로 된 블랭킷 층(141)이 장치 웨이퍼 표면에 전기 도금되어, 트렌치 개구들(134)의 벌크 볼륨이 구리로 채워진다. 이후, 유전체 층(123) 위의 구리 오버버든 및 장벽 층은 도 19에 도시된 바와 같이 CMP에 의해서 제거된다. 결과적인 RDLs(144)는 랜딩 패드를 포함할 수 있고, 여기서 비아(142)는 랜딩 패드 바로 아래에 있지 않고 장벽 층(139)과 시드 층(예로, 전기 도금을 위한)과 나란히 놓일 수 있다. 한 실시 예에서, 구리(141) 오버버든은 제1 슬러리를 이용하는 제1 CMP 작업에서 제거되고, 이후 제1 슬러리와는 다른 제2 슬러리를 이용하는 제2 CMP 작업에서 유전체 층(123) 위의 장벽 층(139)이 제거된다.
이제, 도 20-23을 참조하면, 랜딩 패드 개구들이 RDLs(144) 위에 형성된다. 패시베이션 층(146)은 평탄화된 표면 전반에 퇴적된다. 적합한 재료는 RDLs(144)를 산화로부터 보호함은 물론이고 트레이스 금속 및 습기 오염으로부터 보호하는 허메틱 장벽을 제공할 수 있는 실리콘 질화물을 포함하며, 이에 한정되지 않는다. 이후 포토레지스트 재료가 패시베이션 층(146) 위에 코팅되고, 노광되고, 현상되어 패턴화된 포토레지스트 층(148)이 형성된다. 현상 후에는 RDLs(144)가 칩-칩 연결이 요망되는 랜딩 패드들에서 종단되는 위치에 개구들(150)이 포토레지스트 층(148) 안에 형성된다. 이후 개구들은 마스크로서 패턴화된 포토레지스트 층(148)을 이용하고 플라즈마 에칭과 같은 적합한 기법을 이용하여 패시베이션 층(146)을 통해서 에칭되고 이 에칭은 하부 RDL(144) 랜딩 패드들(152)에서 정지한다. 이후 포토레지스트 층(148)은 제거되고 임의 잔류하는 에칭 폴리머 또는 잔유물은 닦아내어 질 수 있다.
이제, 도 24를 참조하면, 전도 범프(154)가 노출된 RDL(144) 랜딩 패드(152)들 각각 위에 형성된다. 솔더 범핑, 패터닝 공정을 이용하는 전기 도금, 및 무전해 도금(electroless plating)과 같은(이들에 한정되지 않음) 임의 적합한 기법이 전도 범프(154)를 형성하기 위해 실시될 수 있다. 도 24에 도시된 특정 실시 예에서, 노출된 RDL(144) 랜딩 패드들(152)은 솔더-양립 표면 마감(solder-compatible surface finish)으로 코팅된다. 전도 범프(154)를 위한 예시적인 표면 마감은 무전해 CoP/침지 Au(electroless CoP/immersion Au), 무전해 CoWP/침지 Au(electroless CoWP/immersion Au), 무전해 NiP/침지 Au(electroless NiP/immersion Au), 무전해 NiP/무전해 Pd/침지 Au(electroless NiP/electroless Pd/immersion Au), 무전해 Sn(electroless Sn), 무전해 NiP/무전해 Sn(electroless NiP/electroless Sn), 무전해 CoP/무전해 Sn(electroless CoP/electroless Sn), 무전해 CoWP/무전해 Sn(electroless CoWP/electroless Sn), 무전해 Cu/무전해 CoP/침지 Au(electroless Cu/electroless CoP/immersion Au), 무전해 Cu/무전해 CoWP/침지 Au(electroless Cu/electroless CoWP/immersion Au), 무전해 Cu/무전해 NiP/침지 Au(electroless Cu/electroless NiP/immersion Au), 무전해 Cu/무전해 NiP/무전해 Pd/침지 Au(electroless Cu/electroless NiP/electroless Pd/immersion Au), 무전해 Cu/무전해 Sn(electroless Cu/electroless Sn), 무전해 Cu/무전해 NiP/무전해 Sn(electroless Cu/electroless NiP/electroless Sn), 무전해 Cu/무전해 CoP/침지 Au(electroless Cu/electroless CoP/immersion Au), 무전해 Cu/무전해 CoWP/무전해 Sn(electroless Cu/electroless CoWP/electroless Sn)을 포함한다. 또한 이용될 수 있는 칩-칩 솔더 재료(들) 및/또는 칩-칩 부착 방법에 따라서 다른 표면 마감이 적합할 수도 있다. 다른 실시 예에서, 전도 범프(154)는 PbSn, Sn, SnAg, Cu, In, SnAgCu, SnCu, Au 등과 같은 재료로 형성된 C4 또는 플립-칩 범프일 수 있다.
이후 캐리어 웨이퍼(200)와 접착제(208)는 상업적으로 구입가능한 웨이퍼 디-본딩 장비 및 도 25에 도시된 바와 같은 처리를 이용하여 장치 웨이퍼(100)로부터 제거될 수 있다. 캐리어 웨이퍼(200) 및 접착제(208)의 제거시, 도 25에 도시된 결과적인 복수의 3D 상호연결 구조(160)가 싱귤레이트되고, 이후 칩을 형성하기 위해 더 처리되거나 처리되지 않을 수 있고, 이는 이후 3D 패키징 구조에 통합될 수 있다.
도 26을 참조하면, 본 발명의 실시 예들에 따른, 제2 칩을 3D 상호연결 구조에 연결하기 위한 예시적인 표준화된 칩-칩 랜딩 패드 인터페이스가 도시되어 있다. 확대도로 좀더 상세히 도시된 바와 같이, 랜딩 패드들(152)의 어레이는 일련의 행들 및 열들로 후면(104)(도 25 참조) 위에 배열된다. TSV들(142)의 어레이는, TSV들의 어레이가 랜딩 패드들(152)의 어레이 바로 아래에 있지 않도록 후면(104) 아래에 배열된다. 복수의 RDLs(144)는 랜딩 패드들(152)의 행들 중 2개의 행 사이에서 이어지며 랜딩 패드들(152)의 2개의 행 중 한 행을 TSV들의 어레이 내의 대응하는 수의 TSV들(142)에 연결한다. 이러한 식으로, 백사이드 랜딩 패드들(152)을 전면 회로(금속화 구조(112))에 연결하는 TSV들은 칩 상의 어디에도 위치할 수 있다. TSV들의 어레이가 랜딩 패드들의 어레이 및/또는 전도 범프들 바로 아래에 있지 않은 본 발명의 실시 예들이 기술되었을지라도, TSV들의 일부가 랜딩 패드들의 어레이 및/또는 전도 범프 바로 아래에 있을 수 있음을 이해할 것이다. 본 발명의 실시 예들은 싱글 다마신 처리의 통합에 의해서 TSV들의 위치에 유연성을 제공한다. 그 결과, TSV들의 어레이가 TSV들이 연결되어 있는 랜딩 패드들의 대응하는 어레이 및/또는 전도 범프들 바로 아래에 있을 필요는 없다.
회로 설계 유연성을 허용해주는 본 발명의 실시 예들의 능력을 좀더 설명하기 위해서, 일 예에서, 도 26에 도시된 랜딩 패드들(152)의 어레이는 50 ㎛의 수직 피치 및 40 ㎛의 수평 피치를 가질 수 있으며, 랜딩 패드들(152)은 20 ㎛의 직경을 갖는다. 이는 특정 예에서 랜딩 패드들(152)의 2개의 행 사이에서 6개의 RDLs(144)를 잇기 위해서 30 ㎛를 남긴다. 6개의 RDL 라인 폭들과 RDL들(144) 간의 인접한 7개의 공간들이 동일하다고 상정하면, 각 RDL(144)은 2.3 ㎛의 라인 폭을 가질 수 있다. 본 발명의 실시 예에 따른 싱글 다마신 유형 처리는 특히 그러한 예시적인 미세 피치 RDL 아키텍처를 성취하는데 적합할 수 있으며, 그렇더라도 실시 예들이 그에 한정되지 않으며 임의 피치의 RDL 구조에도 이용될 수 있다.
도 27은 본 발명의 실시 예들에 따른 3D 상호연결 구조의 특정 양태를 구현하는 3D 패키지의 예를 보여주고 있다. 도시된 바와 같이 복수의 칩들이 인쇄 회로 보드 또는 적층 기판과 같은 기판(170) 위에 스택된다. 예를 들어, 칩들(160)은 여기에 기술된 바와 같은 3D 상호연결 구조를 포함할 수 있다. 일 실시 예에서, 칩들(160)은 여기에 기술된 바와 같은 3D 상호연결 구조를 포함하는 로직 칩이며 칩들(180)은 메모리 칩이다. 예를 들어, 3D 패키지는 로직 칩(160) 위에 스택된 1 이상의 메모리 칩(180)을 포함할 수 있다. 3D 패키지는 대안으로 적어도 하나의 메모리 칩(180) 위에 스택된 로직 칩(160)을 포함할 수 있다. 도시된 바와 같이, 전도 범프들(154)의 어레이, 및 따라서, 전도 범프들(154) 아래 놓인 랜딩 패드들(152)(도시되지 않음)은 메모리 칩들(180)의 랜딩 패드들(182)의 대응하는 어레이와 정렬되어 있고, 도전 패드들(108)은 기판(170)과 연결되어 있다. 도 27이 로직 칩들(160)과 메모리 칩들(180)의 예시적인 스택을 보여주고 있지만 본 발명의 실시 예들은 그에 한정되지 않으며 칩들은 메모리(예로, DRAM, eFLASH, eRAM, 등), 인터포저, RF, MEMS 등과 같은 임의 적합한 칩일 수 있음을 이해할 것이다.
도 28은 본 발명의 실시 예에 따른 컴퓨터 시스템을 보여주고 있다. 시스템(300)은 프로세서(310), 메모리 장치(320), 메모리 제어기(330), 그래픽 제어기(340), 입력 및 출력(I/O) 제어기(350), 디스플레이(352), 키보드(354), 포인팅 장치(356) 및 주변 장치(358)를 포함하며, 이들 모두는 일부 실시 예에서 버스(360)를 통해서 서로 통신으로 연결될 수 있다. 프로세서(310)는 범용 프로세서 또는 응용 주문형 집적 회로(ASIC)일 수 있다. I/O 제어기(350)는 유선 또는 무선 통신을 위한 통신 모듈을 포함할 수 있다. 메모리 장치(320)는 동적 랜덤 액세스 메모리(DRAM) 장치, 정적 랜덤 액세스 메모리(SRAM) 장치, 플래시 메모리 장치, 또는 이들 메모리 장치의 결합일 수 있다. 그래서, 일부 실시 예들에서, 시스템(300) 내의 메모리 장치(320)는 DRAM 장치를 포함할 필요는 없다.
시스템(300)에 도시된 컴포넌트들 중 1 이상은 예를 들어 도 27의 칩(160) 또는 3D 패키지와 같은 1 이상의 집적 회로 패키지에 포함될 수 있거나 이들을 포함할 수 있다. 예를 들어, 프로세서(310), 또는 메모리 장치(320), 또는 적어도 I/O 제어기(350)의 일부, 또는 이들 컴포넌트의 결합은 다양한 실시 예에서 기술된 구조의 적어도 한 실시 예를 포함하는 집적 회로 패키지 안에 포함될 수 있다.
이들 요소는 종래 기술에 잘 알려져 있는 그들의 일반적인 기능을 실행한다. 특히, 메모리 장치(320)는 일부 경우에 본 발명의 실시 예에 따른 패키지 구조를 형성하는 방법을 위한 실행가능한 명령어의 장기간 저장을 제공하기 위해 이용될 수 있고, 다른 실시 예에서는, 프로세서(310)에 의한 실행 동안 본 발명의 실시 예들에 따른 패키지 구조를 형성하는 방법의 실행가능한 명령어를 단기간 기준으로 저장하는데 이용될 수 있다. 게다가, 명령어들은, 컴팩 디스크 판독 전용 메모리(CD-ROMs), DVD(digital versatile disk), 및 플로피 디스크와 같은, 시스템과 통신으로 연결된 머신 액세스가능 매체에 저장될 수 있고, 아니면, 예를 들어, 반송파, 및/또는 다른 전파 신호에 연계될 수 있다. 한 실시 예에서, 메모리 장치(320)는 프로세서(310)에 실행을 위한 실행가능 명령어를 공급할 수 있다.
시스템(300)은 컴퓨터들(예로, 데스크톱, 랩톱, 헨드-헬드, 서버, 웹 어플라이언스, 라우터 등), 무선 통신 장치들(예로, 셀룰러 폰, 코드리스 전화, 페이저, PDA(personal digital assistant) 등), 컴퓨터-관련 주변기기(예로, 프린터, 스캐너, 모니터 등), 오락 장치들(예로, 텔레비전, 라디오, 스테레오, 테이프 및 컴팩 디스크 플레이어, 비디오 카세트 레코더, 캠코더, 디지털 카메라, MP3(Motion Picture Experts Group, Audio Layer 3) 플레이어, 비디오 게임, 시계 등) 등을 포함할 수 있다.
도 29는 본 발명의 일 실시 예에 따른 컴퓨팅 장치(400)를 도시하고 있다. 컴퓨팅 장치(400)는 보드(402)를 수용하고 있다. 보드(402)는 프로세서(404) 및 적어도 하나의 통신 칩(406)을 포함해서(이들에 한정되지 않음) 다수의 컴포넌트를 포함할 수 있다. 프로세서(404)는 보드(402)에 물리적 및 전기적으로 연결된다. 일부 구현에서, 적어도 하나의 통신 칩(406)은 또한 물리적 및 전기적으로 보드(402)에 연결될 수 있다. 추가 구현에서, 통신 칩(406)은 프로세서(404)의 일부이다.
컴퓨팅 장치(400)는 그의 응용에 따라서 보드(402)에 물리적 및 전기적으로 연결될 수 있고 또는 연결되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트는 휘발성 메모리(예로, DRAM), 비-휘발성 메모리(예로, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 크립토 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 장치, 컴파스(compass), 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 장치(예로, 하드 디스크 드라이브, 컴팩 디스크(CD), DVD(digital versatile disk), 등)를 포함하며 이들에 한정되지 않는다.
통신 칩(406)은 컴퓨팅 장치(400)와 데이터를 송수신하기 위한 무선 통신을 가능하게 해준다. 용어 "무선" 및 그의 파생어는 논-솔리드 매체(non-solid medium)를 통한 변조 전자기 방사선을 이용하여 데이터를 전달할 수 있는 회로, 장치, 시스템, 방법, 기법, 통신 채널들 등을 기술하기 위해 이용될 수 있다. 이 용어는 일부 실시 예에서는 이용되지 않을 수 있더라도 관련 장치들이 임의 유선을 포함하지 않음을 의미하지는 않는다. 통신 칩(406)은 Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱텀 에볼루션 (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생품은 물론이고 3G, 4G, 5G 및 그 이상으로 지정된 임의 다른 무선 프로토콜을 포함해서(이들에 한정되지 않음) 다수의 무선 표준 또는 프로토콜 중 임의 것을 구현할 수 있다. 컴퓨팅 장치(400)는 복수의 통신 칩(406)을 포함할 수 있다. 예를 들어, 제1 통신 칩(406)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신 전용일 수 있고, 제2 통신 칩(406)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신 전용일 수 있다.
컴퓨팅 장치(400)의 프로세서(404)는 프로세서(404) 안에 패키지된 직접 회로 다이를 포함하고 있다. 본 발명의 일부 구현에서, 프로세서의 직접 회로 다이는, 예를 들어, 도 27의 칩(160) 또는 3D 패키지와 같은, 1 이상의 직접 회로 패키지에 포함될 수 있고 또는 이들을 포함할 수 있다. 용어 "프로세서"는 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하기 위해 레지스터 및/또는 메모리로부터 그 전자 데이터를 처리하는 임의 장치 또는 장치의 일부를 나타낼 수 있다.
통신 칩(406)은 또한 통신 칩(406) 안에 패키지된 직접 회로 다이를 포함한다. 본 발명의 다른 구현에 따르면, 통신 칩의 직접 회로 다이는, 예를 들어, 도 27의 칩(160) 또는 3D 패키지와 같은, 1 이상의 직접 회로 패키지에 포함될 수 있거나 이들을 포함할 수 있다.
다른 구현에서, 컴퓨팅 장치(400) 안에 수용된 다른 컴포넌트들은, 예를 들어, 도 27의 칩(160) 또는 3D 패키지와 같은, 직접 회로 패키지를 포함할 수 있다. 게다가, 컴퓨팅 장치(400) 안에 수용된 프로세서(404), 통신 칩(406) 및 다른 컴포넌트들은, 예를 들어, 도 27의 3D 패키지 안에 스택될 수 있다.
다양한 구현에서, 컴퓨팅 장치(400)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱박스, 오락 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 구현에서, 컴퓨팅 장치(400)는 데이터를 처리하는 임의 다른 전자 장치일 수 있다.
본 발명이 구조적인 특징부 및/또는 방법론적 행위에 특정한 언어로 기술되었을지라도, 첨부된 특허청구범위에 정의된 본 발명은 기술된 특정 특징부 또는 행위들에 반드시 한정되지 않음을 이해할 수 있다. 대신에 공개된 특정 특징부 및 행위들은 본 발명을 설명하는데 유용한 청구된 발명의 특히 적절한 구현으로서 이해되어야 한다.

Claims (20)

  1. 3D 상호연결 구조(interconnect structure)로서,
    전면 및 후면을 갖는 반도체 기판;
    상기 전면과 상기 후면 사이에 상기 반도체 기판을 통해서 연장되는 비아(via);
    상기 후면 위에 형성된 싱글 다마신(damascene) 재배선 층(RDL:redistribution layer);
    일련의 행들 및 열들로 상기 후면 위에 배열된 랜딩 패드들의 어레이;
    상기 랜딩 패드들의 어레이 바로 아래에 있지 않도록 상기 후면 아래에 배열된 스루-실리콘 비아(TSV)들의 어레이; 및
    상기 랜딩 패드들의 행들 중 2개의 행 사이에서 주행하고, 상기 2개의 행 중 한 행을 상기 TSV들의 어레이 내의 대응하는 수의 TSV에 연결하는 복수의 RDL을 포함하는 3D 상호연결 구조.
  2. 제1항에 있어서, 상기 후면과 상기 RDL 사이에 배치된 실리콘 카바이드 또는 실리콘 질화물을 포함하는 패시베이션 층을 더 포함하는 3D 상호연결 구조.
  3. 제2항에 있어서, 상기 비아는:
    상기 반도체 기판 내의 비아 개구의 측면들 상에 형성된 절연 라이너 층;
    상기 비아 개구의 바닥 표면에 형성되고, 상기 비아 개구의 상기 측면들 상에 형성된 상기 절연 라이너 층 상에 형성된 연속 장벽 층; 및
    상기 비아 개구의 벌크 볼륨(bulk volume)을 채우는 전도 금속을 더 포함하는 3D 상호연결 구조.
  4. 제3항에 있어서, 상기 싱글 다마신 RDL은:
    유전체 층 내의 트렌치 개구의 측면들 상에 형성된 장벽 층 - 상기 트렌치 개구는 상기 패시베이션 층과 상기 비아를 노출시킴 - ; 및
    상기 트렌치 개구의 벌크 볼륨을 채우는 전도 금속을 더 포함하는 3D 상호연결 구조.
  5. 삭제
  6. 3D 패키지로서,
    베이스 기판; 및
    상기 베이스 기판 위에 형성된 칩 스택을 포함하고;
    상기 칩 스택은:
    전면과 후면을 갖고 있는 반도체 기판;
    상기 반도체 기판의 상기 전면과 상기 후면 사이에 연장되는 비아;
    상기 후면 위에 형성된 싱글 다마신 재배선 층(RDL);
    일련의 행들 및 열들로 상기 후면 위에 배열된 랜딩 패드들의 어레이;
    상기 랜딩 패드들의 어레이 바로 아래에 있지 않도록 상기 후면 아래에 배열된 스루-실리콘 비아(TSV)들의 어레이; 및
    상기 랜딩 패드들의 행들 중 2개의 행 사이에서 주행하고, 상기 2개의 행 중 한 행을 상기 TSV들의 어레이 내의 대응하는 수의 TSV에 연결하는 복수의 RDL
    을 포함하는 칩을 구비하는 3D 패키지.
  7. 제6항에 있어서, 상기 칩은 로직 칩인 3D 패키지.
  8. 제7항에 있어서, 상기 3D 패키지에 통신으로 연결된 버스를 포함하는 시스템을 더 포함하는 3D 패키지.
  9. 삭제
  10. 제6항에 있어서, 상기 랜딩 패드들의 어레이는 메모리 칩의 대응하는 랜딩 패드들의 어레이와 연결되는 3D 패키지.
  11. 3D 상호연결 구조를 형성하는 방법으로서,
    장치 웨이퍼의 후면으로부터 전면으로 연장되는 비아를 갖는 상기 장치 웨이퍼의 상기 후면 위에 에칭 정지 층을 형성하는 단계;
    상기 에칭 정지 층 위에 유전체 층을 형성하는 단계;
    상기 비아를 노출하기 위해서 상기 유전체 층과 에칭 정지 층 안에 트렌치 개구를 형성하는 단계;
    랜딩 패드를 포함하는 재배선 층(RDL)을 형성하기 위해서 전도 금속으로 상기 트렌치 개구의 벌크 볼륨을 채우는 단계 - 상기 비아는 상기 랜딩 패드 바로 아래에 있지 않음 - ;
    상기 랜딩 패드 위에 전도 범프를 형성하는 단계;
    일련의 행들 및 열들로 상기 후면 위에 랜딩 패드들의 어레이를 형성하는 단계;
    상기 랜딩 패드들의 어레이 바로 아래에 있지 않도록 상기 후면 아래에 스루-실리콘 비아(TSV)들의 어레이를 형성하는 단계; 및
    상기 랜딩 패드들의 행들 중 2개의 행 사이에서 주행하고, 상기 2개의 행 중 한 행을 상기 TSV들의 어레이 내의 대응하는 수의 TSV에 연결하는 복수의 RDL을 형성하는 단계를 포함하는 방법.
  12. 제11항에 있어서, 상기 에칭 정지 층을 형성하는 단계 전에:
    상기 장치 웨이퍼의 상기 후면 위에 패시베이션 층을 형성하는 단계 - 상기 패시베이션 층은 실리콘 카바이드 또는 실리콘 질화물을 포함함 - ;
    상기 장치 웨이퍼의 상기 후면과 전면 사이의 상기 장치 웨이퍼 내에 비아 개구를 형성하는 단계;
    상기 비아 개구 내에 그리고 상기 패시베이션 층 위에 장벽 층을 형성하는 단계;
    상기 비아 개구의 벌크 볼륨을 전도 금속으로 채우는 단계; 및
    상기 비아를 형성하기 위해서 상기 전도 금속의 오버버든(overburden)과 상기 장벽 층을 상기 패시베이션 층 위로부터 제거하는 단계를 포함하는 방법.
  13. 제12항에 있어서, 상기 비아 개구의 측면 및 바닥 표면 상에 절연 라이너 층을 퇴적하는(depositing) 단계; 및
    상기 비아 개구의 상기 측면들 상에 상기 절연 라이너 층의 적어도 일부분을 남겨두면서 상기 비아 개구의 상기 바닥 표면으로부터 상기 절연 라이너 층을 이방성 에칭하는 단계를 더 포함하는 방법.
  14. 제11항에 있어서, 상기 트렌치 개구를 형성하는 단계는 패턴화된 포토레지스트 층을 마스크로서 이용하는 단계, 및 상기 유전체 층과 절연 라이너 층을 에칭하지 않으면서 상기 에칭 정지 층에 선택적인 플라즈마 에칭 화학(plasma etch chemistry)을 이용하여 상기 에칭 정지 층을 에칭하는 단계를 포함하는 방법.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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